JP5677339B2 - メモリ回路 - Google Patents
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Description
本実施形態は、ダイナミックリコンフィギャラブル回路に用いることのできるメモリ回路を提供する。
第1実施形態によるメモリ回路を図3に示す。この第1実施形態のメモリ回路1は、複数のメモリセル21、22、23と、選択信号線SL1、SL2、SL3と、第1および第2電源線V1、V2と、スイッチ回路50とを備えている。各メモリセル2i(i=1,2,3)は一対の第1及び第2不揮発性メモリ回路2ai、2biを備えている。一対の第1及び第2不揮発性メモリ回路2ai、2bi(i=1,2,3)はそれぞれ、第1乃至第3端子を有している。第1不揮発性メモリ回路2ai(i=1,2,3)は、第1端子が第1電源線VL1に接続され、第2端子が出力線30に接続される。また、第2不揮発性メモリ回路2bi(i=1,2,3)は、第1端子が第2電源線VL2に接続され、第2端子が出力線30に接続される。そして、一対の第1及び第2不揮発性メモリ回路2ai、2bi(i=1,2,3)のそれぞれの第3端子は、選択信号線SLiに接続される。出力線30はスイッチ回路50に接続される。
第2実施形態によるメモリ回路を図5に示す。この第2実施形態のメモリ回路1は、図3に示す第1実施形態において、第1および第2不揮発性メモリ回路2ai、2bi(i=1,2,3)として、電荷蓄積膜を有する第1および第2不揮発性メモリトランジスタ3ai、3biを用いた構成となっている。第1および第2不揮発性メモリトランジスタ3ai、3bi(i=1,2,3)はそれぞれ、図6に示すように、例えばp型半導体層21に離間して設けられたn型のソース22aおよびドレイン22bと、ソース22aとドレイン22bとの間のチャネル22cとなる半導体層21上に設けられたトンネル絶縁膜23と、トンネル絶縁膜23上に設けられた電荷蓄積膜24と、電荷蓄積膜24上に設けられたブロック絶縁膜25と、ブロック絶縁膜25上に設けられた制御ゲート26と、を備えている。なお、図6に示すメモリトランジスタ2aまたは2bはnチャネルメモリトランジスタであったが、pチャネルメモリトランジスタであってもよい。また、電荷蓄積膜24は、例えばポリシリコンからなるフローティングゲートであってもよいし、電荷をトラップするトラップ絶縁膜(例えば、SiN膜)であってもよい。電荷蓄積膜24がフローティングゲートである場合には、メモリトランジスタ2は、フローティングゲート型メモリトランジスタとも呼ばれる。また、電荷蓄積膜24がSiNを基本構成物質としたトラップ絶縁膜である場合には、メモリトランジスタ2は、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型メモリトランジスタとも呼ばれる。ここで、ゲート電極がポリシリコンである場合はSONOS(Silicon-Oxide-Nitride-Oxide-Silicon)型メモリトランジスタと呼ばれることもあるが、今回はこれも含めてMONOS型メモリトランジスタと呼ぶ。
ここでR1<R2であるから、VQは(VBL2−VBL1)/2よりも小さくなる。すなわち電位VQは、電圧VBL2よりも電圧VBL1に近い電位となり、メモリトランジスタ3aのソース/ドレイン間電圧よりもメモリトランジスタ3bのソース/ドレイン間電圧のほうが大きくなる。
第3実施形態によるメモリ回路を図10に示す。この第3実施形態のメモリ回路1は、図3に示す第1実施形態において、第1不揮発性メモリ回路2ai(i=1,2,3)として、直列に接続された抵抗変化型メモリ素子4aiと選択トランジスタ5aiとを用い、第2不揮発性メモリ回路2bi(i=1,2,3)として、直列に接続された抵抗変化型メモリ素子4biと選択トランジスタ5biとを用いた構成となっている。すなわち、第1不揮発性メモリ回路2ai(i=1,2,3)においては、抵抗変化型メモリ素子4aiの一端子が出力線30に接続され、他の端子が選択トランジスタ5aiのソース/ドレインの一方に接続される。そして、選択トランジスタ5ai(i=1,2,3)はソース/ドレインの他方が第1電源線VL1に接続され、ゲートが選択信号線SLiに接続される。また、第2不揮発性メモリ回路2bi(i=1,2,3)においては、抵抗変化型メモリ素子4biの一端子が出力線30に接続され、他の端子が選択トランジスタ5biのソース/ドレインの一方に接続される。そして、選択トランジスタ5bi(i=1,2,3)はソース/ドレインの他方が第2電源線VL2に接続され、ゲートが選択信号線SLiに接続される。なお、図11に示す第3実施形態の変形例のように、抵抗変化型メモリ素子と選択トランジスタの接続配置を図10に示す第3実施形態の場合と逆に配置してもよい。
第4実施形態によるメモリ回路を図13に示す。この第4実施形態によるメモリ回路1は、第1実施形態において、第1および第2不揮発性メモリ回路の出力が出力制御信号によって制御された構成であり、出力制御信号を第1および第2不揮発性メモリ回路に伝送するための出力制御信号線OCLを新たに設けた構成となっている。
第5実施形態によるFPGAを図17(a)乃至17(d)に示す。この第5実施形態のFPGAは、図17(a)に示すように、基本的な論理情報を実現するロジックブロック(以下、LBともいう)と、各LBを任意に接続するスイッチブロック(以下、SBともいう)を含む基本タイルが配置された構成を有している。それぞれのブロックを構成する回路には、図17(b)乃至図17(d)に示すように、メモリ回路が含まれている。これらのメモリ回路を書き換えることで、FPGA全体で任意の論理を実現する。
21〜23 メモリセル
2a1〜2a3 不揮発性メモリ回路(不揮発性メモリトランジスタ)
2b1〜2b3 不揮発性メモリ回路(不揮発性メモリトランジスタ)
3a1〜3a3 不揮発性メモリトランジスタ
3b1〜3b3 不揮発性メモリトランジスタ
4a1〜4a3 抵抗変化型メモリ素子
4b1〜4b3 抵抗変化型メモリ素子
5a1〜5a3 選択トランジスタ
5b1〜5b3 選択トランジスタ
6a1〜6a3 不揮発性メモリトランジスタ
6b1〜6b3 不揮発性メモリトランジスタ
7a1〜7a3 選択トランジスタ
7b1〜7b3 選択トランジスタ
8a1〜8a3 不揮発性メモリトランジスタ
8b1〜8b3 不揮発性メモリトランジスタ
30 出力線
35 バッファ回路
50 スイッチ回路
VL1 第1電源線
VL2 第2電源線
SL1〜SL3 選択信号線
Claims (5)
- 一対の第1および第2不揮発性メモリトランジスタをそれぞれが有する複数のメモリセルと、
各メモリセルの前記第1不揮発性メモリトランジスタのソース/ドレインの一方が接続される第1電源線と、
各メモリセルの前記第2不揮発性メモリトランジスタのソース/ドレインの一方が接続される第2電源線と、
各メモリセルの前記第1および第2不揮発性メモリトランジスタのそれぞれのソース/ドレインの他方が接続される出力線と、
前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第1および第2不揮発性メモリトランジスタのそれぞれのゲートが接続される、複数の選択信号線と、
前記出力線に接続されるスイッチ回路と、
を備え、
各メモリセルにおける前記第1および第2不揮発性メモリトランジスタはそれぞれ高抵抗状態と低抵抗状態との間で遷移可能であり、
前記複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第1および第2不揮発性メモリトランジスタのうちの一方が高抵抗状態であって、他方が低抵抗状態であるメモリ回路。 - 前記第1および第2不揮発性メモリトランジスタは、フローティングゲート型不揮発性メモリトランジスタである請求項1記載のメモリ回路。
- 前記第1および第2不揮発性メモリトランジスタは、MONOS型不揮発性メモリトランジスタである請求項1記載のメモリ回路。
- 一対の第1および第2不揮発性メモリ回路をそれぞれが有する複数のメモリセルであって、前記第1および第2不揮発性メモリ回路はそれぞれ第1乃至第3端子を有する、複数のメモリセルと、
各メモリセルの前記第1不揮発性メモリ回路の第1端子が接続される第1電源線と、
各メモリセルの前記第2不揮発性メモリ回路の第1端子が接続される第2電源線と、
各メモリセルの前記第1および第2不揮発性メモリ回路のそれぞれの第2端子が接続される出力線と、
前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第1および第2不揮発性メモリ回路のそれぞれの第3端子が接続される、複数の選択信号線と、
前記出力線に接続されるスイッチ回路と、
前記第1および第2不揮発性メモリ回路の出力を制御する出力制御信号を伝送する出力制御信号線と、
を備え、
各メモリセルにおける前記第1および第2不揮発性メモリ回路はそれぞれ高抵抗状態と低抵抗状態との間で遷移可能であり、
前記複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第1および第2不揮発性メモリ回路のうちの一方が高抵抗状態であって、他方が低抵抗状態であり、
前記第1不揮発性メモリ回路は、ソース/ドレインの一方が前記第1電源線に接続され、ゲートが対応する前記選択信号線に接続される第1不揮発性メモリトランジスタと、ソース/ドレインの一方が前記第1不揮発性メモリトランジスタのソース/ドレインの他方に接続され、ソース/ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第1選択トランジスタと、を備え、
前記第2不揮発性メモリ回路は、ソース/ドレインの一方が前記第2電源線に接続され、ゲートが対応する前記選択信号線に接続される第2不揮発性メモリトランジスタと、ソース/ドレインの一方が前記第2不揮発性メモリトランジスタのソース/ドレインの他方に接続され、ソース/ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第2選択トランジスタと、を備え、
ているメモリ回路。 - 一対の第1および第2不揮発性メモリ回路をそれぞれが有する複数のメモリセルであって、前記第1および第2不揮発性メモリ回路はそれぞれ第1乃至第3端子を有する、複数のメモリセルと、
各メモリセルの前記第1不揮発性メモリ回路の第1端子が接続される第1電源線と、
各メモリセルの前記第2不揮発性メモリ回路の第1端子が接続される第2電源線と、
各メモリセルの前記第1および第2不揮発性メモリ回路のそれぞれの第2端子が接続される出力線と、
前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第1および第2不揮発性メモリ回路のそれぞれの第3端子が接続される、複数の選択信号線と、
前記出力線に接続されるスイッチ回路と、
前記第1および第2不揮発性メモリ回路の出力を制御する出力制御信号を伝送する出力制御信号線と、
を備え、
各メモリセルにおける前記第1および第2不揮発性メモリ回路はそれぞれ高抵抗状態と低抵抗状態との間で遷移可能であり、
前記複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第1および第2不揮発性メモリ回路のうちの一方が高抵抗状態であって、他方が低抵抗状態であり、
前記第1不揮発性メモリ回路は、ソース/ドレインの一方が前記第1電源線に接続され、ゲートが対応する前記選択信号線に接続される第1不揮発性メモリトランジスタと、ソース/ドレインの一方が前記第1不揮発性メモリトランジスタのソース/ドレインの他方に接続され、ソース/ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第2不揮発性メモリトランジスタと、を備え、
前記第2不揮発性メモリ回路は、ソース/ドレインの一方が前記第2電源線に接続され、ゲートが対応する前記選択信号線に接続される第3不揮発性メモリトランジスタと、ソース/ドレインの一方が前記第3不揮発性メモリトランジスタのソース/ドレインの他方に接続され、ソース/ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第4不揮発性メモリトランジスタと、を備え、
ているメモリ回路。
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