JP2003198361A - プログラマブル論理デバイス - Google Patents
プログラマブル論理デバイスInfo
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Abstract
積あたりの論理ゲートの数が小さく、安価なボードシス
テムを実現できることを目的とする。 【解決手段】 各種論理機能を実現できる論理ブロック
1と、結線状態を変更できるプログラマブル配線2と、
入出力状態を変更できるプログラマブルI/Oブロック
3とにこれらの動作を規定するコンフィギュレーション
情報を蓄積する強誘電体メモリ4,5,6を設け、各強
誘電体メモリ4,5,6に複数のコンフィギュレーショ
ン情報を蓄積し、情報選択手段7,8,9が任意の1つ
を選択する。複数のコンフィギュレーション情報を切り
換えて使用することで、論理ゲートの数を実質的に大き
くすることができ、外部に別チップの不揮発性メモリを
有する必要がないため、これを実装したボードを安価に
することができる。
Description
デバイスに関し、特に論理状態を任意に既定するための
情報(以下、コンフィギュレーション情報と呼ぶ)を蓄
積するコンフィギュレーションメモリとして不揮発性の
強誘電体メモリを使用し、単一のLSI(Large-Scale
Integration)だけでなく、単一のLSI上に搭載され
た1個のプログラマブル論理ブロックとして利用が可能
なプログラマブル論理デバイスに関する。
本構成要素として、ルックアップテーブルと呼ばれるメ
モリあるいはマルチプレクサあるいは基礎的なゲート、
および、フリップフロップで構成される論理ブロック
と、内部配線を規定することができるプログラマブル配
線と、入出力状態を規定するプログラマブルI/O(In
put/Output)ブロックとを有し、さらに、論理ブロック
の論理動作、プログラマブル配線の結線およびプログラ
マブルI/Oブロックの入出力状態を既定するコンフィ
ギュレーション情報を蓄積しているコンフィギュレーシ
ョンメモリを有している。
は下記の3つのカテゴリが存在している。第1は、ルッ
クアップテーブルと呼ばれるメモリとマルチプレクサ、
あるいは基礎的なゲート、および、フリップフロップで
構成される論理ブロックと、プログラマブル配線、およ
び、プログラマブルI/Oブロックを持ち、電源が遮断
された後にコンフィギュレーション情報が消失するもの
である。
メモリとマルチプレクサ、あるいは基礎的なゲート、お
よび、フリップフロップで構成される論理ブロックと、
プログラマブル配線、および、プログラマブルI/Oブ
ロックを持ち、電源が遮断された後にコンフィギュレー
ション情報が消失しないものである。
とする論理ブロックを持ち、電源が遮断された後にコン
フィギュレーション情報が消失しないものである。ここ
で、第1のカテゴリに属するプログラマブル論理デバイ
スとして、コンフィギュレーションメモリに、SRAM
(Static Random Access Memory)型のメモリを使用し
た例が公知である(米国特許第4642487号)。
グラマブル論理デバイスでは、電源を遮断した際に、S
RAM型メモリセルに蓄積されたコンフィギュレーショ
ン情報が消失するため、電源が遮断された後も、コンフ
ィギュレーション情報を蓄積することができるような不
揮発メモリにコンフィギュレーション情報を蓄積してお
くことが必要になる。そのため、SRAM型メモリセル
を用いたプログラマブル論理デバイスでは、電源が遮断
された後も、プログラマブル論理デバイスの動作を既定
するコンフィギュレーション情報を記憶しておくため
に、このデバイスの外部に不揮発性のメモリ、例えばP
ROM(Programmable Read-Only Memory)やEPRO
M(Erasable Programmable Read-Only Memory)を設置
して、電源が印加された際には、これらのPROM、E
PROMからコンフィギュレーション情報を読み出すよ
うにしている。
ュレーション情報が、電源電圧の遮断とともに消失して
しまうということに対して第2のカテゴリに属するプロ
グラマブル論理デバイスが提案されている。このプログ
ラマブル論理デバイスでは、コンフィギュレーション情
報を強誘電体メモリやMRAM(Magnetic Random Acce
ss Memory)などの不揮発性メモリに蓄積するようにし
ている。ここで、一例としては、強誘電体メモリを使用
したプログラマブル論理デバイスが公知である(特許第
3121862号)。強誘電体メモリは、PROM、E
PROM、EEPROM(Electrically Erasable Prog
rammable Read-Only Memory)、フラッシュメモリとい
った高耐圧トランジスタを必要とする不揮発メモリでは
実現不可能な、高速性を実現できるため、プログラマブ
ル論理デバイスには特に望ましい技術である。
理デバイスとしては、コンフィギュレーションメモリが
第2のカテゴリに属するプログラマブル論理デバイスと
同じ不揮発性であるが、コンフィギュレーションメモリ
にEPROM、EEPROM、フラッシュメモリを使用
している。この第3のカテゴリに属するプログラマブル
論理デバイスは、例えば、Stephen D. Brown et al.,
“Field ProgrammableGate Arrays,” [Kluwar Academi
c Publishers] に詳細な説明がなされており、CPLD
(Complex Programmable Logic Device)と称されて、
第2のカテゴリに属するプログラマブル論理デバイスと
区別されている。なお、EPROM、EEPROM、フ
ラッシュメモリが第2のカテゴリに属するプログラマブ
ル論理デバイスに使用されない理由は、高速性が得られ
ないためである。
および第2のカテゴリに属するプログラマブル論理デバ
イスであり、これらは、一般的に、FPGA(Field Pr
ogrammable Gate Array)と総称されている。
に得られる論理ゲートの数が少ないことである。本欠点
を補うために、複数のコンフィギュレーション情報を蓄
積できるアーキテクチャが検討されており、これは、F
PGAと区別するためDPGA(Dynamically Programm
able Gate Array)と呼称されている(A. DeHon, “Dyn
amically Programmable Gate Arrays: A Step Toward I
ncreased Computational Density,” Fourth Canadian
Workshop of Field-Programmable Devices, 1996)。こ
のDPGAでは、コンフィギュレーションメモリにDR
AM(DynamicRandom-Access Memory)が採用されてお
り、したがって、このDPGAは、コンフィギュレーシ
ョン情報が電源電圧の遮断とともに消去されてしまうの
で、第1のカテゴリに属するプログラマブル論理デバイ
スである。なお、このDPGAでは、複数のコンフィギ
ュレーション情報を切り換えて使用することにより、少
ない論理ゲートを見かけ上増やすことができるが、上記
のDPGAに関する文献には、各コンフィギュレーショ
ン情報の切り換え手法に関する記述はない。
電源立ち上げ時にコンフィギュレーション情報が未設定
の場合には、本来接続されるべきではない配線が接続さ
れてしまうことがある。このとき、この配線が別々のド
ライバによって異なる論理状態に駆動されると、配線上
の電圧が不安定(配線信号のコンフリクト)になり、大
きな電流消費を生じる可能性がある。この対策として、
毎回電源を立ち上げ、コンフィギュレーション情報を書
き込む前に、論理プロックの出力ドライバをディスエー
ブルする手法がとられている(P. Chow et al., IEEE T
ransaction onVery Large Scale Integration Systems,
vol. 7, No. 3, pp. 321-330, September 1999)。
プログラマブル論理デバイスでは以下のような問題があ
った。
では、単位面積あたりの論理ゲートの数が小さく、か
つ、コンフィギュレーション情報が、電源が遮断された
ときに消失してしまう。このため、プログラマブル論理
デバイスを使うには、プログラマブル論理デバイスおよ
び不揮発性メモリの少なくとも2つのチップが必要であ
り、デバイス点数の増加によるコスト増加や、ボード面
積の増大という問題を生じていた。
誘電体メモリを使用した特許第3121862号に提示
のプログラマブル論理デバイスにおいては、電源立ち上
がり時の強誘電体メモリのデータリコールおよび電源遮
断時のデータストアを正常に行えない場合があり、せっ
かくの不揮発メモリに蓄積されたコンフィギュレーショ
ン情報を破壊してしまう可能性があった。
ードされる以前は、コンフィギュレーションメモリ内の
データが不定値であるため、配線信号のコンフリクトな
どが発生して回路動作が不安定になることがある。
モリにコンフィギュレーション情報を書き込んでから動
作を開始するが、そのコンフィギュレーション情報の書
き込みに時間がかかっており、コンフィギュレーション
情報の書き込み時間の短縮が望まれている。
スでは、セキュリティの点に関して何ら対策がとられて
いないため、コンフィギュレーション情報の盗難や書き
換えが可能であることから、認証されない者が不正使用
できないようにすることが望まれている。
のであり、単位面積あたりの論理ゲートの数が小さく、
かつ、コンフィギュレーション情報が、電源が遮断され
たときに消失してしまわないこと、強誘電体メモリを使
用したプログラマブル論理デバイスにおいて、電源の立
ち上がり時、あるいは、遮断時におけるコンフィギュレ
ーションメモリのデータが破壊しないこと、コンフィギ
ュレーション情報がロードされる以前に、回路動作が不
安定にならないこと、コンフィギュレーション情報の書
き込みに時間がかからないこと、およびプログラマブル
論理デバイスにおける、コンフィギュレーション情報の
盗難や書き換え、認証されないものの不正使用を防止で
きるようにしたプログラマブル論理デバイスを提供する
ことを目的とする。
る本発明の原理図である。本発明によるプログラマブル
論理デバイスは、各種論理機能を実現できる論理ブロッ
ク1と、結線状態を変更できるプログラマブル配線2
と、入出力状態を変更できるプログラマブルI/Oブロ
ック3と、これら論理ブロック1、プログラマブル配線
2およびプログラマブルI/Oブロック3の動作を規定
するコンフィギュレーション情報を蓄積する強誘電体メ
モリ4,5,6と、強誘電体メモリ4,5,6に蓄積さ
れた複数のコンフィギュレーション情報の1つを論理ブ
ロック1、プログラマブル配線2およびプログラマブル
I/Oブロック3にそれぞれ設定する情報選択手段7,
8,9とを備えている。
ンフィギュレーションメモリとして不揮発性を持つ各強
誘電体メモリ4,5,6を使用したことにより、外部に
別チップの不揮発性メモリを有する必要がなく、デバイ
ス点数の増加によるコスト増加や、ボード面積の増大と
いう問題を解消することができる。
数のコンフィギュレーション情報を有し、これら複数の
コンフィギュレーション情報を、論理ブロック1で発生
した制御信号、あるいは、プログラマブル論理デバイス
の外部から供給された制御信号を受ける情報選択手段
7,8,9が選択して論理ブロック1、プログラマブル
配線2およびプログラマブルI/Oブロック3の構成を
規定する。これにより、1つの論理ブロック1、プログ
ラマブル配線2およびプログラマブルI/Oブロック3
で、複数種の論理動作が実現可能になり、単位面積あた
りの論理ゲートの数が小さくても、論理ゲートの数を実
質的に大きくすることが可能になる。
は、電源の立ち上げ、および、遮断時に強誘電体メモリ
4,5,6に蓄積されたコンフィギュレーション情報の
破壊が生じない回路にしている。つまり、プログラマブ
ル論理デバイスに、電源電圧の検出回路を持ち、電源が
立ち上がる際には、まず初めに電源電圧が強誘電体メモ
リ4,5,6への制御信号の印加や、データリコール動
作の実行に必要な電圧以上になったことを検知した後、
電源電圧が所定の電圧以上になった場合は、強誘電体メ
モリ4,5,6が誤再生されない制御電圧と電源の印加
を行い、これらシーケンスの実行後にプログラマブル論
理デバイスの論理動作を開始する。
に電源電圧が所定の値以下になったことの検知を行い、
強誘電体メモリ4,5,6の電源が遮断された後も、そ
れに書き込まれた情報が、短期、あるいは、長期的に破
壊されることがないような制御信号の印加による書き込
みを実行する。
スでは、論理状態を既定するコンフィギュレーション情
報を書き込み済みか、否かの情報を、強誘電体メモリに
蓄積するようにしている。これにより、コンフィギュレ
ーションが未実施の場合に、配線信号のコンフリクトな
どの動作の不安定性を取り除くことができる。
イスでは、複数のコンフィギュレーション情報をコンフ
ィギュレーションメモリに書き込まなければならない
が、複数のデータストリームによって同時に書き込みす
ることを可能とする。また、特定の論理動作を実行中
に、バックグラウンドでコンフィギュレーション情報を
変更可能とする。これにより、コンフィギュレーション
情報の書き込み時間を短縮することができる。
スでは、不揮発性を持つ強誘電体メモリに各デバイスに
固有の情報を蓄積することができるようにしている。こ
れにより、コンフィギュレーション情報の書き込みまた
は読み出しを実行する際に、プログラマブル論理デバイ
ス内に蓄積された固有の情報との認証を行い、認証結果
が正しい場合にのみ、書き込みまたは読み出しが可能と
なり、コンフィギュレーション情報の盗難や書き換えを
防止することができる。また、論理動作を実行する際、
プログラマブル論理デバイス内に蓄積された固有の情報
との認証を行い、認証結果が正しい場合にのみ、論理動
作を実行可能とすることで、不正使用を防止することが
できる。
を参照して説明する。図1は本発明によるプログラマブ
ル論理デバイスの原理的な構成を示す図である。
は、各種論理機能を実現できる論理ブロック1と、結線
状態を変更できるプログラマブル配線2と、入出力状態
を変更できるプログラマブルI/Oブロック3と、これ
ら論理ブロック1、プログラマブル配線2およびプログ
ラマブルI/Oブロック3の動作を規定するコンフィギ
ュレーション情報を蓄積する強誘電体メモリ4,5,6
と、強誘電体メモリ4,5,6に蓄積された複数のコン
フィギュレーション情報の1つを論理ブロック1、プロ
グラマブル配線2およびプログラマブルI/Oブロック
3にそれぞれ設定する情報選択手段7,8,9とを備
え、それぞれ複数個組み合わされて1つのDPGAある
いはFPGA用LSIを構成している。
ュレーション情報を蓄積する不揮発性のコンフィギュレ
ーションメモリとして利用している。コンフィギュレー
ション情報をLSI内部の不揮発メモリに蓄積する構成
にしたことにより、従来、FPGAに必要であった外付
けのPROM、EEPROMを除去することが可能にな
り、安価なボードシステムを実現することができる。
数のコンフィギュレーション情報を有し、これら複数の
コンフィギュレーション情報を、論理ブロック1で発生
した制御信号、あるいは、プログラマブル論理デバイス
の外部から供給された制御信号を受ける情報選択手段
7,8,9が選択して論理ブロック1、プログラマブル
配線2およびプログラマブルI/Oブロック3の構成を
規定する構成にした。複数のコンフィギュレーション情
報を1つのLSI上に実装したことにより、1つの論理
ブロック1、プログラマブル配線2およびプログラマブ
ルI/Oブロック3で、複数種の論理動作が実現可能に
なり、単位面積あたりの論理ゲートの数が小さくても、
論理ゲートの数を実質的に大きくすることができ、より
効率的な論理ゲートが実現可能になる。
ブロック1は、組み合わせ論理回路ブロック(ルックア
ップテーブル)、フリップフロップおよびマルチプレク
サで構成し、このフリップフロップにはイネーブル端子
を持たせ、このイネーブル端子に供給するイネーブル信
号とマルチプレクサの出力選択信号とを同時に制御する
ことによって、論理ブロック1をより有効に活用でき
る。
ドオンリーメモリとすることで、小さな面積で論理ブロ
ックに必要とされるデータの提供が可能となる。このリ
ードオンリーメモリのアドレス空間を、異なるコンテキ
ストでも読み出せるような回路を付加することによっ
て、さらに自由度の高い構成にすることができる。
は、電源の立ち上げ、および、遮断時に強誘電体メモリ
4,5,6に蓄積されたコンフィギュレーション情報の
破壊が生じない回路構成にしている。つまり、プログラ
マブル論理デバイスに、電源電圧の検出回路を持ち、電
源が立ち上がる際には、まず初めに電源電圧が強誘電体
メモリ4,5,6への制御信号の印加や、データリコー
ル動作の実行に必要な電圧以上になったことを検知した
後、電源電圧が所定の電圧以上になった場合は、強誘電
体メモリ4,5,6が誤再生されない制御電圧と電源の
印加を行い、これらシーケンスの実行後にプログラマブ
ル論理デバイスの論理動作を開始する。
に電源電圧が所定の値以下になったことの検知を行い、
強誘電体メモリ4,5,6の電源が遮断された後も、そ
れに書き込まれた情報が、短期、あるいは、長期的に破
壊されることがないような制御信号の印加による書き込
みを実行してから電源を遮断する。
電源が立ち上がる時、あるいは、電源が遮断される時
に、強誘電体メモリ4,5,6に印加される制御電圧を
適切に制御することによって、コンフィギュレーション
情報の破壊をなくし、安定したLSI動作を可能とす
る。
スでは、論理状態を既定するコンフィギュレーション情
報を書き込み済みか、否かの情報を、強誘電体メモリに
蓄積するようにしている。これにより、コンフィギュレ
ーション情報の書き込み前における配線のコンフリク
ト、あるいは、周辺論理回路の動作不安定性をなくすこ
とができる。
イスでは、複数のコンフィギュレーション情報を強誘電
体メモリ4,5,6に書き込まなければならないが、こ
の複数のコンフィギュレーション情報を、複数のデータ
ストリームによって同時に書き込みできるように構成し
ている。また、特定の論理動作を実行中に、バックグラ
ウンドでコンフィギュレーション情報を変更できるよう
に構成している。これにより、コンフィギュレーション
情報の書き込みが高速化され、かつ、論理実行中の書き
込みを可能とすることによって、電源投入後の迅速な論
理動作の立ち上げを可能にし、かつ、LSI中の実効的
な論理ゲート数を増加させることができる。
イスでは、不揮発性を持つ強誘電体メモリに固有の情報
を蓄積できる構成にしている。これにより、コンフィギ
ュレーション情報の書き込みまたは読み出しを実行する
際に、プログラマブル論理デバイス内に蓄積された固有
の情報との認証を行い、認証結果が正しい場合にのみ、
書き込みまたは読み出しが可能となるため、コンフィギ
ュレーション情報の盗難や書き換えを防止することがで
きる。また、論理動作を実行する際に、プログラマブル
論理デバイス内に蓄積された固有の情報との認証を行
い、認証結果が正しい場合にのみ、論理動作を実行可能
とすることで、認証されない者の不正使用を防止するこ
とができる。
ブル論理デバイスのLSIに適用した場合を例に詳細に
説明する。図2は強誘電体メモリを使用したプログラマ
ブル論理デバイスの全体回路を例示した模式図である。
は、その中央部にマトリックス状に配置されてそれぞれ
所望の組み合わせ論理回路を構成することができる複数
の論理ブロックアレイ11を備えている。これら論理ブ
ロックアレイ11の周囲には、所望の結線を自由に行う
ことができる複数のプログラマブル配線(PIC)12
が配置されている。LSIチップの外周には、LSIの
外部端子に対応して設けられたパッドに対して信号入力
とするか信号出力とするかを設定できる複数のプログラ
マブルI/Oブロック13が配置され、その内側には、
コンフィギュレーションメモリで構成されたリードオン
リーメモリ14が配置されている。このコンフィギュレ
ーションメモリが強誘電体メモリで構成されている。
る。図3は論理ブロックアレイをより詳細に示した模式
図例である。論理ブロックアレイ11は、複数の、図示
の例では、16個の論理ブロック21と、メモリ制御回
路22とで構成される。それぞれの論理ブロック21
は、図3の左側に示されるように、強誘電体メモリセル
で作られた複数の、図示の例では、8つのコンフィギュ
レーションメモリ230〜237と、このコンフィギュレ
ーションメモリ230〜237にコンフィギュレーション
情報を書き込むロード回路24と、論理的なブロックを
構成する4入力ルックアップテーブル25およびフリッ
プフロップおよび出力マルチプレクサ26とで構成され
る。
シフトレジスタから構成され、外部から供給されたコン
フィギュレーション情報を1ビットずつシフトし、シフ
トが終了したら蓄積されたコンフィギュレーション情報
をコンフィギュレーションメモリ230に書き込む。こ
のロード回路24による書き込みは、8番目のコンフィ
ギュレーションメモリ237に書き込むまで順次繰り返
して行われる。
0〜237を備えていることにより、例えば最初に使用さ
れるコンフィギュレーション情報を最初のコンフィギュ
レーションメモリ230に書き込むようにすれば、書き
込み終了時点でそのコンフィギュレーション情報によっ
て規定された論理動作を直ちに実行することができ、そ
の動作中に残りのコンフィギュレーション情報をバック
グラウンドで書き込むようにすることができるので、書
き込み時間および起動時間を短縮できる利点がある。
例を示す図である。4入力ルックアップテーブル25
は、原理的には図3に示すように、合計で8種類の論理
動作に対応可能なコンフィギュレーションメモリ230
〜237から供給される16ビットのメモリ27と、1
6対1のマルチプレクサ28とで構成される。16ビッ
トのメモリ27は、SRAM型セルまたは強誘電体メモ
リセルで構成することができる。マルチプレクサ28
は、16ビットのメモリ27の出力のうちの1つを選択
する機能を有し、論理ブロック入力となる4つの入力
A,B,C,Dを有している。
変更することにより、ANDゲート、NANDゲート、
反転入力付きANDゲート、ORゲート、NORゲー
ト、排他的論理和ゲート、AND−ORゲートなどの組
み合わせ論理回路が構成できる。例えば、コンフィギュ
レーションメモリ230において、入力がすべて1の際
に出力が1で、それ以外の入力が0となるような内容が
供給されていれば、4入力ルックアップテーブル25
を、4入力ANDとしての動作を実行するように設定で
きる。また、コンフィギュレーションメモリ231に切
り換えられることによって4入力ORを実行するように
設定したり、さらには、コンフィギュレーションメモリ
232に切り換えられることにより2つの入力に対して
A+Bという機能を実行するように設定したりできる。
一般に、コンフィギュレーションメモリの大きさは、プ
ログラマブル論理デバイス10の中で最も大きな領域を
占める配線領域と比較して非常に小さいため、コンフィ
ギュレーションメモリを増加することによる面積の増加
分は、実質的な論理ゲートの増加分に比べて遥かに小さ
いために、この手法の採用が有利となる。
ションメモリのより詳細な構成例を示す図である。ロー
ド回路24およびコンフィギュレーションメモリ230
〜237は、コンフィギュレーション情報を転送するた
めのシフトレジスタ30と、このシフトレジスタ30か
らのデータを強誘電体メモリに書き込むための書き込み
回路31と、強誘電体メモリセルアレイ32と、この強
誘電体メモリセルアレイ32に書き込まれたデータを4
入力ルックアップテーブル25に出力する出力バッファ
33と、メモリの内容をシフトレジスタに読み出すこと
ができる読み出しパス34で構成される。なお、出力バ
ッファ33には、必要に応じてメモリ読み出し用のセン
スアンプを備えていてもよい。
ド回路24およびコンフィギュレーションメモリ230
〜237の構成を示したが、他のプログラマブル配線1
2およびプログラマブルI/Oブロック13におけるロ
ード回路およびコンフィギュレーションメモリについて
も同じ構成をしている。プログラマブル配線12のコン
フィギュレーションメモリでは、配線の結線の制御、プ
ログラマブルI/Oブロック13では、I/Oポートの
入出力制御に使用される。
らで構成されるコンフィギュレーションメモリを制御す
るため、強誘電体メモリセルアレイ32にはワード線W
Lとプレート線PLが、書き込み回路31には書き込み
線WEが、図3で示した論理ブロックアレイ11の中の
メモリ制御回路22に接続されている。なお、ワード線
WLは、コンフィギュレーション情報の数(8個)と同
じ数だけ用意されている。
を示す回路図である。この強誘電体メモリセルの第1の
構成例によれば、トランジスタM1,M2およびトラン
ジスタM3,M4は、それぞれインバータを構成し、そ
れぞれが、クロスカップルに結合されることによって、
メモリセルを構成する。トランジスタM1,M3のソー
スは、電源電圧PWRの線に接続され、トランジスタM
2,M4のソースは、グランド電圧VSSの線に接続さ
れている。これらインバータの出力には、それぞれトラ
ンジスタM5,M6が接続されている。これらのトラン
ジスタM5,M6は、また、ビット線BL,XBLに接
続されていて、蓄積された情報を外部に取り出したり、
書き込みデータを取り入れたりするためのアクセストラ
ンジスタを構成している。トランジスタM5,M6のゲ
ートは、ワード線WL[x](x:0〜7)に接続され
ている。なお、1ビットの非反転情報のみを取り出した
い場合には、トランジスタM6は省略することができ
る。強誘電体キャパシタFC1,FC2は、その一方の
端子がメモリセルのストレージノードS1,S2にそれ
ぞれ接続され、他方の端子はプレート線PLに接続され
ている。このプレート線PLは、メモリセルへの書き込
み制御を行い、同時に、データ保持状態でメモリセルの
高い電圧が加わって、強誘電体の特性が劣化することを
防ぐための制御を行うために使用される。なお、強誘電
体キャパシタとしては、PZT(チタン酸ジルコン酸
鉛)を主な組成とする強誘電体材料や、SBT(タンタ
ル酸ビスマスストロンチウム)などのビスマス層状ペロ
ブスカイト構造を持つ強誘電体材料が利用できる。
を示す回路図である。この図7において、図6と同じ構
成要素については同じ符号を付してある。この強誘電体
メモリセルの第2の構成例は、図6の構成例と類似して
いるが、強誘電体キャパシタFC3,FC4が追加さ
れ、ストレージノードS1,S2と対抗する電極として
第2のプレート線PL2を設置している。この強誘電体
キャパシタFC3,FC4が追加された強誘電体メモリ
セルは、図6の強誘電体メモリセルと比較して、電源を
遮断した後の電源立ち上がり時に、強誘電体メモリセル
に記憶していたデータを正しく読み出すことができるか
を表すデータリコール特性が優れている。
御信号の状態を示す図である。上記第1および第2の構
成の強誘電体メモリセルの書き込み・読み出しの動作
は、通常のSRAMと同様であり、異なるのは、プレー
ト線PL(図7ではプレート線PL1,PL2)の設定
である。
よびワード線WLにHighの制御信号を印加し、プレ
ート線PL(PL1,PL2)にHigh→Lowとい
うパルス電圧を印加する。ここで、プレート線PL(P
L1,PL2)にHigh→Lowというパルス電圧を
印加するシーケンスを加えた点が通常のSRAMの動作
と異なる。これによって、強誘電体キャパシタに所定の
書き込み電圧を印加し、書き込みを行う。
換えは、異なる書き込み線WL(図3の例では8本の書
き込み線WLが存在する)を選択して、読み出しを行う
ことによって実行される。読み出し動作時は、通常のS
RAMと同様であり、書き込み線WEにLowの制御信
号を印加し、ワード線WLにHighの制御信号を印加
し、プレート線PL(PL1,PL2)は、インプリン
トと呼ばれる強誘電体メモリの特性変動を防止するため
に電源電圧Vddの半分に設定される。これによって強
誘電体メモリの読み出しを行う。
は、書き込み線WEおよびワード線WLにLowの制御
信号を印加し、プレート線PL(PL1,PL2)に
は、電源電圧Vddの半分の電圧が印加される。
するプログラマブル配線12の構成について説明する。
図9はプログラマブル配線の構成を示す図である。
リセルを使用したコンフィギュレーションメモリ40
と、パストランジスタ41とから構成され、コンフィギ
ュレーションメモリ40の出力をパストランジスタ41
のゲートに接続している。
5に示した論理ブロック用のコンフィギュレーションメ
モリと同じ構成にすることができる。パストランジスタ
41は、配線のカラム線とロー線との交点に配置され
て、ドレインおよびソースの一方をカラム線に、他方を
ロー線に接続される。
ーションメモリ40から出力されたデータのHigh・
Lowの各レベルによってオン・オフが制御され、ドレ
インおよびソース間が導通または遮断することにより配
線の接続を制御する。なお、コンフィギュレーションメ
モリの容量を削減するためには、A. DeHon “Dynamical
ly Programmable Gate Arrays: A Step Toward Increas
ed Computational Density" (Fourth Canadian Worksh
op of Field-Programmable Devices, 1996)が使用した
マルチプレクサ型のクロスバーを使用することもでき
る。
構成するプログラマブルI/Oブロック13の構成につ
いて説明する。図10はプログラマブルI/Oブロック
の構成を示す図である。
ータの入出力に使われるパッド42に入力が接続された
バッファ43と、このバッファ43の出力に接続されて
パッド42に入力されたデータをプログラマブル論理デ
バイス10に取り込むフリップフロップ44と、プログ
ラマブル論理デバイス10からデータを取り出すフリッ
プフロップ45と、このフリップフロップ45の出力に
接続されてパッド42に出力するデータを制御するトラ
イステートバッファ46と、強誘電体メモリセルを使用
したコンフィギュレーションメモリ47と、このコンフ
ィギュレーションメモリ47の内容に応じてトライステ
ートバッファ46に出力イネーブルの反転信号を供給す
るフリップフロップ48とを備えている。コンフィギュ
レーションメモリ47は、図5に示した論理ブロック用
のコンフィギュレーションメモリと同じ構成にすること
ができる。
8がクロックに同期してコンフィギュレーションメモリ
47の内容をトライステートバッファ46の出力イネー
ブルの反転入力に供給する。このとき、出力イネーブル
の反転信号が、たとえばHighのときは、トライステ
ートバッファ46の出力はハイインピーダンスになるの
で、パッド42はデータ入力用に設定される。したがっ
て、パッド42に供給されたデータは、バッファ43を
介してフリップフロップ44に供給されるので、フリッ
プフロップ44は、クロックに同期してパッド42に入
力されたデータをプログラマブル論理デバイス10に取
り込むよう作用する。逆に、出力イネーブルの反転信号
が、Lowのときには、トライステートバッファ46の
入力と出力の論理状態が等しくなるので、フリップフロ
ップ45は、プログラマブル論理デバイス10の出力デ
ータをクロックに同期してパッド42に供給するように
作用する。このように、プログラマブルI/Oブロック
13は、コンフィギュレーションメモリ47の出力によ
って、I/Oポートの入出力を既定することができる。
複数個のコンフィギュレーション情報を有しているが、
そのコンフィギュレーション情報をどのように切り換え
るかについて説明する。
り換え動作を説明する図である。プログラマブル論理デ
バイス10は、コンフィギュレーションID(IDentifi
er)・コマンド分配回路50を備えている。このコンフ
ィギュレーションID・コマンド分配回路50は、プロ
グラマブル論理デバイス10の外部からコンフィギュレ
ーション情報を切り換えるコマンドCIDEXTまたは
プログラマブル論理デバイス10の内部の論理ブロック
21からコンフィギュレーション情報を切り換えるコマ
ンドCIDINTを受けて、強誘電体メモリベースのコ
ンフィギュレーションメモリが存在している論理ブロッ
ク21、プログラマブル配線12およびプログラマブル
I/Oブロック13のそれぞれに供給するように構成さ
れている。
は、プログラマブル論理デバイス10の外部からコマン
ドCIDEXTによって与えることもできるし、コマン
ドCIDINTによって内部から与えることもできる。
内部のコマンドCIDINTは、論理ブロック21内に
構成されたシーケンサによって生成される(途中プログ
ラマブル配線12を通過する可能性もあるが、コマンド
CIDINTは論理ブロック21で作られる)。
2およびプログラマブルI/Oブロック13のコンフィ
ギュレーションメモリは、8個(種類)存在しているの
で、各コンフィギュレーションを特定するため3ビット
のコンフィギュレーションID(CID[0:2])が
定義される。コマンドCIDEXTまたはコマンドCI
DINTは、コンフィギュレーション情報の切り換え先
を表すCID[0:2]の値とコンフィギュレーション
情報切り換えコマンドとを含んでいる。
配回路50は、コマンドCIDEXTまたはコマンドC
IDINTを受けると、CID[0:2]の値とコンフ
ィギュレーション情報切り換えコマンドとを、論理ブロ
ック21、プログラマブル配線12およびプログラマブ
ルI/Oブロック13の各コンフィギュレーションメモ
リに送り、これによって、8個のコンフィギュレーショ
ンメモリの1つが選択され、論理ブロック21、プログ
ラマブル配線12またはプログラマブルI/Oブロック
13は、選択されたコンフィギュレーションメモリに蓄
積されたコンフィギュレーション情報に従って論理機能
が切り換えられることになる。
について説明する。図12は従来の論理ブロックの構成
を示す回路図、図13は本発明のプログラマブル論理デ
バイスに用いられる論理ブロックの構成を示す回路図で
ある。
の構成によれば、1つのコンフィギュレーション情報を
蓄積するコンフィギュレーションメモリ51と、組み合
わせ論理ブロックをなすルックアップテーブル52と、
フリップフロップ53と、ルックアップテーブル52ま
たはフリップフロップ53の出力の切り換えを行うため
の2:1のマルチプレクサ54とで構成される。この構
成は、FPGAで採用されていた一般的な構成である。
デバイスに用いられる論理ブロック21は、複数のコン
フィギュレーション情報を蓄積するコンフィギュレーシ
ョンメモリ55と、ルックアップテーブル56と、イネ
ーブル端子ENを有するフリップフロップ57と、ルッ
クアップテーブル56またはフリップフロップ57の出
力の切り換えを行うための2:1のマルチプレクサ58
とで構成され、コンフィギュレーションメモリ55から
マルチプレクサ58の切り換えを行う制御信号をフリッ
プフロップ57のイネーブル端子ENに供給するととも
に、フリップフロップ57の出力を外部に供給できるよ
うに構成している。フリップフロップ57は、イネーブ
ル端子ENを設けたことにより、コンフィギュレーショ
ンを切り換える前の情報を蓄積しておくことができるた
め、フリップフロップ機能の他にメモリ機能を持たせる
ことができる。
7の出力を選択する場合には、マルチプレクサ58の選
択制御端子およびフリップフロップ57のイネーブル端
子ENにHighレベルの制御信号を供給する。このと
き、フリップフロップ57は、イネーブル状態となり、
クロック入力によって読み込まれた情報をラッチしてマ
ルチプレクサ58に出力し、マルチプレクサ58がこれ
を選択して出力するので、従来の論理ブロックと同じ動
作をする。
テーブル56の出力を選択する場合には、コンフィギュ
レーションメモリ55からマルチプレクサ58の選択制
御端子およびフリップフロップ57のイネーブル端子E
NにLowレベルの制御信号が供給される。これによ
り、フリップフロップ57はディセーブル状態になる。
こうすることによって、ルックアップテーブル56の実
行時を従来と同様に行えるだけでなく、その前のコンフ
ィギュレーションでの実行結果を蓄積したフリップフロ
ップ57の情報を当該のコンフィギュレーションで利用
できることになる。特に、フリップフロップ57の出力
を入力側にフィードバック可能(ルックアップテーブル
56の論理ブロック入力のいずれかに結線可能)な回路
構成にしておけば、前のコンフィギュレーションの結果
を蓄積しておくメモリを新たに設けることなく、前のコ
ンフィギュレーションの結果を入力として、組み合わせ
論理回路で処理した計算結果出力を得ることができるよ
うになる。
時と遮断時におけるコンフィギュレーション情報を破壊
から保護する方法について説明する。従来技術でも述べ
たが、図6に示したような強誘電体メモリセルに、ただ
そのままの電源を供給しても、蓄積された情報の正常な
回復(データリコール)は困難である。電源が立ち上が
る際には、図6のラッチ回路のNMOSトランジスタM
2、M4のターンオンが先に始まった側に従ってストレ
ージノードS1、S2の電圧が決まるが、このとき、強
誘電体キャパシタFC1、FC2の両端にかかる電圧は
せいぜい0.5Vであり、強誘電体キャパシタFC1、
FC2の相対的な容量比はほとんどなく、データリコー
ル時の誤読み出し(これはデータ破壊と等価である)が
生じる可能性がある。また、電源の遮断前には、図6の
プレート線PLや図7のプレート線PL1、PL2は、
Vdd/2に設定されており、強誘電体メモリの長期的
な信頼性を確保するためには、一度、強誘電体キャパシ
タFC1、FC2にフル電源電圧を印加する(データス
トア)ことが望ましい。ここでは、データリコールとデ
ータストアとをプログラマブル論理デバイスの内部で自
動的に実行する手法について説明する。
一例を示す図、図15は強誘電体メモリベースのコンフ
ィギュレーションメモリにおける電源制御を説明する図
である。
た平滑コンデンサ60に並列に電源電圧検出・供給回路
61を備えている。この電源電圧検出・供給回路61
は、入力された電源電圧Vddを電源電圧PWRとして
メモリ制御回路62に供給するとともに電源電圧の立ち
上がりおよび遮断を検出した電源電圧検出信号PDET
をメモリ制御回路62に出力するよう構成さている。ま
た、メモリ制御回路62は、強誘電体メモリベースのコ
ンフィギュレーションメモリ63に電源制御信号ENX
およびグランド制御信号ENと、強誘電体メモリセル制
御信号とを出力するよう構成されている。なお、図3に
示した論理ブロック21の場合には、ここのメモリ制御
回路62は、メモリ制御回路22に対応し、コンフィギ
ュレーションメモリ63は、コンフィギュレーションメ
モリ230〜237に対応する。
は、図15に示すように、図6および図7に示したタイ
プの強誘電体メモリセルをコンフィギュレーションメモ
リとしてアレイ配置されており、このコンフィギュレー
ションメモリ63の電源電圧PWRの制御(供給)用に
トランジスタPT1が設けられ、グランド電圧VSSの
制御(供給)用にトランジスタNT1が設けている。
2は、あらかじめトランジスタPT1,NT1をOFF
状態とし、電源電圧検出・供給回路61が充分な電圧を
検出した後に、図6のタイプの強誘電体メモリセルにお
いては、プレート線PLをLowからHighに、図7
のタイプの強誘電体メモリセルでは、プレート線PL2
はグランド電位GNDに固定したまま、プレート線PL
1をLowからHighにドライブする。この結果、各
強誘電体メモリセルのストレージノードS1,S2に
は、電源遮断前に蓄積された電圧を反映した電圧が誘起
される。図6のタイプの強誘電体メモリセルの場合は、
ストレージノードS1にはもともと0V、ストレージノ
ードS2には3.3Vが蓄積されていると仮定すると、
プレート線PLをLowからHighにドライブする
と、ストレージノードS1には3.00V、ストレージ
ノードS2には3.22Vの電圧が誘起される。図7の
タイプの強誘電体メモリセルの場合は、ストレージノー
ドS1にはもともと0V、ストレージノードS2には
3.3Vが蓄積されていると仮定すると、プレート線P
L1をLowからHighにドライブすると、ストレー
ジノードS1には0.65V、ストレージノードS2に
は2.59Vの電圧が誘起される。この後、メモリ制御
回路62が電源制御信号ENXおよびグランド制御信号
ENによってトランジスタPT1,NT1をオンして電
源電圧PWRを供給すると、コンフィギュレーションメ
モリ63の各強誘電体メモリセルは、ラッチ動作を行っ
て、もともと蓄積されていたデータを回復させる。この
後、チップのリセットを解除してプログラマブル論理デ
バイス10の論理動作を実行すれば、もともと蓄積され
ていたコンフィギュレーション情報を利用した論理動作
の実行が可能となる。
路61が電源電圧の低下を検知した後、もともとはVd
d/2に設定されていたプレート線PL(PL1、PL
2)をHighからLowと変化させ、すべての強誘電
体メモリセルに書き込みを行った後に、トランジスタP
T1,NT1をオフする。この際、ワード線WLは、す
べてLowにして選択を行わないか、1本のみ選択す
る。
圧検出部の一構成例を示す回路図である。電源電圧検出
部は、電源電圧の立ち上がりを検出する立ち上がり検出
回路64と、電源電圧の立ち下がりを検出する立ち下が
り検出回路65と、2つのNANDゲート66,67か
らなるRSフリップフロップ回路とからなり、電源電圧
Vddよりも十分に低い電圧で、例えば1V以上で動作
する。
た2つの抵抗64a,64bと、比較器64cとから構
成され、比較器64cが図14に示した平滑コンデンサ
60にかかっている電源電圧Vddを抵抗64a,64
bで分圧した電圧と基準電圧Vrefとを比較して電源
電圧Vddが3.0V以上になったらLowを出力す
る。立ち下がり検出回路65は、直列接続された2つの
抵抗65a,65bと、比較器65cとから構成され、
比較器65cが電源電圧Vddを抵抗65a,65bで
分圧した電圧と基準電圧Vrefとを比較して電源電圧
Vddが2.7V以下になったらHighを出力する。
ここで、基準電圧Vrefは、例えばバンドギャップリ
ファレンス回路を採用し、1.1Vの安定した(電源の
変動、温度の変動に対して特性変動の極めて少ない)電
圧を得ている。
たら電源電圧検出信号PDETとしてHighを出力
し、一旦、電圧が上がった以降は、2.7V以下になる
まで電源電圧検出信号PDETとしてHighを保持す
るというヒステリシス特性を備えており、負荷の増大に
ともなう電源の瞬間的な低下に対して、余裕を持たせた
回路にしてある。
き込み時の問題とその対策について説明する。図17は
強誘電体メモリセルベースのコンフィギュレーションメ
モリを使用したプログラマブル配線の模式図、図18は
本発明におけるプログラマブル配線の構成例を示す図で
ある。
ブル配線は、図17に示したように、複数の配線トラッ
ク70,71を有し、これらの配線トラック70,71
にはパストランジスタ72,74およびパストランジス
タ73,75が接続され、各パストランジスタ72〜7
5にはコンフィギュレーションメモリの第1ないし第4
の出力が接続され、さらに出力バッファ76〜79を介
してルックアップテーブルからの第1ないし第4の出力
が接続されている。
行う前は、コンフィギュレーションメモリの第1ないし
第4の出力は不定の状態になっている。このため、ある
場合には、例えばコンフィギュレーションメモリの第1
および第3の出力が同じ配線トラック70に繋がってい
るパストランジスタ72,74を同時にオンさせる可能
性がある。また、ルックアップテーブルの第1ないし第
4の出力も、同様に既定されていないため、第1の出力
がHighで、第3の出力がLowとなる可能性があ
る。この結果、配線トラック70には、Highの出力
とLowの出力とが競合することになる。この結果、こ
の配線トラック70の電位は中間電位に保たれ、大きな
電流が流れることになる。
セルベースのプログラム論理デバイスでは、デバイスの
電源が供給された後、コンフィギュレーション情報の書
き込みが終わるまで、ルックアップテーブルからの出力
をディセーブルする構成をとっている。しかし、強誘電
体メモリを使用したプログラマブル論理デバイスでは、
コンフィギュレーション情報の書き込みは(理想的に
は)一度行えば良いので、毎回電源の立ち上げ毎に、ル
ックアップテーブルからの出力をディセーブルする必要
はない。
より、プログラマブル配線のコンフリクトを防止するよ
うにしている。この構成では、各パストランジスタ72
〜75のゲートにANDゲート80〜83を設け、AN
Dゲート80〜83の第1の入力にコンフィギュレーシ
ョンメモリの第1ないし第4の出力が接続され、AND
ゲート80〜83の第2の入力には、コンフィギュレー
ションメモリの第5の出力が接続されている。このコン
フィギュレーションメモリの第5の出力に関連する強誘
電体メモリセルには、コンフィギュレーション情報を書
き込み済みか否かを表す情報が蓄積されている。
ーションメモリの第5の出力に関連する強誘電体メモリ
セルに蓄積された情報を基にコンフィギュレーションメ
モリの第1ないし第4の出力をパストランジスタ72〜
75に供給するか否かを制御している。すなわち、コン
フィギュレーションメモリの第5の出力に関連する強誘
電体メモリセルに蓄積された情報が書き込み前の情報で
あれば、すべてのANDゲート80〜83を閉じてコン
フィギュレーションメモリの第1ないし第4の出力を強
制的にディスエーブルし、書き込み済みの情報であれ
ば、イネーブルすることによって、配線トラック70,
71がバスコンフリクトを生じないようにしている。
未書き込み時の問題をプログラマブル配線の場合につい
て説明したが、このようなコンフィギュレーション未実
施の対策は、例えば、図11に示したコンフィギュレー
ション情報の切り換えを行う回路でも必要である。なぜ
なら、コンフィギュレーション情報が未書き込みの状態
では、チップ内部からコンフィギュレーション変更のコ
マンドが出力され続ける可能性があるからである。この
場合も、コンフィギュレーションが未実施であれば、コ
ンフィギュレーションID・コマンド分配回路50は、
内部信号からの入力を無視する回路構成としている。
込んだかどうかの情報は、すべてのコンフィギュレーシ
ョン情報(ID)に対して必要である。また、コンフィ
ギュレーション情報が未書き込みであることは、プログ
ラマブル論理デバイスの製造者によって書き込まれて、
ユーザに出荷される。製造者において、コンフィギュレ
ーション情報が未書き込みの際に生じる上記のバスコン
フリクトや、論理回路の不正動作を防ぐために、テスト
ピンを用意して、外部からコンフィギュレーション未実
施を指定することが可能である。
ースとしたリードオンリーメモリ14について説明す
る。一般的な論理回路において、リードオンリーメモリ
は定数の蓄積などに使用され、単位面積あたりの論理ゲ
ートの数を向上することが可能である。
ベースとしたリードオンリーメモリの構成例を示す図で
ある。コンフィギュレーションメモリ90は、その出力
側にマルチプレクサ91が接続され、このマルチプレク
サ91はアドレス線およびデータ線を介して論理ブロッ
ク92に接続されている。また、コンフィギュレーショ
ンメモリ90には、リードオンリーメモリ制御回路93
が接続されている。このリードオンリーメモリ制御回路
93は、コンフィギュレーションID・コマンド分配回
路からコンフィギュレーションを特定するための3ビッ
トのコンフィギュレーションID(CID[0:2])
と、論理ブロック92からのROMモード選択信号とを
受けるよう構成されている。
えば32ビットを単位とした構成をとっている。したが
って、コンフィギュレーションIDによるコンフィギュ
レーションに従った論理動作を実行しているときには、
マルチプレクサ91は、論理ブロック92から送られた
アドレスにより32ビットのデータから必要なデータを
選択して論理ブロック92に送る。この場合、選択でき
るのは、コンフィギュレーションIDにより特定された
コンフィギュレーションメモリ90の1個の出力である
32ビットからのみである。このとき、論理ブロック9
2からのROMモード選択信号は、例えばLowになっ
ている。
は、論理ブロック92から一緒に3ビットのアドレス信
号が送られる。この3ビットのアドレス信号は、8つの
コンフィギュレーションのいずれか1つを選択するため
のものである。この場合、リードオンリーメモリ制御回
路93は、3ビットのアドレス信号によりコンフィギュ
レーションメモリ90から1つのコンフィギュレーショ
ンを選択する。選択されたコンフィギュレーションの3
2ビットのデータは、マルチプレクサ91に送られ、論
理ブロック92から送られたアドレスにより32ビット
のデータから必要なデータを選択して論理ブロック92
に送る。
Lowのときには、実行中の論理動作を規定しているコ
ンフィギュレーション情報に含まれたデータを読み出す
ことができ、ROMモード選択信号がHighとなるR
OMモードのときには、論理ブロック92から送られる
3ビットのアドレス信号で選択されたコンフィギュレー
ションのデータを読み出すことができる。
込みおよび読み出しについて説明する。図20はコンフ
ィギュレーション情報のデータ転送を説明する図、図2
1はチップ外部から供給されるコンフィギュレーション
情報のデータストリームの例を示す図、図22はコンフ
ィギュレーション情報のデータ書き込みを説明する図で
ある。
理ブロック、プログラマブル配線、プログラマブルI/
Oブロックを含むが、これらに共通に含まれるコンフィ
ギュレーションメモリに対するコンフィギュレーション
情報の書き込みおよび読み出しは、複数の論理ブロッ
ク、プログラマブル配線、プログラマブルI/Oブロッ
クを複数のグループに分けて行われる。図示の例では、
第1のグループは、第1の論理ブロック100、第1の
プログラマブル配線101、第2の論理ブロック102
および第1のプログラマブルI/Oブロック103で構
成し、これに1つのコンフィギュレーション回路104
が設けられている。また、第2のグループでは、第3の
論理ブロック105、第2のプログラマブル配線10
6、第4の論理ブロック107および第2のプログラマ
ブルI/Oブロック108で構成し、これに1つのコン
フィギュレーション回路109が設けられている。第1
のグループの第1の論理ブロック100、第1のプログ
ラマブル配線101、第2の論理ブロック102および
第1のプログラマブルI/Oブロック103のコンフィ
ギュレーションメモリには、それぞれコンフィギュレー
ション情報を転送するための、図5のシフトレジスタ3
0に対応するシフトレジスタ100a,101a,10
2a,103aが含まれ、第2のグループの第3の論理
ブロック105、第2のプログラマブル配線106、第
4の論理ブロック107および第2のプログラマブルI
/Oブロック108のコンフィギュレーションメモリに
は、それぞれコンフィギュレーション情報を転送するた
めのシフトレジスタ105a,106a,107a,1
08aが含まれている。コンフィギュレーション回路1
04およびシフトレジスタ100a,101a,102
a,103aは縦列接続され、第1のプログラマブルI
/Oブロック103のコンフィギュレーションメモリか
らは読み出しパスによってコンフィギュレーション回路
104に接続されている。コンフィギュレーション回路
109およびシフトレジスタ105a,106a,10
7a,108aは縦列接続され、第2のプログラマブル
I/Oブロック108のコンフィギュレーションメモリ
からは読み出しパスによってコンフィギュレーション回
路109に接続されている。
情報の書き込みおよび読み出しのために、コンフィギュ
レーションメモリを複数のグループに分けてこれらを同
時に実行できる構成にしている。この構成にすることに
よって、コンフィギュレーション情報の書き込みおよび
読み出しを高速にしている。
9は、コンフィギュレーション情報書き込みまたは読み
出しのコマンドが入力されると、そのコマンドを解釈し
てコンフィギュレーション情報の書き込みまたは読み出
しを行う。
部からピンを通じて、コンフィギュレーション回路10
4,109にそれぞれ送られる。コンフィギュレーショ
ン回路104は、第1の論理ブロック100のシフトレ
ジスタ100a、第1のプログラマブル配線101シフ
トレジスタ101a、第2の論理ブロック102シフト
レジスタ102aおよび第1のプログラマブルI/Oブ
ロック103のシフトレジスタ103aへコンフィギュ
レーション情報を順次送る。各シフトレジスタ100
a,101a,102a,103aでは、転送されたデ
ータから必要なコンフィギュレーション情報を書き込み
回路によって強誘電体メモリセルアレイに書き込むこと
になる。また、コンフィギュレーション回路109も同
様にして、LSI外部から入力されたコンフィギュレー
ション情報をシフトレジスタ105a,106a,10
7a,108aへ順次送る。このようにして、LSI全
体のコンフィギュレーションメモリにコンフィギュレー
ション情報を供給する。
ーション情報のデータストリームは、図21に示したよ
うに、同期信号と、コマンド、書き込みデータおよびC
RC(Cyclic Redundancy Check:エラーチェック符
号)で構成され、コンフィギュレーション回路104,
109に供給されて、必要なコンフィギュレーション情
報のみが、シフトレジスタ列に送られる。CRCはエラ
ーチェックのために使用され、エラーが発生した場合に
は、LSIの外部システムに再度データの送信を要求す
ることになる。
2a,103a,105a,106a,107a,10
8aに送られたコンフィギュレーション情報は、直ちに
コンフィギュレーションメモリに書き込まれるわけでは
ない。1つの理由は、コンフィギュレーション情報の送
信時にエラーが混入した場合に備えるためである。もう
1点は、LSIが論理実行中に、コンフィギュレーショ
ン情報を書き換えることができれば、8個のLSIに蓄
積された8個のコンフィギュレーション情報以上の論理
動作を実行できることになる。そこで、図22に示した
ように、論理実行中に、コンフィギュレーションID・
コマンド分配回路110は、LSI外部から入力された
コマンド(コンフィギュレーション切り替えおよびコン
フィギュレーション情報書き込みコマンド)とコンフィ
ギュレーションID(CID)とに従って、コンフィギ
ュレーションメモリ111のシフトレジスタ112に蓄
積されたコンフィギュレーション情報を、書き込み回路
113を使って強誘電体メモリセルアレイ114の所定
位置に書き込む。書き込みを行う際、データは、図6お
よび図7に示した強誘電体メモリセルのビット線BL,
XBLに供給されるが、コンフィギュレーションメモリ
111の出力バッファ115は、ビット線BL,XBL
から切り離されているため、書き込み時のデータが、実
行中の論理動作に影響を与えることはない。なお、内部
の論理ブロックから発生したコンフィギュレーション情
報の変更コマンドと、外部からのコンフィギュレーショ
ン情報書き込みコマンドとが同じタイミングで発生した
場合は、前者を優先する。このような回路構成にするこ
とによって、プログラマブル論理回路の動作中に、コン
フィギュレーション情報をバックグラウンドで書き換え
ることによって、LSIの単位面積あたりの論理ゲート
数を飛躍的に向上できる。
キュリティについて説明する。従来の揮発性のメモリを
使用したFPGAでは、コンフィギュレーション情報は
誰にでも読み出したり、書き込みしたりすることができ
た。なぜなら、各LSIに固有の情報を蓄積することが
できないためである。このため、開発したコンフィギュ
レーション情報を他社に読み出されたり、悪意のある他
者によって書き換えられたりする可能性があった。本発
明においては、強誘電体メモリベースの不揮発性のメモ
リを使用することにより、各LSIに固有の情報を蓄積
することができ、これによって、コンフィギュレーショ
ン情報を他社に読み出されたり、悪意のある他者によっ
て書き換えられたりする可能性をなくし、同時に、認証
されていない者による不正使用を防ぐことができる。
図、図24はセキュリティを考慮したコンフィギュレー
ション情報のデータストリームの例を示す図である。セ
キュリティ回路は、コンフィギュレーション情報の書き
込みおよび読み出しを行う回路に設けられ、ここでは、
例として図20の左側に示した回路に適用した場合を示
している。セキュリティ回路は、不揮発メモリ121
と、動作認証回路122と、リセット回路123とを有
している。不揮発メモリ121は、LSIまたはユーザ
に固有なセキュリティIDを蓄積する。この不揮発メモ
リ121は、図3に示したコンフィギュレーションメモ
リを使用することも可能である。複数のコンフィギュレ
ーション情報を持ったプログラマブル論理デバイスにお
いては、各コンフィギュレーションID毎に、独自のセ
キュリティIDを設けることができる。各コンフィギュ
レーションID毎のセキュリティIDを蓄積するには、
コンフィギュレーションメモリを使用することが適して
いる。動作認証回路122は、不揮発メモリ121に蓄
積しておいたセキュリティIDと動作要求コマンドに含
まれたセキュリティIDとの照合を行う。リセット回路
123は、プログラマブル論理デバイスが論理動作の実
行を開始する前にチップのリセット信号を出力する。
込みおよび読み出しでは、図24に例示したようなデー
タストリームを使用する。このデータストリームには、
セキュリティIDが含まれている。コンフィギュレーシ
ョン回路104は、データストリームが入力されると、
そのデータストリームに含まれるセキュリティIDと不
揮発メモリ121に蓄積されているセキュリティIDと
を照合し、一致しない場合には、書き込みまたは読み出
しコマンドを受け付けないようにする。これにより、悪
意のある第三者によってコンフィギュレーション情報が
読み出されたり書き換えられたりすることが防止され
る。
から動作要求コマンドを受け付けるようにして、受け付
けた動作要求コマンドに含まれるセキュリティIDが不
揮発メモリ121に蓄積されているセキュリティIDと
一致した場合にのみ、リセット回路123に解除要求を
送り、リセット回路123はリセット信号を出し、回路
のリセット状態を解除する。複数のコンフィギュレーシ
ョン情報を持ったプログラマブル論理デバイスにおいて
は、各コンフィギュレーションID毎に、独自のセキュ
リティIDを設け、管理することができる。各コンフィ
ギュレーションIDを蓄積するためには、コンフィギュ
レーションメモリを使用し、許容されたコンフィギュレ
ーションIDのみ、動作実行を可能とする。これによっ
て、プログラマブル論理デバイスの不正使用を防ぐこと
ができる。
ョンを設定して所望の論理動作を可能にするプログラマ
ブル論理デバイスにおいて、任意の論理動作を可能にす
る1つの回路に対して複数個のコンフィギュレーション
情報を蓄積して複数個の論理状態を既定するようにした
複数個のコンフィギュレーションメモリと、前記複数個
のコンフィギュレーション情報を選択して複数種の論理
動作を実行可能にする情報選択手段と、を備え、前記コ
ンフィギュレーションメモリを不揮発性の強誘電体メモ
リセルで構成したことを特徴とするプログラマブル論理
デバイス。
の動作中に、前記LSIの内部で発生された制御信号に
よって、前記コンフィギュレーション情報を変更可能に
したことを特徴とする付記1記載のプログラマブル論理
デバイス。
の動作中に、前記LSIの外部から供給された制御信号
によって、前記コンフィギュレーション情報を変更可能
にしたことを特徴とする付記1記載のプログラマブル論
理デバイス。
と、前記組み合わせ論理回路ブロックの出力状態を蓄積
するフリップフロップと、前記組み合わせ論理回路ブロ
ックの出力および前記フリップフロップの出力を入力し
前記コンフィギュレーション情報によって前記組み合わ
せ論理回路ブロックの出力または前記フリップフロップ
の出力を選択して出力するマルチプレクサとを有する論
理ブロックを備え、前記フリップフロップは、前記コン
フィギュレーション情報によって前記マルチプレクサの
出力として前記フリップフロップの出力が選択された場
合にイネーブル状態にし、前記コンフィギュレーション
情報によって前記マルチプレクサの出力として前記組み
合わせ論理回路ブロックの出力が選択された場合にディ
セーブル状態にするイネーブル端子を有していることを
特徴とするプログラマブル論理デバイス。
圧が第1の所定の電圧以上になったことを検出する第1
の電源電圧検出手段と、前記第1の電源電圧検出手段に
よる前記第1の所定の電圧の検出に応答して前記強誘電
体メモリセルのプレート線に高レベルの電圧を印加して
前記強誘電体メモリセルが誤再生されないようにしてか
ら前記強誘電体メモリセルに電源電圧を印加するよう制
御する第1の電源制御手段とを備えていることを特徴と
する付記1記載のプログラマブル論理デバイス。
圧が第2の所定の電圧以下になったことを検出する第2
の電源電圧検出手段と、前記第2の電源電圧検出手段に
よる前記第2の所定の電圧の検出に応答して前記強誘電
体メモリセルのプレート線に初めに高レベルの電圧を印
加し、続いて低レベルの電圧を印加するか、あるいは逆
に低レベルの電圧を印加した後高レベルの電圧を印加し
前記強誘電体メモリセルがデータストアを実行した後に
前記強誘電体メモリセルへの電源電圧を遮断するよう制
御する第2の電源制御手段とを備えていることを特徴と
する付記1記載のプログラマブル論理デバイス。
論理状態を既定する前記コンフィギュレーション情報を
書き込み済みか否かの情報を蓄積していることを特徴と
する付記1記載のプログラマブル論理デバイス。
ョン情報を持つ前記コンフィギュレーションメモリは、
その出力を前記論理ブロックで活用できるリードオンリ
ーメモリとして機能させるようにしたことを特徴とする
付記4記載のプログラマブル論理デバイス。
信号に従って動作中のコンフィギュレーションとは異な
る任意のコンフィギュレーション情報を前記リードオン
リーメモリとして機能している前記コンフィギュレーシ
ョンメモリから自由に読み出しできるよう制御するリー
ドオンリーメモリ制御手段を備えていることを特徴とす
る付記8記載のプログラマブル論理デバイス。
ンメモリを複数のグループにグループ化し、複数のグル
ープで複数のデータストリームからの前記コンフィギュ
レーション情報の同時書き込みと、複数のデータストリ
ームの同時読み出しとを行うようにしたことを特徴とす
る付記1記載のプログラマブル論理デバイス。
に、コンフィギュレーション情報を時間的に切り換え変
更して複数種の論理動作を実行できるようにしたことを
特徴とする付記1記載のプログラマブル論理デバイス。
ュレーションメモリに固有の情報を蓄積した固有情報蓄
積手段と、前記コンフィギュレーション情報の書き込み
または読み出しの要求時に前記固有の情報との認証を行
い、認証結果が正しい場合にのみ、書き込みまたは読み
出しを許可する認証手段とを備えていることを特徴とす
るプログラマブル論理デバイス。
ュレーションメモリに各コンフィギュレーションに対し
て固有の情報を蓄積した固有情報蓄積手段と、複数種の
論理動作の時間的な切り換えに伴う前記コンフィギュレ
ーション情報の書き込みまたは読み出しの要求時に前記
固有の情報との認証を行い、認証結果が正しい場合にの
み、書き込みまたは読み出しを許可する認証手段とを備
えていることを特徴とするプログラマブル論理デバイ
ス。
ュレーションメモリに固有の情報を蓄積した固有情報蓄
積手段と、論理動作の要求時に前記固有の情報との認証
を行い、認証結果が正しい場合にのみ、論理動作の実行
を許可する認証手段とを備えていることを特徴とするプ
ログラマブル論理デバイス。
ュレーションメモリに各コンフィギュレーションに対し
て固有の情報を蓄積した固有情報蓄積手段と、複数種の
論理動作の時間的な切り換えに伴う論理動作の要求時に
前記固有の情報との認証を行い、認証結果が正しい場合
にのみ、論理動作の実行を許可する認証手段とを備えて
いることを特徴とするプログラマブル論理デバイス。
ィギュレーション情報を蓄積するコンフィギュレーショ
ンメモリとして不揮発性の強誘電体メモリを備え、か
つ、強誘電体メモリには複数個のコンフィギュレーショ
ン情報を蓄積しておいて、これらの1つを選択して使用
するように構成した。このため、コンフィギュレーショ
ン情報がLSI内部に蓄積しておくことができるため、
従来FPGAに必要であった外付けのPROM、EEP
ROMが不要になり、かつ、複数個のコンフィギュレー
ション情報やROMを一つのLSI上に実装すること等
により効率的な論理ゲートの実現を可能にし、安価なボ
ードシステムを実現することができる。
マブル論理デバイスにおいて、強誘電体メモリ用の電源
制御回路を備え、電源の立ち上がり時または遮断時にお
けるコンフィギュレーションメモリのデータ破壊をなく
し、安定したLSI動作を可能にしている。
論理デバイスにおいて、強誘電体メモリにコンフィギュ
レーション情報を書き込み済みか否かの情報を蓄積する
ように構成したことにより、コンフィギュレーション情
報書き込み前における配線のコンフリクト、周辺論理回
路の不安定性をなくすことができる。
数のコンフィギュレーション情報を、複数のデータスト
リームによって同時に書き込みできるように構成したこ
とで、コンフィギュレーション情報の書き込みが高速化
され、かつ、論理実行中の書き込みを可能とすることに
よって、電源入力後の迅速な論理動作の立ち上げを可能
にし、かつ、LSI中の実効的な論理ゲート数を増加さ
せることができる。
固有の情報を蓄積できる構成にしたことで、プログラマ
ブル論理デバイスのコンフィギュレーション情報の盗難
や書き換え、認証されない者の不正使用を防止すること
ができる。
理的な構成を示す図である。
デバイスの全体回路を例示した模式図である。
例である。
である。
リのより詳細な構成例を示す図である。
図である。
図である。
態を示す図である。
図である。
を説明する図である。
る。
られる論理ブロックの構成を示す回路図である。
図である。
ョンメモリにおける電源制御を説明する図である。
一構成例を示す回路図である。
ーションメモリを使用したプログラマブル配線の模式図
である。
を示す図である。
たリードオンリーメモリの構成例を示す図である。
説明する図である。
ション情報のデータストリームの例を示す図である。
みを説明する図である。
ョン情報のデータストリームの例を示す図である。
Claims (10)
- 【請求項1】 外部からコンフィギュレーションを設定
して所望の論理動作を可能にするプログラマブル論理デ
バイスにおいて、 任意の論理動作を可能にする1つの回路に対して複数個
のコンフィギュレーション情報を蓄積して複数個の論理
状態を既定するようにした複数個のコンフィギュレーシ
ョンメモリと、 前記複数個のコンフィギュレーション情報を選択して複
数種の論理動作を実行可能にする情報選択手段と、 を備え、前記コンフィギュレーションメモリを不揮発性
の強誘電体メモリセルで構成したことを特徴とするプロ
グラマブル論理デバイス。 - 【請求項2】 前記情報選択手段は、LSIの動作中
に、前記LSIの内部で発生された制御信号によって、
前記コンフィギュレーション情報を変更可能にしたこと
を特徴とする請求項1記載のプログラマブル論理デバイ
ス。 - 【請求項3】 前記情報選択手段は、LSIの動作中
に、前記LSIの外部から供給された制御信号によっ
て、前記コンフィギュレーション情報を変更可能にした
ことを特徴とする請求項1記載のプログラマブル論理デ
バイス。 - 【請求項4】 組み合わせ論理回路ブロックと、前記組
み合わせ論理回路ブロックの出力状態を蓄積するフリッ
プフロップと、前記組み合わせ論理回路ブロックの出力
および前記フリップフロップの出力を入力し前記コンフ
ィギュレーション情報によって前記組み合わせ論理回路
ブロックの出力または前記フリップフロップの出力を選
択して出力するマルチプレクサとを有する論理ブロック
を備え、 前記フリップフロップは、前記コンフィギュレーション
情報によって前記マルチプレクサの出力として前記フリ
ップフロップの出力が選択された場合にイネーブル状態
にし、前記コンフィギュレーション情報によって前記マ
ルチプレクサの出力として前記組み合わせ論理回路ブロ
ックの出力が選択された場合にディセーブル状態にする
イネーブル端子を有していることを特徴とするプログラ
マブル論理デバイス。 - 【請求項5】 電源が立ち上がる際に電源電圧が第1の
所定の電圧以上になったことを検出する第1の電源電圧
検出手段と、前記第1の電源電圧検出手段による前記第
1の所定の電圧の検出に応答して前記強誘電体メモリセ
ルのプレート線に高レベルの電圧を印加して前記強誘電
体メモリセルが誤再生されないようにしてから前記強誘
電体メモリセルに電源電圧を印加するよう制御する第1
の電源制御手段とを備えていることを特徴とする請求項
1記載のプログラマブル論理デバイス。 - 【請求項6】 電源が遮断される際に電源電圧が第2の
所定の電圧以下になったことを検出する第2の電源電圧
検出手段と、前記第2の電源電圧検出手段による前記第
2の所定の電圧の検出に応答して前記強誘電体メモリセ
ルのプレート線に初めに高レベルの電圧を印加し、続い
て低レベルの電圧を印加するか、あるいは逆に低レベル
の電圧を印加した後高レベルの電圧を印加し前記強誘電
体メモリセルがデータストアを実行した後に前記強誘電
体メモリセルへの電源電圧を遮断するよう制御する第2
の電源制御手段とを備えていることを特徴とする請求項
1記載のプログラマブル論理デバイス。 - 【請求項7】 前記強誘電体メモリセルは、論理状態を
既定する前記コンフィギュレーション情報を書き込み済
みか否かの情報を蓄積していることを特徴とする請求項
1記載のプログラマブル論理デバイス。 - 【請求項8】 前記コンフィギュレーションメモリを複
数のグループにグループ化し、複数のグループで複数の
データストリームからの前記コンフィギュレーション情
報の同時書き込みと、複数のデータストリームの同時読
み出しとを行うようにしたことを特徴とする請求項1記
載のプログラマブル論理デバイス。 - 【請求項9】 不揮発性の前記コンフィギュレーション
メモリに固有の情報を蓄積した固有情報蓄積手段と、前
記コンフィギュレーション情報の書き込みまたは読み出
しの要求時に前記固有の情報との認証を行い、認証結果
が正しい場合にのみ、書き込みまたは読み出しを許可す
る認証手段とを備えていることを特徴とするプログラマ
ブル論理デバイス。 - 【請求項10】 不揮発性の前記コンフィギュレーショ
ンメモリに固有の情報を蓄積した固有情報蓄積手段と、
論理動作の要求時に前記固有の情報との認証を行い、認
証結果が正しい場合にのみ、論理動作の実行を許可する
認証手段とを備えていることを特徴とするプログラマブ
ル論理デバイス。
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