JP2003198361A - プログラマブル論理デバイス - Google Patents

Abstract

(57)【要約】 【課題】 プログラマブル論理デバイスに関し、単位面
積あたりの論理ゲートの数が小さく、安価なボードシス
テムを実現できることを目的とする。 【解決手段】 各種論理機能を実現できる論理ブロック
１と、結線状態を変更できるプログラマブル配線２と、
入出力状態を変更できるプログラマブルＩ／Ｏブロック
３とにこれらの動作を規定するコンフィギュレーション
情報を蓄積する強誘電体メモリ４，５，６を設け、各強
誘電体メモリ４，５，６に複数のコンフィギュレーショ
ン情報を蓄積し、情報選択手段７，８，９が任意の１つ
を選択する。複数のコンフィギュレーション情報を切り
換えて使用することで、論理ゲートの数を実質的に大き
くすることができ、外部に別チップの不揮発性メモリを
有する必要がないため、これを実装したボードを安価に
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプログラマブル論理
デバイスに関し、特に論理状態を任意に既定するための
情報（以下、コンフィギュレーション情報と呼ぶ）を蓄
積するコンフィギュレーションメモリとして不揮発性の
強誘電体メモリを使用し、単一のＬＳＩ（Large-Scale
Integration）だけでなく、単一のＬＳＩ上に搭載され
た１個のプログラマブル論理ブロックとして利用が可能
なプログラマブル論理デバイスに関する。

【０００２】

【従来の技術】プログラマブル論理デバイスは、その基
本構成要素として、ルックアップテーブルと呼ばれるメ
モリあるいはマルチプレクサあるいは基礎的なゲート、
および、フリップフロップで構成される論理ブロック
と、内部配線を規定することができるプログラマブル配
線と、入出力状態を規定するプログラマブルＩ／Ｏ（In
put/Output）ブロックとを有し、さらに、論理ブロック
の論理動作、プログラマブル配線の結線およびプログラ
マブルＩ／Ｏブロックの入出力状態を既定するコンフィ
ギュレーション情報を蓄積しているコンフィギュレーシ
ョンメモリを有している。

【０００３】一般的に、プログラマブル論理デバイスに
は下記の３つのカテゴリが存在している。第１は、ルッ
クアップテーブルと呼ばれるメモリとマルチプレクサ、
あるいは基礎的なゲート、および、フリップフロップで
構成される論理ブロックと、プログラマブル配線、およ
び、プログラマブルＩ／Ｏブロックを持ち、電源が遮断
された後にコンフィギュレーション情報が消失するもの
である。

【０００４】第２は、ルックアップテーブルと呼ばれる
メモリとマルチプレクサ、あるいは基礎的なゲート、お
よび、フリップフロップで構成される論理ブロックと、
プログラマブル配線、および、プログラマブルＩ／Ｏブ
ロックを持ち、電源が遮断された後にコンフィギュレー
ション情報が消失しないものである。

【０００５】第３は、プログラマブル論理アレイを基本
とする論理ブロックを持ち、電源が遮断された後にコン
フィギュレーション情報が消失しないものである。ここ
で、第１のカテゴリに属するプログラマブル論理デバイ
スとして、コンフィギュレーションメモリに、ＳＲＡＭ
（Static Random Access Memory）型のメモリを使用し
た例が公知である（米国特許第４６４２４８７号）。

【０００６】このＳＲＡＭ型メモリセルを利用したプロ
グラマブル論理デバイスでは、電源を遮断した際に、Ｓ
ＲＡＭ型メモリセルに蓄積されたコンフィギュレーショ
ン情報が消失するため、電源が遮断された後も、コンフ
ィギュレーション情報を蓄積することができるような不
揮発メモリにコンフィギュレーション情報を蓄積してお
くことが必要になる。そのため、ＳＲＡＭ型メモリセル
を用いたプログラマブル論理デバイスでは、電源が遮断
された後も、プログラマブル論理デバイスの動作を既定
するコンフィギュレーション情報を記憶しておくため
に、このデバイスの外部に不揮発性のメモリ、例えばＰ
ＲＯＭ（Programmable Read-Only Memory）やＥＰＲＯ
Ｍ（Erasable Programmable Read-Only Memory）を設置
して、電源が印加された際には、これらのＰＲＯＭ、Ｅ
ＰＲＯＭからコンフィギュレーション情報を読み出すよ
うにしている。

【０００７】プログラマブル論理デバイスのコンフィギ
ュレーション情報が、電源電圧の遮断とともに消失して
しまうということに対して第２のカテゴリに属するプロ
グラマブル論理デバイスが提案されている。このプログ
ラマブル論理デバイスでは、コンフィギュレーション情
報を強誘電体メモリやＭＲＡＭ（Magnetic Random Acce
ss Memory）などの不揮発性メモリに蓄積するようにし
ている。ここで、一例としては、強誘電体メモリを使用
したプログラマブル論理デバイスが公知である（特許第
３１２１８６２号）。強誘電体メモリは、ＰＲＯＭ、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ（Electrically Erasable Prog
rammable Read-Only Memory）、フラッシュメモリとい
った高耐圧トランジスタを必要とする不揮発メモリでは
実現不可能な、高速性を実現できるため、プログラマブ
ル論理デバイスには特に望ましい技術である。

【０００８】第３のカテゴリに属するプログラマブル論
理デバイスとしては、コンフィギュレーションメモリが
第２のカテゴリに属するプログラマブル論理デバイスと
同じ不揮発性であるが、コンフィギュレーションメモリ
にＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリを使用
している。この第３のカテゴリに属するプログラマブル
論理デバイスは、例えば、Stephen D. Brown et al.,
“Field ProgrammableGate Arrays,” [Kluwar Academi
c Publishers] に詳細な説明がなされており、ＣＰＬＤ
（Complex Programmable Logic Device）と称されて、
第２のカテゴリに属するプログラマブル論理デバイスと
区別されている。なお、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュメモリが第２のカテゴリに属するプログラマブ
ル論理デバイスに使用されない理由は、高速性が得られ
ないためである。

【０００９】なお、本発明が対象としているのは、第１
および第２のカテゴリに属するプログラマブル論理デバ
イスであり、これらは、一般的に、ＦＰＧＡ（Field Pr
ogrammable Gate Array）と総称されている。

【００１０】従来のＦＰＧＡの欠点は、単位面積当たり
に得られる論理ゲートの数が少ないことである。本欠点
を補うために、複数のコンフィギュレーション情報を蓄
積できるアーキテクチャが検討されており、これは、Ｆ
ＰＧＡと区別するためＤＰＧＡ（Dynamically Programm
able Gate Array）と呼称されている（A. DeHon, “Dyn
amically Programmable Gate Arrays: A Step Toward I
ncreased Computational Density,” Fourth Canadian
Workshop of Field-Programmable Devices, 1996）。こ
のＤＰＧＡでは、コンフィギュレーションメモリにＤＲ
ＡＭ（DynamicRandom-Access Memory）が採用されてお
り、したがって、このＤＰＧＡは、コンフィギュレーシ
ョン情報が電源電圧の遮断とともに消去されてしまうの
で、第１のカテゴリに属するプログラマブル論理デバイ
スである。なお、このＤＰＧＡでは、複数のコンフィギ
ュレーション情報を切り換えて使用することにより、少
ない論理ゲートを見かけ上増やすことができるが、上記
のＤＰＧＡに関する文献には、各コンフィギュレーショ
ン情報の切り換え手法に関する記述はない。

【００１１】また、プログラマブル論理デバイスでは、
電源立ち上げ時にコンフィギュレーション情報が未設定
の場合には、本来接続されるべきではない配線が接続さ
れてしまうことがある。このとき、この配線が別々のド
ライバによって異なる論理状態に駆動されると、配線上
の電圧が不安定（配線信号のコンフリクト）になり、大
きな電流消費を生じる可能性がある。この対策として、
毎回電源を立ち上げ、コンフィギュレーション情報を書
き込む前に、論理プロックの出力ドライバをディスエー
ブルする手法がとられている（P. Chow et al., IEEE T
ransaction onVery Large Scale Integration Systems,
vol. 7, No. 3, pp. 321-330, September 1999）。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
プログラマブル論理デバイスでは以下のような問題があ
った。

【００１３】まず、従来のプログラマブル論理デバイス
では、単位面積あたりの論理ゲートの数が小さく、か
つ、コンフィギュレーション情報が、電源が遮断された
ときに消失してしまう。このため、プログラマブル論理
デバイスを使うには、プログラマブル論理デバイスおよ
び不揮発性メモリの少なくとも２つのチップが必要であ
り、デバイス点数の増加によるコスト増加や、ボード面
積の増大という問題を生じていた。

【００１４】また、コンフィギュレーションメモリに強
誘電体メモリを使用した特許第３１２１８６２号に提示
のプログラマブル論理デバイスにおいては、電源立ち上
がり時の強誘電体メモリのデータリコールおよび電源遮
断時のデータストアを正常に行えない場合があり、せっ
かくの不揮発メモリに蓄積されたコンフィギュレーショ
ン情報を破壊してしまう可能性があった。

【００１５】さらに、コンフィギュレーション情報がロ
ードされる以前は、コンフィギュレーションメモリ内の
データが不定値であるため、配線信号のコンフリクトな
どが発生して回路動作が不安定になることがある。

【００１６】また、通常は、コンフィギュレーションメ
モリにコンフィギュレーション情報を書き込んでから動
作を開始するが、そのコンフィギュレーション情報の書
き込みに時間がかかっており、コンフィギュレーション
情報の書き込み時間の短縮が望まれている。

【００１７】さらに、従来のプログラマブル論理デバイ
スでは、セキュリティの点に関して何ら対策がとられて
いないため、コンフィギュレーション情報の盗難や書き
換えが可能であることから、認証されない者が不正使用
できないようにすることが望まれている。

【００１８】本発明はこのような点に鑑みてなされたも
のであり、単位面積あたりの論理ゲートの数が小さく、
かつ、コンフィギュレーション情報が、電源が遮断され
たときに消失してしまわないこと、強誘電体メモリを使
用したプログラマブル論理デバイスにおいて、電源の立
ち上がり時、あるいは、遮断時におけるコンフィギュレ
ーションメモリのデータが破壊しないこと、コンフィギ
ュレーション情報がロードされる以前に、回路動作が不
安定にならないこと、コンフィギュレーション情報の書
き込みに時間がかからないこと、およびプログラマブル
論理デバイスにおける、コンフィギュレーション情報の
盗難や書き換え、認証されないものの不正使用を防止で
きるようにしたプログラマブル論理デバイスを提供する
ことを目的とする。

【００１９】

【課題を解決するための手段】図１は上記目的を達成す
る本発明の原理図である。本発明によるプログラマブル
論理デバイスは、各種論理機能を実現できる論理ブロッ
ク１と、結線状態を変更できるプログラマブル配線２
と、入出力状態を変更できるプログラマブルＩ／Ｏブロ
ック３と、これら論理ブロック１、プログラマブル配線
２およびプログラマブルＩ／Ｏブロック３の動作を規定
するコンフィギュレーション情報を蓄積する強誘電体メ
モリ４，５，６と、強誘電体メモリ４，５，６に蓄積さ
れた複数のコンフィギュレーション情報の１つを論理ブ
ロック１、プログラマブル配線２およびプログラマブル
Ｉ／Ｏブロック３にそれぞれ設定する情報選択手段７，
８，９とを備えている。

【００２０】コンフィギュレーション情報を蓄積するコ
ンフィギュレーションメモリとして不揮発性を持つ各強
誘電体メモリ４，５，６を使用したことにより、外部に
別チップの不揮発性メモリを有する必要がなく、デバイ
ス点数の増加によるコスト増加や、ボード面積の増大と
いう問題を解消することができる。

【００２１】また、各強誘電体メモリ４，５，６は、複
数のコンフィギュレーション情報を有し、これら複数の
コンフィギュレーション情報を、論理ブロック１で発生
した制御信号、あるいは、プログラマブル論理デバイス
の外部から供給された制御信号を受ける情報選択手段
７，８，９が選択して論理ブロック１、プログラマブル
配線２およびプログラマブルＩ／Ｏブロック３の構成を
規定する。これにより、１つの論理ブロック１、プログ
ラマブル配線２およびプログラマブルＩ／Ｏブロック３
で、複数種の論理動作が実現可能になり、単位面積あた
りの論理ゲートの数が小さくても、論理ゲートの数を実
質的に大きくすることが可能になる。

【００２２】本発明のプログラマブル論理デバイスで
は、電源の立ち上げ、および、遮断時に強誘電体メモリ
４，５，６に蓄積されたコンフィギュレーション情報の
破壊が生じない回路にしている。つまり、プログラマブ
ル論理デバイスに、電源電圧の検出回路を持ち、電源が
立ち上がる際には、まず初めに電源電圧が強誘電体メモ
リ４，５，６への制御信号の印加や、データリコール動
作の実行に必要な電圧以上になったことを検知した後、
電源電圧が所定の電圧以上になった場合は、強誘電体メ
モリ４，５，６が誤再生されない制御電圧と電源の印加
を行い、これらシーケンスの実行後にプログラマブル論
理デバイスの論理動作を開始する。

【００２３】また、電源が遮断される際には、まず初め
に電源電圧が所定の値以下になったことの検知を行い、
強誘電体メモリ４，５，６の電源が遮断された後も、そ
れに書き込まれた情報が、短期、あるいは、長期的に破
壊されることがないような制御信号の印加による書き込
みを実行する。

【００２４】また、本発明のプログラマブル論理デバイ
スでは、論理状態を既定するコンフィギュレーション情
報を書き込み済みか、否かの情報を、強誘電体メモリに
蓄積するようにしている。これにより、コンフィギュレ
ーションが未実施の場合に、配線信号のコンフリクトな
どの動作の不安定性を取り除くことができる。

【００２５】さらに、本発明のプログラマブル論理デバ
イスでは、複数のコンフィギュレーション情報をコンフ
ィギュレーションメモリに書き込まなければならない
が、複数のデータストリームによって同時に書き込みす
ることを可能とする。また、特定の論理動作を実行中
に、バックグラウンドでコンフィギュレーション情報を
変更可能とする。これにより、コンフィギュレーション
情報の書き込み時間を短縮することができる。

【００２６】また、本発明のプログラマブル論理デバイ
スでは、不揮発性を持つ強誘電体メモリに各デバイスに
固有の情報を蓄積することができるようにしている。こ
れにより、コンフィギュレーション情報の書き込みまた
は読み出しを実行する際に、プログラマブル論理デバイ
ス内に蓄積された固有の情報との認証を行い、認証結果
が正しい場合にのみ、書き込みまたは読み出しが可能と
なり、コンフィギュレーション情報の盗難や書き換えを
防止することができる。また、論理動作を実行する際、
プログラマブル論理デバイス内に蓄積された固有の情報
との認証を行い、認証結果が正しい場合にのみ、論理動
作を実行可能とすることで、不正使用を防止することが
できる。

【００２７】

【発明の実施の形態】まず、本発明の概略について図面
を参照して説明する。図１は本発明によるプログラマブ
ル論理デバイスの原理的な構成を示す図である。

【００２８】本発明によるプログラマブル論理デバイス
は、各種論理機能を実現できる論理ブロック１と、結線
状態を変更できるプログラマブル配線２と、入出力状態
を変更できるプログラマブルＩ／Ｏブロック３と、これ
ら論理ブロック１、プログラマブル配線２およびプログ
ラマブルＩ／Ｏブロック３の動作を規定するコンフィギ
ュレーション情報を蓄積する強誘電体メモリ４，５，６
と、強誘電体メモリ４，５，６に蓄積された複数のコン
フィギュレーション情報の１つを論理ブロック１、プロ
グラマブル配線２およびプログラマブルＩ／Ｏブロック
３にそれぞれ設定する情報選択手段７，８，９とを備
え、それぞれ複数個組み合わされて１つのＤＰＧＡある
いはＦＰＧＡ用ＬＳＩを構成している。

【００２９】強誘電体メモリ４，５，６は、コンフィギ
ュレーション情報を蓄積する不揮発性のコンフィギュレ
ーションメモリとして利用している。コンフィギュレー
ション情報をＬＳＩ内部の不揮発メモリに蓄積する構成
にしたことにより、従来、ＦＰＧＡに必要であった外付
けのＰＲＯＭ、ＥＥＰＲＯＭを除去することが可能にな
り、安価なボードシステムを実現することができる。

【００３０】また、各強誘電体メモリ４，５，６は、複
数のコンフィギュレーション情報を有し、これら複数の
コンフィギュレーション情報を、論理ブロック１で発生
した制御信号、あるいは、プログラマブル論理デバイス
の外部から供給された制御信号を受ける情報選択手段
７，８，９が選択して論理ブロック１、プログラマブル
配線２およびプログラマブルＩ／Ｏブロック３の構成を
規定する構成にした。複数のコンフィギュレーション情
報を１つのＬＳＩ上に実装したことにより、１つの論理
ブロック１、プログラマブル配線２およびプログラマブ
ルＩ／Ｏブロック３で、複数種の論理動作が実現可能に
なり、単位面積あたりの論理ゲートの数が小さくても、
論理ゲートの数を実質的に大きくすることができ、より
効率的な論理ゲートが実現可能になる。

【００３１】また、プログラマブル論理デバイスの論理
ブロック１は、組み合わせ論理回路ブロック（ルックア
ップテーブル）、フリップフロップおよびマルチプレク
サで構成し、このフリップフロップにはイネーブル端子
を持たせ、このイネーブル端子に供給するイネーブル信
号とマルチプレクサの出力選択信号とを同時に制御する
ことによって、論理ブロック１をより有効に活用でき
る。

【００３２】さらに、強誘電体メモリ４，５，６をリー
ドオンリーメモリとすることで、小さな面積で論理ブロ
ックに必要とされるデータの提供が可能となる。このリ
ードオンリーメモリのアドレス空間を、異なるコンテキ
ストでも読み出せるような回路を付加することによっ
て、さらに自由度の高い構成にすることができる。

【００３３】本発明のプログラマブル論理デバイスで
は、電源の立ち上げ、および、遮断時に強誘電体メモリ
４，５，６に蓄積されたコンフィギュレーション情報の
破壊が生じない回路構成にしている。つまり、プログラ
マブル論理デバイスに、電源電圧の検出回路を持ち、電
源が立ち上がる際には、まず初めに電源電圧が強誘電体
メモリ４，５，６への制御信号の印加や、データリコー
ル動作の実行に必要な電圧以上になったことを検知した
後、電源電圧が所定の電圧以上になった場合は、強誘電
体メモリ４，５，６が誤再生されない制御電圧と電源の
印加を行い、これらシーケンスの実行後にプログラマブ
ル論理デバイスの論理動作を開始する。

【００３４】また、電源が遮断される際には、まず初め
に電源電圧が所定の値以下になったことの検知を行い、
強誘電体メモリ４，５，６の電源が遮断された後も、そ
れに書き込まれた情報が、短期、あるいは、長期的に破
壊されることがないような制御信号の印加による書き込
みを実行してから電源を遮断する。

【００３５】このように、強誘電体メモリ４，５，６の
電源が立ち上がる時、あるいは、電源が遮断される時
に、強誘電体メモリ４，５，６に印加される制御電圧を
適切に制御することによって、コンフィギュレーション
情報の破壊をなくし、安定したＬＳＩ動作を可能とす
る。

【００３６】また、本発明のプログラマブル論理デバイ
スでは、論理状態を既定するコンフィギュレーション情
報を書き込み済みか、否かの情報を、強誘電体メモリに
蓄積するようにしている。これにより、コンフィギュレ
ーション情報の書き込み前における配線のコンフリク
ト、あるいは、周辺論理回路の動作不安定性をなくすこ
とができる。

【００３７】さらに、本発明のプログラマブル論理デバ
イスでは、複数のコンフィギュレーション情報を強誘電
体メモリ４，５，６に書き込まなければならないが、こ
の複数のコンフィギュレーション情報を、複数のデータ
ストリームによって同時に書き込みできるように構成し
ている。また、特定の論理動作を実行中に、バックグラ
ウンドでコンフィギュレーション情報を変更できるよう
に構成している。これにより、コンフィギュレーション
情報の書き込みが高速化され、かつ、論理実行中の書き
込みを可能とすることによって、電源投入後の迅速な論
理動作の立ち上げを可能にし、かつ、ＬＳＩ中の実効的
な論理ゲート数を増加させることができる。

【００３８】最後に、本発明のプログラマブル論理デバ
イスでは、不揮発性を持つ強誘電体メモリに固有の情報
を蓄積できる構成にしている。これにより、コンフィギ
ュレーション情報の書き込みまたは読み出しを実行する
際に、プログラマブル論理デバイス内に蓄積された固有
の情報との認証を行い、認証結果が正しい場合にのみ、
書き込みまたは読み出しが可能となるため、コンフィギ
ュレーション情報の盗難や書き換えを防止することがで
きる。また、論理動作を実行する際に、プログラマブル
論理デバイス内に蓄積された固有の情報との認証を行
い、認証結果が正しい場合にのみ、論理動作を実行可能
とすることで、認証されない者の不正使用を防止するこ
とができる。

【００３９】次に、本発明の実施の形態を、プログラマ
ブル論理デバイスのＬＳＩに適用した場合を例に詳細に
説明する。図２は強誘電体メモリを使用したプログラマ
ブル論理デバイスの全体回路を例示した模式図である。

【００４０】図示のプログラマブル論理デバイス１０
は、その中央部にマトリックス状に配置されてそれぞれ
所望の組み合わせ論理回路を構成することができる複数
の論理ブロックアレイ１１を備えている。これら論理ブ
ロックアレイ１１の周囲には、所望の結線を自由に行う
ことができる複数のプログラマブル配線（ＰＩＣ）１２
が配置されている。ＬＳＩチップの外周には、ＬＳＩの
外部端子に対応して設けられたパッドに対して信号入力
とするか信号出力とするかを設定できる複数のプログラ
マブルＩ／Ｏブロック１３が配置され、その内側には、
コンフィギュレーションメモリで構成されたリードオン
リーメモリ１４が配置されている。このコンフィギュレ
ーションメモリが強誘電体メモリで構成されている。

【００４１】次に、各構成要素の詳細について説明す
る。図３は論理ブロックアレイをより詳細に示した模式
図例である。論理ブロックアレイ１１は、複数の、図示
の例では、１６個の論理ブロック２１と、メモリ制御回
路２２とで構成される。それぞれの論理ブロック２１
は、図３の左側に示されるように、強誘電体メモリセル
で作られた複数の、図示の例では、８つのコンフィギュ
レーションメモリ２３₀〜２３₇と、このコンフィギュレ
ーションメモリ２３₀〜２３₇にコンフィギュレーション
情報を書き込むロード回路２４と、論理的なブロックを
構成する４入力ルックアップテーブル２５およびフリッ
プフロップおよび出力マルチプレクサ２６とで構成され
る。

【００４２】ロード回路２４は、たとえば１７ビットの
シフトレジスタから構成され、外部から供給されたコン
フィギュレーション情報を１ビットずつシフトし、シフ
トが終了したら蓄積されたコンフィギュレーション情報
をコンフィギュレーションメモリ２３₀に書き込む。こ
のロード回路２４による書き込みは、８番目のコンフィ
ギュレーションメモリ２３₇に書き込むまで順次繰り返
して行われる。

【００４３】８つのコンフィギュレーションメモリ２３
₀〜２３₇を備えていることにより、例えば最初に使用さ
れるコンフィギュレーション情報を最初のコンフィギュ
レーションメモリ２３₀に書き込むようにすれば、書き
込み終了時点でそのコンフィギュレーション情報によっ
て規定された論理動作を直ちに実行することができ、そ
の動作中に残りのコンフィギュレーション情報をバック
グラウンドで書き込むようにすることができるので、書
き込み時間および起動時間を短縮できる利点がある。

【００４４】図４は４入力ルックアップテーブルの構成
例を示す図である。４入力ルックアップテーブル２５
は、原理的には図３に示すように、合計で８種類の論理
動作に対応可能なコンフィギュレーションメモリ２３₀
〜２３₇から供給される１６ビットのメモリ２７と、１
６対１のマルチプレクサ２８とで構成される。１６ビッ
トのメモリ２７は、ＳＲＡＭ型セルまたは強誘電体メモ
リセルで構成することができる。マルチプレクサ２８
は、１６ビットのメモリ２７の出力のうちの１つを選択
する機能を有し、論理ブロック入力となる４つの入力
Ａ，Ｂ，Ｃ，Ｄを有している。

【００４５】ここで、１６ビットのメモリ２７の内容を
変更することにより、ＡＮＤゲート、ＮＡＮＤゲート、
反転入力付きＡＮＤゲート、ＯＲゲート、ＮＯＲゲー
ト、排他的論理和ゲート、ＡＮＤ−ＯＲゲートなどの組
み合わせ論理回路が構成できる。例えば、コンフィギュ
レーションメモリ２３₀において、入力がすべて１の際
に出力が１で、それ以外の入力が０となるような内容が
供給されていれば、４入力ルックアップテーブル２５
を、４入力ＡＮＤとしての動作を実行するように設定で
きる。また、コンフィギュレーションメモリ２３₁に切
り換えられることによって４入力ＯＲを実行するように
設定したり、さらには、コンフィギュレーションメモリ
２３₂に切り換えられることにより２つの入力に対して
Ａ＋Ｂという機能を実行するように設定したりできる。
一般に、コンフィギュレーションメモリの大きさは、プ
ログラマブル論理デバイス１０の中で最も大きな領域を
占める配線領域と比較して非常に小さいため、コンフィ
ギュレーションメモリを増加することによる面積の増加
分は、実質的な論理ゲートの増加分に比べて遥かに小さ
いために、この手法の採用が有利となる。

【００４６】図５はロード回路およびコンフィギュレー
ションメモリのより詳細な構成例を示す図である。ロー
ド回路２４およびコンフィギュレーションメモリ２３₀
〜２３₇は、コンフィギュレーション情報を転送するた
めのシフトレジスタ３０と、このシフトレジスタ３０か
らのデータを強誘電体メモリに書き込むための書き込み
回路３１と、強誘電体メモリセルアレイ３２と、この強
誘電体メモリセルアレイ３２に書き込まれたデータを４
入力ルックアップテーブル２５に出力する出力バッファ
３３と、メモリの内容をシフトレジスタに読み出すこと
ができる読み出しパス３４で構成される。なお、出力バ
ッファ３３には、必要に応じてメモリ読み出し用のセン
スアンプを備えていてもよい。

【００４７】ここでは、論理ブロック２１のためのロー
ド回路２４およびコンフィギュレーションメモリ２３₀
〜２３₇の構成を示したが、他のプログラマブル配線１
２およびプログラマブルＩ／Ｏブロック１３におけるロ
ード回路およびコンフィギュレーションメモリについて
も同じ構成をしている。プログラマブル配線１２のコン
フィギュレーションメモリでは、配線の結線の制御、プ
ログラマブルＩ／Ｏブロック１３では、Ｉ／Ｏポートの
入出力制御に使用される。

【００４８】強誘電体メモリセルへの書き込みや、これ
らで構成されるコンフィギュレーションメモリを制御す
るため、強誘電体メモリセルアレイ３２にはワード線Ｗ
Ｌとプレート線ＰＬが、書き込み回路３１には書き込み
線ＷＥが、図３で示した論理ブロックアレイ１１の中の
メモリ制御回路２２に接続されている。なお、ワード線
ＷＬは、コンフィギュレーション情報の数（８個）と同
じ数だけ用意されている。

【００４９】図６は強誘電体メモリセルの第１の構成例
を示す回路図である。この強誘電体メモリセルの第１の
構成例によれば、トランジスタＭ１，Ｍ２およびトラン
ジスタＭ３，Ｍ４は、それぞれインバータを構成し、そ
れぞれが、クロスカップルに結合されることによって、
メモリセルを構成する。トランジスタＭ１，Ｍ３のソー
スは、電源電圧ＰＷＲの線に接続され、トランジスタＭ
２，Ｍ４のソースは、グランド電圧ＶＳＳの線に接続さ
れている。これらインバータの出力には、それぞれトラ
ンジスタＭ５，Ｍ６が接続されている。これらのトラン
ジスタＭ５，Ｍ６は、また、ビット線ＢＬ，ＸＢＬに接
続されていて、蓄積された情報を外部に取り出したり、
書き込みデータを取り入れたりするためのアクセストラ
ンジスタを構成している。トランジスタＭ５，Ｍ６のゲ
ートは、ワード線ＷＬ［ｘ］（ｘ：０〜７）に接続され
ている。なお、１ビットの非反転情報のみを取り出した
い場合には、トランジスタＭ６は省略することができ
る。強誘電体キャパシタＦＣ１，ＦＣ２は、その一方の
端子がメモリセルのストレージノードＳ１，Ｓ２にそれ
ぞれ接続され、他方の端子はプレート線ＰＬに接続され
ている。このプレート線ＰＬは、メモリセルへの書き込
み制御を行い、同時に、データ保持状態でメモリセルの
高い電圧が加わって、強誘電体の特性が劣化することを
防ぐための制御を行うために使用される。なお、強誘電
体キャパシタとしては、ＰＺＴ（チタン酸ジルコン酸
鉛）を主な組成とする強誘電体材料や、ＳＢＴ（タンタ
ル酸ビスマスストロンチウム）などのビスマス層状ペロ
ブスカイト構造を持つ強誘電体材料が利用できる。

【００５０】図７は強誘電体メモリセルの第２の構成例
を示す回路図である。この図７において、図６と同じ構
成要素については同じ符号を付してある。この強誘電体
メモリセルの第２の構成例は、図６の構成例と類似して
いるが、強誘電体キャパシタＦＣ３，ＦＣ４が追加さ
れ、ストレージノードＳ１，Ｓ２と対抗する電極として
第２のプレート線ＰＬ２を設置している。この強誘電体
キャパシタＦＣ３，ＦＣ４が追加された強誘電体メモリ
セルは、図６の強誘電体メモリセルと比較して、電源を
遮断した後の電源立ち上がり時に、強誘電体メモリセル
に記憶していたデータを正しく読み出すことができるか
を表すデータリコール特性が優れている。

【００５１】図８は強誘電体メモリの各動作における制
御信号の状態を示す図である。上記第１および第２の構
成の強誘電体メモリセルの書き込み・読み出しの動作
は、通常のＳＲＡＭと同様であり、異なるのは、プレー
ト線ＰＬ（図７ではプレート線ＰＬ１，ＰＬ２）の設定
である。

【００５２】まず、書き込み時には、書き込み線ＷＥお
よびワード線ＷＬにＨｉｇｈの制御信号を印加し、プレ
ート線ＰＬ（ＰＬ１，ＰＬ２）にＨｉｇｈ→Ｌｏｗとい
うパルス電圧を印加する。ここで、プレート線ＰＬ（Ｐ
Ｌ１，ＰＬ２）にＨｉｇｈ→Ｌｏｗというパルス電圧を
印加するシーケンスを加えた点が通常のＳＲＡＭの動作
と異なる。これによって、強誘電体キャパシタに所定の
書き込み電圧を印加し、書き込みを行う。

【００５３】なお、コンフィギュレーション情報の切り
換えは、異なる書き込み線ＷＬ（図３の例では８本の書
き込み線ＷＬが存在する）を選択して、読み出しを行う
ことによって実行される。読み出し動作時は、通常のＳ
ＲＡＭと同様であり、書き込み線ＷＥにＬｏｗの制御信
号を印加し、ワード線ＷＬにＨｉｇｈの制御信号を印加
し、プレート線ＰＬ（ＰＬ１，ＰＬ２）は、インプリン
トと呼ばれる強誘電体メモリの特性変動を防止するため
に電源電圧Ｖｄｄの半分に設定される。これによって強
誘電体メモリの読み出しを行う。

【００５４】そして、データ保持状態の論理動作のとき
は、書き込み線ＷＥおよびワード線ＷＬにＬｏｗの制御
信号を印加し、プレート線ＰＬ（ＰＬ１，ＰＬ２）に
は、電源電圧Ｖｄｄの半分の電圧が印加される。

【００５５】次に、プログラマブル論理デバイスを構成
するプログラマブル配線１２の構成について説明する。
図９はプログラマブル配線の構成を示す図である。

【００５６】プログラマブル配線１２は、強誘電体メモ
リセルを使用したコンフィギュレーションメモリ４０
と、パストランジスタ４１とから構成され、コンフィギ
ュレーションメモリ４０の出力をパストランジスタ４１
のゲートに接続している。

【００５７】コンフィギュレーションメモリ４０は、図
５に示した論理ブロック用のコンフィギュレーションメ
モリと同じ構成にすることができる。パストランジスタ
４１は、配線のカラム線とロー線との交点に配置され
て、ドレインおよびソースの一方をカラム線に、他方を
ロー線に接続される。

【００５８】パストランジスタ４１は、コンフィギュレ
ーションメモリ４０から出力されたデータのＨｉｇｈ・
Ｌｏｗの各レベルによってオン・オフが制御され、ドレ
インおよびソース間が導通または遮断することにより配
線の接続を制御する。なお、コンフィギュレーションメ
モリの容量を削減するためには、A. DeHon “Dynamical
ly Programmable Gate Arrays: A Step Toward Increas
ed Computational Density" （Fourth Canadian Worksh
op of Field-Programmable Devices, 1996）が使用した
マルチプレクサ型のクロスバーを使用することもでき
る。

【００５９】次に、プログラマブル論理デバイス１０を
構成するプログラマブルＩ／Ｏブロック１３の構成につ
いて説明する。図１０はプログラマブルＩ／Ｏブロック
の構成を示す図である。

【００６０】プログラマブルＩ／Ｏブロック１３は、デ
ータの入出力に使われるパッド４２に入力が接続された
バッファ４３と、このバッファ４３の出力に接続されて
パッド４２に入力されたデータをプログラマブル論理デ
バイス１０に取り込むフリップフロップ４４と、プログ
ラマブル論理デバイス１０からデータを取り出すフリッ
プフロップ４５と、このフリップフロップ４５の出力に
接続されてパッド４２に出力するデータを制御するトラ
イステートバッファ４６と、強誘電体メモリセルを使用
したコンフィギュレーションメモリ４７と、このコンフ
ィギュレーションメモリ４７の内容に応じてトライステ
ートバッファ４６に出力イネーブルの反転信号を供給す
るフリップフロップ４８とを備えている。コンフィギュ
レーションメモリ４７は、図５に示した論理ブロック用
のコンフィギュレーションメモリと同じ構成にすること
ができる。

【００６１】以上の構成において、フリップフロップ４
８がクロックに同期してコンフィギュレーションメモリ
４７の内容をトライステートバッファ４６の出力イネー
ブルの反転入力に供給する。このとき、出力イネーブル
の反転信号が、たとえばＨｉｇｈのときは、トライステ
ートバッファ４６の出力はハイインピーダンスになるの
で、パッド４２はデータ入力用に設定される。したがっ
て、パッド４２に供給されたデータは、バッファ４３を
介してフリップフロップ４４に供給されるので、フリッ
プフロップ４４は、クロックに同期してパッド４２に入
力されたデータをプログラマブル論理デバイス１０に取
り込むよう作用する。逆に、出力イネーブルの反転信号
が、Ｌｏｗのときには、トライステートバッファ４６の
入力と出力の論理状態が等しくなるので、フリップフロ
ップ４５は、プログラマブル論理デバイス１０の出力デ
ータをクロックに同期してパッド４２に供給するように
作用する。このように、プログラマブルＩ／Ｏブロック
１３は、コンフィギュレーションメモリ４７の出力によ
って、Ｉ／Ｏポートの入出力を既定することができる。

【００６２】次に、プログラマブル論理デバイス１０が
複数個のコンフィギュレーション情報を有しているが、
そのコンフィギュレーション情報をどのように切り換え
るかについて説明する。

【００６３】図１１はコンフィギュレーション情報の切
り換え動作を説明する図である。プログラマブル論理デ
バイス１０は、コンフィギュレーションＩＤ（IDentifi
er）・コマンド分配回路５０を備えている。このコンフ
ィギュレーションＩＤ・コマンド分配回路５０は、プロ
グラマブル論理デバイス１０の外部からコンフィギュレ
ーション情報を切り換えるコマンドＣＩＤＥＸＴまたは
プログラマブル論理デバイス１０の内部の論理ブロック
２１からコンフィギュレーション情報を切り換えるコマ
ンドＣＩＤＩＮＴを受けて、強誘電体メモリベースのコ
ンフィギュレーションメモリが存在している論理ブロッ
ク２１、プログラマブル配線１２およびプログラマブル
Ｉ／Ｏブロック１３のそれぞれに供給するように構成さ
れている。

【００６４】コンフィギュレーション情報の切り換え
は、プログラマブル論理デバイス１０の外部からコマン
ドＣＩＤＥＸＴによって与えることもできるし、コマン
ドＣＩＤＩＮＴによって内部から与えることもできる。
内部のコマンドＣＩＤＩＮＴは、論理ブロック２１内に
構成されたシーケンサによって生成される（途中プログ
ラマブル配線１２を通過する可能性もあるが、コマンド
ＣＩＤＩＮＴは論理ブロック２１で作られる）。

【００６５】論理ブロック２１、プログラマブル配線１
２およびプログラマブルＩ／Ｏブロック１３のコンフィ
ギュレーションメモリは、８個（種類）存在しているの
で、各コンフィギュレーションを特定するため３ビット
のコンフィギュレーションＩＤ（ＣＩＤ［０：２］）が
定義される。コマンドＣＩＤＥＸＴまたはコマンドＣＩ
ＤＩＮＴは、コンフィギュレーション情報の切り換え先
を表すＣＩＤ［０：２］の値とコンフィギュレーション
情報切り換えコマンドとを含んでいる。

【００６６】コンフィギュレーションＩＤ・コマンド分
配回路５０は、コマンドＣＩＤＥＸＴまたはコマンドＣ
ＩＤＩＮＴを受けると、ＣＩＤ［０：２］の値とコンフ
ィギュレーション情報切り換えコマンドとを、論理ブロ
ック２１、プログラマブル配線１２およびプログラマブ
ルＩ／Ｏブロック１３の各コンフィギュレーションメモ
リに送り、これによって、８個のコンフィギュレーショ
ンメモリの１つが選択され、論理ブロック２１、プログ
ラマブル配線１２またはプログラマブルＩ／Ｏブロック
１３は、選択されたコンフィギュレーションメモリに蓄
積されたコンフィギュレーション情報に従って論理機能
が切り換えられることになる。

【００６７】次に、論理ブロック２１の具体的な構成例
について説明する。図１２は従来の論理ブロックの構成
を示す回路図、図１３は本発明のプログラマブル論理デ
バイスに用いられる論理ブロックの構成を示す回路図で
ある。

【００６８】従来の論理ブロックをモデル化した図１２
の構成によれば、１つのコンフィギュレーション情報を
蓄積するコンフィギュレーションメモリ５１と、組み合
わせ論理ブロックをなすルックアップテーブル５２と、
フリップフロップ５３と、ルックアップテーブル５２ま
たはフリップフロップ５３の出力の切り換えを行うため
の２：１のマルチプレクサ５４とで構成される。この構
成は、ＦＰＧＡで採用されていた一般的な構成である。

【００６９】これに対し、本発明のプログラマブル論理
デバイスに用いられる論理ブロック２１は、複数のコン
フィギュレーション情報を蓄積するコンフィギュレーシ
ョンメモリ５５と、ルックアップテーブル５６と、イネ
ーブル端子ＥＮを有するフリップフロップ５７と、ルッ
クアップテーブル５６またはフリップフロップ５７の出
力の切り換えを行うための２：１のマルチプレクサ５８
とで構成され、コンフィギュレーションメモリ５５から
マルチプレクサ５８の切り換えを行う制御信号をフリッ
プフロップ５７のイネーブル端子ＥＮに供給するととも
に、フリップフロップ５７の出力を外部に供給できるよ
うに構成している。フリップフロップ５７は、イネーブ
ル端子ＥＮを設けたことにより、コンフィギュレーショ
ンを切り換える前の情報を蓄積しておくことができるた
め、フリップフロップ機能の他にメモリ機能を持たせる
ことができる。

【００７０】マルチプレクサ５８がフリップフロップ５
７の出力を選択する場合には、マルチプレクサ５８の選
択制御端子およびフリップフロップ５７のイネーブル端
子ＥＮにＨｉｇｈレベルの制御信号を供給する。このと
き、フリップフロップ５７は、イネーブル状態となり、
クロック入力によって読み込まれた情報をラッチしてマ
ルチプレクサ５８に出力し、マルチプレクサ５８がこれ
を選択して出力するので、従来の論理ブロックと同じ動
作をする。

【００７１】また、マルチプレクサ５８がルックアップ
テーブル５６の出力を選択する場合には、コンフィギュ
レーションメモリ５５からマルチプレクサ５８の選択制
御端子およびフリップフロップ５７のイネーブル端子Ｅ
ＮにＬｏｗレベルの制御信号が供給される。これによ
り、フリップフロップ５７はディセーブル状態になる。
こうすることによって、ルックアップテーブル５６の実
行時を従来と同様に行えるだけでなく、その前のコンフ
ィギュレーションでの実行結果を蓄積したフリップフロ
ップ５７の情報を当該のコンフィギュレーションで利用
できることになる。特に、フリップフロップ５７の出力
を入力側にフィードバック可能（ルックアップテーブル
５６の論理ブロック入力のいずれかに結線可能）な回路
構成にしておけば、前のコンフィギュレーションの結果
を蓄積しておくメモリを新たに設けることなく、前のコ
ンフィギュレーションの結果を入力として、組み合わせ
論理回路で処理した計算結果出力を得ることができるよ
うになる。

【００７２】次に、強誘電体メモリの電源の立ち上がり
時と遮断時におけるコンフィギュレーション情報を破壊
から保護する方法について説明する。従来技術でも述べ
たが、図６に示したような強誘電体メモリセルに、ただ
そのままの電源を供給しても、蓄積された情報の正常な
回復（データリコール）は困難である。電源が立ち上が
る際には、図６のラッチ回路のＮＭＯＳトランジスタＭ
２、Ｍ４のターンオンが先に始まった側に従ってストレ
ージノードＳ１、Ｓ２の電圧が決まるが、このとき、強
誘電体キャパシタＦＣ１、ＦＣ２の両端にかかる電圧は
せいぜい０．５Ｖであり、強誘電体キャパシタＦＣ１、
ＦＣ２の相対的な容量比はほとんどなく、データリコー
ル時の誤読み出し（これはデータ破壊と等価である）が
生じる可能性がある。また、電源の遮断前には、図６の
プレート線ＰＬや図７のプレート線ＰＬ１、ＰＬ２は、
Ｖｄｄ／２に設定されており、強誘電体メモリの長期的
な信頼性を確保するためには、一度、強誘電体キャパシ
タＦＣ１、ＦＣ２にフル電源電圧を印加する（データス
トア）ことが望ましい。ここでは、データリコールとデ
ータストアとをプログラマブル論理デバイスの内部で自
動的に実行する手法について説明する。

【００７３】図１４は強誘電体メモリの電源制御回路の
一例を示す図、図１５は強誘電体メモリベースのコンフ
ィギュレーションメモリにおける電源制御を説明する図
である。

【００７４】電源制御回路は、外部電源端子に接続され
た平滑コンデンサ６０に並列に電源電圧検出・供給回路
６１を備えている。この電源電圧検出・供給回路６１
は、入力された電源電圧Ｖｄｄを電源電圧ＰＷＲとして
メモリ制御回路６２に供給するとともに電源電圧の立ち
上がりおよび遮断を検出した電源電圧検出信号ＰＤＥＴ
をメモリ制御回路６２に出力するよう構成さている。ま
た、メモリ制御回路６２は、強誘電体メモリベースのコ
ンフィギュレーションメモリ６３に電源制御信号ＥＮＸ
およびグランド制御信号ＥＮと、強誘電体メモリセル制
御信号とを出力するよう構成されている。なお、図３に
示した論理ブロック２１の場合には、ここのメモリ制御
回路６２は、メモリ制御回路２２に対応し、コンフィギ
ュレーションメモリ６３は、コンフィギュレーションメ
モリ２３₀〜２３₇に対応する。

【００７５】また、コンフィギュレーションメモリ６３
は、図１５に示すように、図６および図７に示したタイ
プの強誘電体メモリセルをコンフィギュレーションメモ
リとしてアレイ配置されており、このコンフィギュレー
ションメモリ６３の電源電圧ＰＷＲの制御（供給）用に
トランジスタＰＴ１が設けられ、グランド電圧ＶＳＳの
制御（供給）用にトランジスタＮＴ１が設けている。

【００７６】電源の立ち上げ時には、メモリ制御回路６
２は、あらかじめトランジスタＰＴ１，ＮＴ１をＯＦＦ
状態とし、電源電圧検出・供給回路６１が充分な電圧を
検出した後に、図６のタイプの強誘電体メモリセルにお
いては、プレート線ＰＬをＬｏｗからＨｉｇｈに、図７
のタイプの強誘電体メモリセルでは、プレート線ＰＬ２
はグランド電位ＧＮＤに固定したまま、プレート線ＰＬ
１をＬｏｗからＨｉｇｈにドライブする。この結果、各
強誘電体メモリセルのストレージノードＳ１，Ｓ２に
は、電源遮断前に蓄積された電圧を反映した電圧が誘起
される。図６のタイプの強誘電体メモリセルの場合は、
ストレージノードＳ１にはもともと０Ｖ、ストレージノ
ードＳ２には３．３Ｖが蓄積されていると仮定すると、
プレート線ＰＬをＬｏｗからＨｉｇｈにドライブする
と、ストレージノードＳ１には３．００Ｖ、ストレージ
ノードＳ２には３．２２Ｖの電圧が誘起される。図７の
タイプの強誘電体メモリセルの場合は、ストレージノー
ドＳ１にはもともと０Ｖ、ストレージノードＳ２には
３．３Ｖが蓄積されていると仮定すると、プレート線Ｐ
Ｌ１をＬｏｗからＨｉｇｈにドライブすると、ストレー
ジノードＳ１には０．６５Ｖ、ストレージノードＳ２に
は２．５９Ｖの電圧が誘起される。この後、メモリ制御
回路６２が電源制御信号ＥＮＸおよびグランド制御信号
ＥＮによってトランジスタＰＴ１，ＮＴ１をオンして電
源電圧ＰＷＲを供給すると、コンフィギュレーションメ
モリ６３の各強誘電体メモリセルは、ラッチ動作を行っ
て、もともと蓄積されていたデータを回復させる。この
後、チップのリセットを解除してプログラマブル論理デ
バイス１０の論理動作を実行すれば、もともと蓄積され
ていたコンフィギュレーション情報を利用した論理動作
の実行が可能となる。

【００７７】電源の遮断時には、電源電圧検出・供給回
路６１が電源電圧の低下を検知した後、もともとはＶｄ
ｄ／２に設定されていたプレート線ＰＬ（ＰＬ１、ＰＬ
２）をＨｉｇｈからＬｏｗと変化させ、すべての強誘電
体メモリセルに書き込みを行った後に、トランジスタＰ
Ｔ１，ＮＴ１をオフする。この際、ワード線ＷＬは、す
べてＬｏｗにして選択を行わないか、１本のみ選択す
る。

【００７８】図１６は電源電圧検出・供給回路の電源電
圧検出部の一構成例を示す回路図である。電源電圧検出
部は、電源電圧の立ち上がりを検出する立ち上がり検出
回路６４と、電源電圧の立ち下がりを検出する立ち下が
り検出回路６５と、２つのＮＡＮＤゲート６６，６７か
らなるＲＳフリップフロップ回路とからなり、電源電圧
Ｖｄｄよりも十分に低い電圧で、例えば１Ｖ以上で動作
する。

【００７９】立ち上がり検出回路６４は、直列接続され
た２つの抵抗６４ａ，６４ｂと、比較器６４ｃとから構
成され、比較器６４ｃが図１４に示した平滑コンデンサ
６０にかかっている電源電圧Ｖｄｄを抵抗６４ａ，６４
ｂで分圧した電圧と基準電圧Ｖｒｅｆとを比較して電源
電圧Ｖｄｄが３．０Ｖ以上になったらＬｏｗを出力す
る。立ち下がり検出回路６５は、直列接続された２つの
抵抗６５ａ，６５ｂと、比較器６５ｃとから構成され、
比較器６５ｃが電源電圧Ｖｄｄを抵抗６５ａ，６５ｂで
分圧した電圧と基準電圧Ｖｒｅｆとを比較して電源電圧
Ｖｄｄが２．７Ｖ以下になったらＨｉｇｈを出力する。
ここで、基準電圧Ｖｒｅｆは、例えばバンドギャップリ
ファレンス回路を採用し、１．１Ｖの安定した（電源の
変動、温度の変動に対して特性変動の極めて少ない）電
圧を得ている。

【００８０】この電源電圧検出部は、３．０Ｖを検出し
たら電源電圧検出信号ＰＤＥＴとしてＨｉｇｈを出力
し、一旦、電圧が上がった以降は、２．７Ｖ以下になる
まで電源電圧検出信号ＰＤＥＴとしてＨｉｇｈを保持す
るというヒステリシス特性を備えており、負荷の増大に
ともなう電源の瞬間的な低下に対して、余裕を持たせた
回路にしてある。

【００８１】次に、コンフィギュレーション情報の未書
き込み時の問題とその対策について説明する。図１７は
強誘電体メモリセルベースのコンフィギュレーションメ
モリを使用したプログラマブル配線の模式図、図１８は
本発明におけるプログラマブル配線の構成例を示す図で
ある。

【００８２】プログラマブル論理デバイスのプログラマ
ブル配線は、図１７に示したように、複数の配線トラッ
ク７０，７１を有し、これらの配線トラック７０，７１
にはパストランジスタ７２，７４およびパストランジス
タ７３，７５が接続され、各パストランジスタ７２〜７
５にはコンフィギュレーションメモリの第１ないし第４
の出力が接続され、さらに出力バッファ７６〜７９を介
してルックアップテーブルからの第１ないし第４の出力
が接続されている。

【００８３】強誘電体メモリセルのデータの書き込みを
行う前は、コンフィギュレーションメモリの第１ないし
第４の出力は不定の状態になっている。このため、ある
場合には、例えばコンフィギュレーションメモリの第１
および第３の出力が同じ配線トラック７０に繋がってい
るパストランジスタ７２，７４を同時にオンさせる可能
性がある。また、ルックアップテーブルの第１ないし第
４の出力も、同様に既定されていないため、第１の出力
がＨｉｇｈで、第３の出力がＬｏｗとなる可能性があ
る。この結果、配線トラック７０には、Ｈｉｇｈの出力
とＬｏｗの出力とが競合することになる。この結果、こ
の配線トラック７０の電位は中間電位に保たれ、大きな
電流が流れることになる。

【００８４】これを防止するために、従来型のＳＲＡＭ
セルベースのプログラム論理デバイスでは、デバイスの
電源が供給された後、コンフィギュレーション情報の書
き込みが終わるまで、ルックアップテーブルからの出力
をディセーブルする構成をとっている。しかし、強誘電
体メモリを使用したプログラマブル論理デバイスでは、
コンフィギュレーション情報の書き込みは（理想的に
は）一度行えば良いので、毎回電源の立ち上げ毎に、ル
ックアップテーブルからの出力をディセーブルする必要
はない。

【００８５】そこで、本発明では、図１８に示す構成に
より、プログラマブル配線のコンフリクトを防止するよ
うにしている。この構成では、各パストランジスタ７２
〜７５のゲートにＡＮＤゲート８０〜８３を設け、ＡＮ
Ｄゲート８０〜８３の第１の入力にコンフィギュレーシ
ョンメモリの第１ないし第４の出力が接続され、ＡＮＤ
ゲート８０〜８３の第２の入力には、コンフィギュレー
ションメモリの第５の出力が接続されている。このコン
フィギュレーションメモリの第５の出力に関連する強誘
電体メモリセルには、コンフィギュレーション情報を書
き込み済みか否かを表す情報が蓄積されている。

【００８６】電源の立ち上げの時には、コンフィギュレ
ーションメモリの第５の出力に関連する強誘電体メモリ
セルに蓄積された情報を基にコンフィギュレーションメ
モリの第１ないし第４の出力をパストランジスタ７２〜
７５に供給するか否かを制御している。すなわち、コン
フィギュレーションメモリの第５の出力に関連する強誘
電体メモリセルに蓄積された情報が書き込み前の情報で
あれば、すべてのＡＮＤゲート８０〜８３を閉じてコン
フィギュレーションメモリの第１ないし第４の出力を強
制的にディスエーブルし、書き込み済みの情報であれ
ば、イネーブルすることによって、配線トラック７０，
７１がバスコンフリクトを生じないようにしている。

【００８７】ここでは、コンフィギュレーション情報の
未書き込み時の問題をプログラマブル配線の場合につい
て説明したが、このようなコンフィギュレーション未実
施の対策は、例えば、図１１に示したコンフィギュレー
ション情報の切り換えを行う回路でも必要である。なぜ
なら、コンフィギュレーション情報が未書き込みの状態
では、チップ内部からコンフィギュレーション変更のコ
マンドが出力され続ける可能性があるからである。この
場合も、コンフィギュレーションが未実施であれば、コ
ンフィギュレーションＩＤ・コマンド分配回路５０は、
内部信号からの入力を無視する回路構成としている。

【００８８】なお、コンフィギュレーション情報を書き
込んだかどうかの情報は、すべてのコンフィギュレーシ
ョン情報（ＩＤ）に対して必要である。また、コンフィ
ギュレーション情報が未書き込みであることは、プログ
ラマブル論理デバイスの製造者によって書き込まれて、
ユーザに出荷される。製造者において、コンフィギュレ
ーション情報が未書き込みの際に生じる上記のバスコン
フリクトや、論理回路の不正動作を防ぐために、テスト
ピンを用意して、外部からコンフィギュレーション未実
施を指定することが可能である。

【００８９】次に、コンフィギュレーションメモリをベ
ースとしたリードオンリーメモリ１４について説明す
る。一般的な論理回路において、リードオンリーメモリ
は定数の蓄積などに使用され、単位面積あたりの論理ゲ
ートの数を向上することが可能である。

【００９０】図１９はコンフィギュレーションメモリを
ベースとしたリードオンリーメモリの構成例を示す図で
ある。コンフィギュレーションメモリ９０は、その出力
側にマルチプレクサ９１が接続され、このマルチプレク
サ９１はアドレス線およびデータ線を介して論理ブロッ
ク９２に接続されている。また、コンフィギュレーショ
ンメモリ９０には、リードオンリーメモリ制御回路９３
が接続されている。このリードオンリーメモリ制御回路
９３は、コンフィギュレーションＩＤ・コマンド分配回
路からコンフィギュレーションを特定するための３ビッ
トのコンフィギュレーションＩＤ（ＣＩＤ［０：２］）
と、論理ブロック９２からのＲＯＭモード選択信号とを
受けるよう構成されている。

【００９１】コンフィギュレーションメモリ９０は、例
えば３２ビットを単位とした構成をとっている。したが
って、コンフィギュレーションＩＤによるコンフィギュ
レーションに従った論理動作を実行しているときには、
マルチプレクサ９１は、論理ブロック９２から送られた
アドレスにより３２ビットのデータから必要なデータを
選択して論理ブロック９２に送る。この場合、選択でき
るのは、コンフィギュレーションＩＤにより特定された
コンフィギュレーションメモリ９０の１個の出力である
３２ビットからのみである。このとき、論理ブロック９
２からのＲＯＭモード選択信号は、例えばＬｏｗになっ
ている。

【００９２】ＲＯＭモード選択信号がＨｉｇｈのとき
は、論理ブロック９２から一緒に３ビットのアドレス信
号が送られる。この３ビットのアドレス信号は、８つの
コンフィギュレーションのいずれか１つを選択するため
のものである。この場合、リードオンリーメモリ制御回
路９３は、３ビットのアドレス信号によりコンフィギュ
レーションメモリ９０から１つのコンフィギュレーショ
ンを選択する。選択されたコンフィギュレーションの３
２ビットのデータは、マルチプレクサ９１に送られ、論
理ブロック９２から送られたアドレスにより３２ビット
のデータから必要なデータを選択して論理ブロック９２
に送る。

【００９３】このようにして、ＲＯＭモード選択信号が
Ｌｏｗのときには、実行中の論理動作を規定しているコ
ンフィギュレーション情報に含まれたデータを読み出す
ことができ、ＲＯＭモード選択信号がＨｉｇｈとなるＲ
ＯＭモードのときには、論理ブロック９２から送られる
３ビットのアドレス信号で選択されたコンフィギュレー
ションのデータを読み出すことができる。

【００９４】次に、コンフィギュレーション情報の書き
込みおよび読み出しについて説明する。図２０はコンフ
ィギュレーション情報のデータ転送を説明する図、図２
１はチップ外部から供給されるコンフィギュレーション
情報のデータストリームの例を示す図、図２２はコンフ
ィギュレーション情報のデータ書き込みを説明する図で
ある。

【００９５】プログラマブル論理デバイスは、複数の論
理ブロック、プログラマブル配線、プログラマブルＩ／
Ｏブロックを含むが、これらに共通に含まれるコンフィ
ギュレーションメモリに対するコンフィギュレーション
情報の書き込みおよび読み出しは、複数の論理ブロッ
ク、プログラマブル配線、プログラマブルＩ／Ｏブロッ
クを複数のグループに分けて行われる。図示の例では、
第１のグループは、第１の論理ブロック１００、第１の
プログラマブル配線１０１、第２の論理ブロック１０２
および第１のプログラマブルＩ／Ｏブロック１０３で構
成し、これに１つのコンフィギュレーション回路１０４
が設けられている。また、第２のグループでは、第３の
論理ブロック１０５、第２のプログラマブル配線１０
６、第４の論理ブロック１０７および第２のプログラマ
ブルＩ／Ｏブロック１０８で構成し、これに１つのコン
フィギュレーション回路１０９が設けられている。第１
のグループの第１の論理ブロック１００、第１のプログ
ラマブル配線１０１、第２の論理ブロック１０２および
第１のプログラマブルＩ／Ｏブロック１０３のコンフィ
ギュレーションメモリには、それぞれコンフィギュレー
ション情報を転送するための、図５のシフトレジスタ３
０に対応するシフトレジスタ１００ａ，１０１ａ，１０
２ａ，１０３ａが含まれ、第２のグループの第３の論理
ブロック１０５、第２のプログラマブル配線１０６、第
４の論理ブロック１０７および第２のプログラマブルＩ
／Ｏブロック１０８のコンフィギュレーションメモリに
は、それぞれコンフィギュレーション情報を転送するた
めのシフトレジスタ１０５ａ，１０６ａ，１０７ａ，１
０８ａが含まれている。コンフィギュレーション回路１
０４およびシフトレジスタ１００ａ，１０１ａ，１０２
ａ，１０３ａは縦列接続され、第１のプログラマブルＩ
／Ｏブロック１０３のコンフィギュレーションメモリか
らは読み出しパスによってコンフィギュレーション回路
１０４に接続されている。コンフィギュレーション回路
１０９およびシフトレジスタ１０５ａ，１０６ａ，１０
７ａ，１０８ａは縦列接続され、第２のプログラマブル
Ｉ／Ｏブロック１０８のコンフィギュレーションメモリ
からは読み出しパスによってコンフィギュレーション回
路１０９に接続されている。

【００９６】このように、このコンフィギュレーション
情報の書き込みおよび読み出しのために、コンフィギュ
レーションメモリを複数のグループに分けてこれらを同
時に実行できる構成にしている。この構成にすることに
よって、コンフィギュレーション情報の書き込みおよび
読み出しを高速にしている。

【００９７】コンフィギュレーション回路１０４，１０
９は、コンフィギュレーション情報書き込みまたは読み
出しのコマンドが入力されると、そのコマンドを解釈し
てコンフィギュレーション情報の書き込みまたは読み出
しを行う。

【００９８】コンフィギュレーション情報は、ＬＳＩ外
部からピンを通じて、コンフィギュレーション回路１０
４，１０９にそれぞれ送られる。コンフィギュレーショ
ン回路１０４は、第１の論理ブロック１００のシフトレ
ジスタ１００ａ、第１のプログラマブル配線１０１シフ
トレジスタ１０１ａ、第２の論理ブロック１０２シフト
レジスタ１０２ａおよび第１のプログラマブルＩ／Ｏブ
ロック１０３のシフトレジスタ１０３ａへコンフィギュ
レーション情報を順次送る。各シフトレジスタ１００
ａ，１０１ａ，１０２ａ，１０３ａでは、転送されたデ
ータから必要なコンフィギュレーション情報を書き込み
回路によって強誘電体メモリセルアレイに書き込むこと
になる。また、コンフィギュレーション回路１０９も同
様にして、ＬＳＩ外部から入力されたコンフィギュレー
ション情報をシフトレジスタ１０５ａ，１０６ａ，１０
７ａ，１０８ａへ順次送る。このようにして、ＬＳＩ全
体のコンフィギュレーションメモリにコンフィギュレー
ション情報を供給する。

【００９９】ＬＳＩ外部から供給されるコンフィギュレ
ーション情報のデータストリームは、図２１に示したよ
うに、同期信号と、コマンド、書き込みデータおよびＣ
ＲＣ（Cyclic Redundancy Check：エラーチェック符
号）で構成され、コンフィギュレーション回路１０４，
１０９に供給されて、必要なコンフィギュレーション情
報のみが、シフトレジスタ列に送られる。ＣＲＣはエラ
ーチェックのために使用され、エラーが発生した場合に
は、ＬＳＩの外部システムに再度データの送信を要求す
ることになる。

【０１００】シフトレジスタ１００ａ，１０１ａ，１０
２ａ，１０３ａ，１０５ａ，１０６ａ，１０７ａ，１０
８ａに送られたコンフィギュレーション情報は、直ちに
コンフィギュレーションメモリに書き込まれるわけでは
ない。１つの理由は、コンフィギュレーション情報の送
信時にエラーが混入した場合に備えるためである。もう
１点は、ＬＳＩが論理実行中に、コンフィギュレーショ
ン情報を書き換えることができれば、８個のＬＳＩに蓄
積された８個のコンフィギュレーション情報以上の論理
動作を実行できることになる。そこで、図２２に示した
ように、論理実行中に、コンフィギュレーションＩＤ・
コマンド分配回路１１０は、ＬＳＩ外部から入力された
コマンド（コンフィギュレーション切り替えおよびコン
フィギュレーション情報書き込みコマンド）とコンフィ
ギュレーションＩＤ（ＣＩＤ）とに従って、コンフィギ
ュレーションメモリ１１１のシフトレジスタ１１２に蓄
積されたコンフィギュレーション情報を、書き込み回路
１１３を使って強誘電体メモリセルアレイ１１４の所定
位置に書き込む。書き込みを行う際、データは、図６お
よび図７に示した強誘電体メモリセルのビット線ＢＬ，
ＸＢＬに供給されるが、コンフィギュレーションメモリ
１１１の出力バッファ１１５は、ビット線ＢＬ，ＸＢＬ
から切り離されているため、書き込み時のデータが、実
行中の論理動作に影響を与えることはない。なお、内部
の論理ブロックから発生したコンフィギュレーション情
報の変更コマンドと、外部からのコンフィギュレーショ
ン情報書き込みコマンドとが同じタイミングで発生した
場合は、前者を優先する。このような回路構成にするこ
とによって、プログラマブル論理回路の動作中に、コン
フィギュレーション情報をバックグラウンドで書き換え
ることによって、ＬＳＩの単位面積あたりの論理ゲート
数を飛躍的に向上できる。

【０１０１】最後に、プログラマブル論理デバイスのセ
キュリティについて説明する。従来の揮発性のメモリを
使用したＦＰＧＡでは、コンフィギュレーション情報は
誰にでも読み出したり、書き込みしたりすることができ
た。なぜなら、各ＬＳＩに固有の情報を蓄積することが
できないためである。このため、開発したコンフィギュ
レーション情報を他社に読み出されたり、悪意のある他
者によって書き換えられたりする可能性があった。本発
明においては、強誘電体メモリベースの不揮発性のメモ
リを使用することにより、各ＬＳＩに固有の情報を蓄積
することができ、これによって、コンフィギュレーショ
ン情報を他社に読み出されたり、悪意のある他者によっ
て書き換えられたりする可能性をなくし、同時に、認証
されていない者による不正使用を防ぐことができる。

【０１０２】図２３はセキュリティ回路の一例を示す
図、図２４はセキュリティを考慮したコンフィギュレー
ション情報のデータストリームの例を示す図である。セ
キュリティ回路は、コンフィギュレーション情報の書き
込みおよび読み出しを行う回路に設けられ、ここでは、
例として図２０の左側に示した回路に適用した場合を示
している。セキュリティ回路は、不揮発メモリ１２１
と、動作認証回路１２２と、リセット回路１２３とを有
している。不揮発メモリ１２１は、ＬＳＩまたはユーザ
に固有なセキュリティＩＤを蓄積する。この不揮発メモ
リ１２１は、図３に示したコンフィギュレーションメモ
リを使用することも可能である。複数のコンフィギュレ
ーション情報を持ったプログラマブル論理デバイスにお
いては、各コンフィギュレーションＩＤ毎に、独自のセ
キュリティＩＤを設けることができる。各コンフィギュ
レーションＩＤ毎のセキュリティＩＤを蓄積するには、
コンフィギュレーションメモリを使用することが適して
いる。動作認証回路１２２は、不揮発メモリ１２１に蓄
積しておいたセキュリティＩＤと動作要求コマンドに含
まれたセキュリティＩＤとの照合を行う。リセット回路
１２３は、プログラマブル論理デバイスが論理動作の実
行を開始する前にチップのリセット信号を出力する。

【０１０３】まず、コンフィギュレーション情報の書き
込みおよび読み出しでは、図２４に例示したようなデー
タストリームを使用する。このデータストリームには、
セキュリティＩＤが含まれている。コンフィギュレーシ
ョン回路１０４は、データストリームが入力されると、
そのデータストリームに含まれるセキュリティＩＤと不
揮発メモリ１２１に蓄積されているセキュリティＩＤと
を照合し、一致しない場合には、書き込みまたは読み出
しコマンドを受け付けないようにする。これにより、悪
意のある第三者によってコンフィギュレーション情報が
読み出されたり書き換えられたりすることが防止され
る。

【０１０４】また、動作認証回路１２２は、ＬＳＩ外部
から動作要求コマンドを受け付けるようにして、受け付
けた動作要求コマンドに含まれるセキュリティＩＤが不
揮発メモリ１２１に蓄積されているセキュリティＩＤと
一致した場合にのみ、リセット回路１２３に解除要求を
送り、リセット回路１２３はリセット信号を出し、回路
のリセット状態を解除する。複数のコンフィギュレーシ
ョン情報を持ったプログラマブル論理デバイスにおいて
は、各コンフィギュレーションＩＤ毎に、独自のセキュ
リティＩＤを設け、管理することができる。各コンフィ
ギュレーションＩＤを蓄積するためには、コンフィギュ
レーションメモリを使用し、許容されたコンフィギュレ
ーションＩＤのみ、動作実行を可能とする。これによっ
て、プログラマブル論理デバイスの不正使用を防ぐこと
ができる。

【０１０５】（付記１） 外部からコンフィギュレーシ
ョンを設定して所望の論理動作を可能にするプログラマ
ブル論理デバイスにおいて、任意の論理動作を可能にす
る１つの回路に対して複数個のコンフィギュレーション
情報を蓄積して複数個の論理状態を既定するようにした
複数個のコンフィギュレーションメモリと、前記複数個
のコンフィギュレーション情報を選択して複数種の論理
動作を実行可能にする情報選択手段と、を備え、前記コ
ンフィギュレーションメモリを不揮発性の強誘電体メモ
リセルで構成したことを特徴とするプログラマブル論理
デバイス。

【０１０６】（付記２） 前記情報選択手段は、ＬＳＩ
の動作中に、前記ＬＳＩの内部で発生された制御信号に
よって、前記コンフィギュレーション情報を変更可能に
したことを特徴とする付記１記載のプログラマブル論理
デバイス。

【０１０７】（付記３） 前記情報選択手段は、ＬＳＩ
の動作中に、前記ＬＳＩの外部から供給された制御信号
によって、前記コンフィギュレーション情報を変更可能
にしたことを特徴とする付記１記載のプログラマブル論
理デバイス。

【０１０８】（付記４） 組み合わせ論理回路ブロック
と、前記組み合わせ論理回路ブロックの出力状態を蓄積
するフリップフロップと、前記組み合わせ論理回路ブロ
ックの出力および前記フリップフロップの出力を入力し
前記コンフィギュレーション情報によって前記組み合わ
せ論理回路ブロックの出力または前記フリップフロップ
の出力を選択して出力するマルチプレクサとを有する論
理ブロックを備え、前記フリップフロップは、前記コン
フィギュレーション情報によって前記マルチプレクサの
出力として前記フリップフロップの出力が選択された場
合にイネーブル状態にし、前記コンフィギュレーション
情報によって前記マルチプレクサの出力として前記組み
合わせ論理回路ブロックの出力が選択された場合にディ
セーブル状態にするイネーブル端子を有していることを
特徴とするプログラマブル論理デバイス。

【０１０９】（付記５） 電源が立ち上がる際に電源電
圧が第１の所定の電圧以上になったことを検出する第１
の電源電圧検出手段と、前記第１の電源電圧検出手段に
よる前記第１の所定の電圧の検出に応答して前記強誘電
体メモリセルのプレート線に高レベルの電圧を印加して
前記強誘電体メモリセルが誤再生されないようにしてか
ら前記強誘電体メモリセルに電源電圧を印加するよう制
御する第１の電源制御手段とを備えていることを特徴と
する付記１記載のプログラマブル論理デバイス。

【０１１０】（付記６） 電源が遮断される際に電源電
圧が第２の所定の電圧以下になったことを検出する第２
の電源電圧検出手段と、前記第２の電源電圧検出手段に
よる前記第２の所定の電圧の検出に応答して前記強誘電
体メモリセルのプレート線に初めに高レベルの電圧を印
加し、続いて低レベルの電圧を印加するか、あるいは逆
に低レベルの電圧を印加した後高レベルの電圧を印加し
前記強誘電体メモリセルがデータストアを実行した後に
前記強誘電体メモリセルへの電源電圧を遮断するよう制
御する第２の電源制御手段とを備えていることを特徴と
する付記１記載のプログラマブル論理デバイス。

【０１１１】（付記７） 前記強誘電体メモリセルは、
論理状態を既定する前記コンフィギュレーション情報を
書き込み済みか否かの情報を蓄積していることを特徴と
する付記１記載のプログラマブル論理デバイス。

【０１１２】（付記８） 複数個のコンフィギュレーシ
ョン情報を持つ前記コンフィギュレーションメモリは、
その出力を前記論理ブロックで活用できるリードオンリ
ーメモリとして機能させるようにしたことを特徴とする
付記４記載のプログラマブル論理デバイス。

【０１１３】（付記９） 前記論理ブロックからの制御
信号に従って動作中のコンフィギュレーションとは異な
る任意のコンフィギュレーション情報を前記リードオン
リーメモリとして機能している前記コンフィギュレーシ
ョンメモリから自由に読み出しできるよう制御するリー
ドオンリーメモリ制御手段を備えていることを特徴とす
る付記８記載のプログラマブル論理デバイス。

【０１１４】（付記１０） 前記コンフィギュレーショ
ンメモリを複数のグループにグループ化し、複数のグル
ープで複数のデータストリームからの前記コンフィギュ
レーション情報の同時書き込みと、複数のデータストリ
ームの同時読み出しとを行うようにしたことを特徴とす
る付記１記載のプログラマブル論理デバイス。

【０１１５】（付記１１） 特定の論理動作を実行中
に、コンフィギュレーション情報を時間的に切り換え変
更して複数種の論理動作を実行できるようにしたことを
特徴とする付記１記載のプログラマブル論理デバイス。

【０１１６】（付記１２） 不揮発性の前記コンフィギ
ュレーションメモリに固有の情報を蓄積した固有情報蓄
積手段と、前記コンフィギュレーション情報の書き込み
または読み出しの要求時に前記固有の情報との認証を行
い、認証結果が正しい場合にのみ、書き込みまたは読み
出しを許可する認証手段とを備えていることを特徴とす
るプログラマブル論理デバイス。

【０１１７】（付記１３） 不揮発性の前記コンフィギ
ュレーションメモリに各コンフィギュレーションに対し
て固有の情報を蓄積した固有情報蓄積手段と、複数種の
論理動作の時間的な切り換えに伴う前記コンフィギュレ
ーション情報の書き込みまたは読み出しの要求時に前記
固有の情報との認証を行い、認証結果が正しい場合にの
み、書き込みまたは読み出しを許可する認証手段とを備
えていることを特徴とするプログラマブル論理デバイ
ス。

【０１１８】（付記１４） 不揮発性の前記コンフィギ
ュレーションメモリに固有の情報を蓄積した固有情報蓄
積手段と、論理動作の要求時に前記固有の情報との認証
を行い、認証結果が正しい場合にのみ、論理動作の実行
を許可する認証手段とを備えていることを特徴とするプ
ログラマブル論理デバイス。

【０１１９】（付記１５） 不揮発性の前記コンフィギ
ュレーションメモリに各コンフィギュレーションに対し
て固有の情報を蓄積した固有情報蓄積手段と、複数種の
論理動作の時間的な切り換えに伴う論理動作の要求時に
前記固有の情報との認証を行い、認証結果が正しい場合
にのみ、論理動作の実行を許可する認証手段とを備えて
いることを特徴とするプログラマブル論理デバイス。

【０１２０】

【発明の効果】以上説明したように本発明では、コンフ
ィギュレーション情報を蓄積するコンフィギュレーショ
ンメモリとして不揮発性の強誘電体メモリを備え、か
つ、強誘電体メモリには複数個のコンフィギュレーショ
ン情報を蓄積しておいて、これらの１つを選択して使用
するように構成した。このため、コンフィギュレーショ
ン情報がＬＳＩ内部に蓄積しておくことができるため、
従来ＦＰＧＡに必要であった外付けのＰＲＯＭ、ＥＥＰ
ＲＯＭが不要になり、かつ、複数個のコンフィギュレー
ション情報やＲＯＭを一つのＬＳＩ上に実装すること等
により効率的な論理ゲートの実現を可能にし、安価なボ
ードシステムを実現することができる。

【０１２１】また、強誘電体メモリを使用したプログラ
マブル論理デバイスにおいて、強誘電体メモリ用の電源
制御回路を備え、電源の立ち上がり時または遮断時にお
けるコンフィギュレーションメモリのデータ破壊をなく
し、安定したＬＳＩ動作を可能にしている。

【０１２２】強誘電体メモリを使用したプログラマブル
論理デバイスにおいて、強誘電体メモリにコンフィギュ
レーション情報を書き込み済みか否かの情報を蓄積する
ように構成したことにより、コンフィギュレーション情
報書き込み前における配線のコンフリクト、周辺論理回
路の不安定性をなくすことができる。

【０１２３】プログラマブル論理デバイスにおいて、複
数のコンフィギュレーション情報を、複数のデータスト
リームによって同時に書き込みできるように構成したこ
とで、コンフィギュレーション情報の書き込みが高速化
され、かつ、論理実行中の書き込みを可能とすることに
よって、電源入力後の迅速な論理動作の立ち上げを可能
にし、かつ、ＬＳＩ中の実効的な論理ゲート数を増加さ
せることができる。

【０１２４】さらに、不揮発性を持つ強誘電体メモリに
固有の情報を蓄積できる構成にしたことで、プログラマ
ブル論理デバイスのコンフィギュレーション情報の盗難
や書き換え、認証されない者の不正使用を防止すること
ができる。

【図面の簡単な説明】

【図１】本発明によるプログラマブル論理デバイスの原
理的な構成を示す図である。

【図２】強誘電体メモリを使用したプログラマブル論理
デバイスの全体回路を例示した模式図である。

【図３】論理ブロックアレイをより詳細に示した模式図
例である。

【図４】４入力ルックアップテーブルの構成例を示す図
である。

【図５】ロード回路およびコンフィギュレーションメモ
リのより詳細な構成例を示す図である。

【図６】強誘電体メモリセルの第１の構成例を示す回路
図である。

【図７】強誘電体メモリセルの第２の構成例を示す回路
図である。

【図８】強誘電体メモリの各動作における制御信号の状
態を示す図である。

【図９】プログラマブル配線の構成を示す図である。

【図１０】プログラマブルＩ／Ｏブロックの構成を示す
図である。

【図１１】コンフィギュレーション情報の切り換え動作
を説明する図である。

【図１２】従来の論理ブロックの構成を示す回路図であ
る。

【図１３】本発明のプログラマブル論理デバイスに用い
られる論理ブロックの構成を示す回路図である。

【図１４】強誘電体メモリの電源制御回路の一例を示す
図である。

【図１５】強誘電体メモリベースのコンフィギュレーシ
ョンメモリにおける電源制御を説明する図である。

【図１６】電源電圧検出・供給回路の電源電圧検出部の
一構成例を示す回路図である。

【図１７】強誘電体メモリセルベースのコンフィギュレ
ーションメモリを使用したプログラマブル配線の模式図
である。

【図１８】本発明におけるプログラマブル配線の構成例
を示す図である。

【図１９】コンフィギュレーションメモリをベースとし
たリードオンリーメモリの構成例を示す図である。

【図２０】コンフィギュレーション情報のデータ転送を
説明する図である。

【図２１】チップ外部から供給されるコンフィギュレー
ション情報のデータストリームの例を示す図である。

【図２２】コンフィギュレーション情報のデータ書き込
みを説明する図である。

【図２３】セキュリティ回路の一例を示す図である。

【図２４】セキュリティを考慮したコンフィギュレーシ
ョン情報のデータストリームの例を示す図である。

【符号の説明】

１ 論理ブロック ２ プログラマブル配線 ３ プログラマブルＩ／Ｏブロック ４，５，６ 強誘電体メモリ ７，８，９ 情報選択手段 １０ プログラマブル論理デバイス １１ 論理ブロックアレイ １２ プログラマブル配線 １３ プログラマブルＩ／Ｏブブロック １４ リードオンリーメモリ ２１ 論理ブロック ２２ メモリ制御回路 ２３₀〜２３₇ コンフィギュレーションメモリ ２４ ロード回路 ２５ 入力ルックアップテーブル ２６ フリップフロップおよび出力マルチプレクサ ２７ メモリ ２８ マルチプレクサ ３０ シフトレジスタ ３１ 書き込み回路 ３２ 強誘電体メモリセルアレイ ３３ 出力バッファ ３４ 読み出しパス ４０ コンフィギュレーションメモリ ４１ パストランジスタ ５０ コンフィギュレーションＩＤ・コマンド分配回路 ５１ コンフィギュレーションメモリ ５２ ルックアップテーブル ５３ フリップフロップ ５４ マルチプレクサ ５５ コンフィギュレーションメモリ ５６ ルックアップテーブル ５７ フリップフロップ ５８ マルチプレクサ ６０ 平滑コンデンサ ６１ 電源電圧検出・供給回路 ６２ メモリ制御回路 ６３ コンフィギュレーションメモリ ６４ 立ち上がり検出回路 ６５ 立ち下がり検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二野宮 鼓 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 横関 亘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 向田 健二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F038 AC05 AC15 AV08 AV17 BB04 CD05 CD06 CD07 CD16 DF05 DF10 DF11 DF16 DT04 DT12 EZ20 5F064 AA08 BB03 BB04 BB05 BB06 BB13 BB15 BB18 BB19 BB23 BB26 BB28 BB33 BB35 DD32 DD36 EE54 FF36 FF52 5J042 BA09 CA00 CA07 CA15 CA20 CA27 DA03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 外部からコンフィギュレーションを設定
   して所望の論理動作を可能にするプログラマブル論理デ
   バイスにおいて、 任意の論理動作を可能にする１つの回路に対して複数個
   のコンフィギュレーション情報を蓄積して複数個の論理
   状態を既定するようにした複数個のコンフィギュレーシ
   ョンメモリと、 前記複数個のコンフィギュレーション情報を選択して複
   数種の論理動作を実行可能にする情報選択手段と、 を備え、前記コンフィギュレーションメモリを不揮発性
   の強誘電体メモリセルで構成したことを特徴とするプロ
   グラマブル論理デバイス。
2. 【請求項２】 前記情報選択手段は、ＬＳＩの動作中
   に、前記ＬＳＩの内部で発生された制御信号によって、
   前記コンフィギュレーション情報を変更可能にしたこと
   を特徴とする請求項１記載のプログラマブル論理デバイ
   ス。
3. 【請求項３】 前記情報選択手段は、ＬＳＩの動作中
   に、前記ＬＳＩの外部から供給された制御信号によっ
   て、前記コンフィギュレーション情報を変更可能にした
   ことを特徴とする請求項１記載のプログラマブル論理デ
   バイス。
4. 【請求項４】 組み合わせ論理回路ブロックと、前記組
   み合わせ論理回路ブロックの出力状態を蓄積するフリッ
   プフロップと、前記組み合わせ論理回路ブロックの出力
   および前記フリップフロップの出力を入力し前記コンフ
   ィギュレーション情報によって前記組み合わせ論理回路
   ブロックの出力または前記フリップフロップの出力を選
   択して出力するマルチプレクサとを有する論理ブロック
   を備え、 前記フリップフロップは、前記コンフィギュレーション
   情報によって前記マルチプレクサの出力として前記フリ
   ップフロップの出力が選択された場合にイネーブル状態
   にし、前記コンフィギュレーション情報によって前記マ
   ルチプレクサの出力として前記組み合わせ論理回路ブロ
   ックの出力が選択された場合にディセーブル状態にする
   イネーブル端子を有していることを特徴とするプログラ
   マブル論理デバイス。
5. 【請求項５】 電源が立ち上がる際に電源電圧が第１の
   所定の電圧以上になったことを検出する第１の電源電圧
   検出手段と、前記第１の電源電圧検出手段による前記第
   １の所定の電圧の検出に応答して前記強誘電体メモリセ
   ルのプレート線に高レベルの電圧を印加して前記強誘電
   体メモリセルが誤再生されないようにしてから前記強誘
   電体メモリセルに電源電圧を印加するよう制御する第１
   の電源制御手段とを備えていることを特徴とする請求項
   １記載のプログラマブル論理デバイス。
6. 【請求項６】 電源が遮断される際に電源電圧が第２の
   所定の電圧以下になったことを検出する第２の電源電圧
   検出手段と、前記第２の電源電圧検出手段による前記第
   ２の所定の電圧の検出に応答して前記強誘電体メモリセ
   ルのプレート線に初めに高レベルの電圧を印加し、続い
   て低レベルの電圧を印加するか、あるいは逆に低レベル
   の電圧を印加した後高レベルの電圧を印加し前記強誘電
   体メモリセルがデータストアを実行した後に前記強誘電
   体メモリセルへの電源電圧を遮断するよう制御する第２
   の電源制御手段とを備えていることを特徴とする請求項
   １記載のプログラマブル論理デバイス。
7. 【請求項７】 前記強誘電体メモリセルは、論理状態を
   既定する前記コンフィギュレーション情報を書き込み済
   みか否かの情報を蓄積していることを特徴とする請求項
   １記載のプログラマブル論理デバイス。
8. 【請求項８】 前記コンフィギュレーションメモリを複
   数のグループにグループ化し、複数のグループで複数の
   データストリームからの前記コンフィギュレーション情
   報の同時書き込みと、複数のデータストリームの同時読
   み出しとを行うようにしたことを特徴とする請求項１記
   載のプログラマブル論理デバイス。
9. 【請求項９】 不揮発性の前記コンフィギュレーション
   メモリに固有の情報を蓄積した固有情報蓄積手段と、前
   記コンフィギュレーション情報の書き込みまたは読み出
   しの要求時に前記固有の情報との認証を行い、認証結果
   が正しい場合にのみ、書き込みまたは読み出しを許可す
   る認証手段とを備えていることを特徴とするプログラマ
   ブル論理デバイス。
10. 【請求項１０】 不揮発性の前記コンフィギュレーショ
    ンメモリに固有の情報を蓄積した固有情報蓄積手段と、
    論理動作の要求時に前記固有の情報との認証を行い、認
    証結果が正しい場合にのみ、論理動作の実行を許可する
    認証手段とを備えていることを特徴とするプログラマブ
    ル論理デバイス。