JP2013145907A - 固体撮像素子 - Google Patents

Abstract

【課題】
従来、固体撮像素子を微細化した場合、画素の回路でリーク電流が大きくなり、画像のＳＮ比が劣化するという問題があった。
【解決手段】
本発明に係る固体撮像素子は、第１の素子分離手段による素子分離領域を有する第１の半導体基板と、第２の素子分離手段による素子分離領域を有する第２の半導体基板とを有し、前記第１の半導体基板の主面と前記第２の半導体基板の主面とは対向して位置され、前記第１の半導体基板の主面および前記第２の半導体基板の主面には、各々を電気的に接続する接続部が設けられたことを特徴とする。
【選択図】 図５

Description

本発明は、複数の半導体基板で構成される固体撮像素子に関する。

近年、ＣＣＤ型固体撮像素子やＣＭＯＳ型固体撮像素子（増幅型固体撮像素子とも呼ばれる）を用いたビデオカメラや電子スチルカメラなどが広く一般に普及している。これらの固体撮像素子は、光電変換部を有する複数の単位画素が２次元マトリクス状に配置され、光電変換部では受光量に応じた電荷が蓄積される。特に、ＣＭＯＳ型固体撮像素子では、各単位画素において、光電変換部で蓄積された電荷は転送トランジスタでフローティング容量部（ＦＤ：浮遊拡散領域）に転送され、フローティング容量部で信号電荷を電圧に変換する。フローティング容量部で電圧に変換された電気信号は、増幅トランジスタで増幅され、選択トランジスタを介して各列毎に設けられた垂直信号線に出力される。

また、ＣＭＯＳ型固体撮像素子は、複数の単位画素が配置された有効画素領域の周辺に配置された信号処理回路をＣＭＯＳで形成し、各単位画素をフォトダイオードおよびＮＭＯＳで形成している。尚、フォトダイオードは既存のＣＭＯＳプロセスにはないため、フォトダイオードの工程を既存のＣＭＯＳプロセスに追加している。このようなＣＭＯＳプロセスを使用したＣＭＯＳ型固体撮像素子は、ＣＭＯＳプロセスの微細化技術の進歩により、配線幅やトランジスタの縮小など回路の微細化が可能となった。

一方、固体撮像素子の周辺回路（信号処理部など）の高速化を図るため、画素と周辺回路とを別々の半導体基板に配置し、各単位画素の出力信号をマイクロバンプによって周辺回路に受け渡すようにした固体撮像素子が考えられている（例えば、特許文献１参照）。

特開２００７−０１３０８９号公報

ところが、微細化されたＣＭＯＳプロセスを用いて形成された固体撮像素子は、リーク電流の許容値が極端に小さく、僅かなリーク電流によってショットノイズが発生し、ＳＮ比が劣化するという問題が生じる。このような問題を防ぐためには、光電変換部からフローティング容量部に電荷を転送するための転送トランジスタのリーク電流をフェムトアンペアレベルに抑えなければならない。
一方、微細化されたＣＭＯＳプロセスでは、素子分離領域の微細化が可能なシャロートレンチ分離（以降、ＳＴＩと称する）が用いられる。しかし、ＳＴＩは、従来のＬＯＣＯＳ酸化膜による素子分離（以降、ＬＯＣＯＳ分離と称する）などに比較してリーク電流が大きくなることが知られている。さらに、微細化されたＣＭＯＳプロセスでは、ゲート絶縁膜が薄くなるためリーク電流が増大するという問題も生じる。

本発明の目的は、固体撮像素子の回路を微細化した場合でも、リーク電流を抑えたノイズの少ない画像が得られる固体撮像素子を提供することである。

本発明に係る固体撮像素子は、第１の素子分離手段による素子分離領域を有する第１の半導体基板と、第２の素子分離手段による素子分離領域を有する第２の半導体基板とを有し、前記第１の半導体基板の主面と前記第２の半導体基板の主面とは対向して位置され、前記第１の半導体基板の主面および前記第２の半導体基板の主面には、各々を電気的に接続する接続部が設けられたことを特徴とする。

特に、前記第１の半導体基板には、光電変換部と、前記光電変換部から電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を前記接続部を介して前記第２の半導体基板側の周辺回路に読み出す選択トランジスタとで構成される画素の回路が配置され、前記第２の半導体基板には、前記画素の回路から前記接続部を介して読み出される電気信号を外部に出力する走査回路を含む周辺回路が配置されることを特徴とする。

或いは、画素の回路は、受光側画素部の回路と、出力側画素部の回路とに分けて構成され、前記第１の半導体基板には、前記光電変換部と、前記光電変換部から前記電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換して前記第２の半導体基板側の出力側画素部の回路に前記接続部を介して出力する増幅トランジスタとで構成される前記受光側画素部の回路が配置され、前記第２の半導体基板には、前記受光側画素部の回路から前記接続部を介して入力される電気信号を前記周辺回路に読み出す選択トランジスタで構成される出力側画素部の回路と、前記出力側画素部の回路から電気信号を外部に出力する走査回路を含む周辺回路とが配置されることを特徴とする。

または、画素の回路は、受光側画素部の回路と、出力側画素部の回路とに分けて構成され、前記第１の半導体基板には、前記光電変換部と、前記接続部を介して前記第２の半導体基板側の出力側画素部の回路に接続される前記電荷保持部に前記光電変換部から電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタとで構成される受光側画素部の回路が配置され、前記第２の半導体基板には、前記受光側画素部の回路の前記電荷保持部に保持される電荷を電気信号に変換して出力する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を前記周辺回路に読み出す選択トランジスタとで構成される出力側画素部の回路と、前記出力側画素部の回路から電気信号を外部に出力する走査回路を含む周辺回路とが配置されることを特徴とする。
さらに、前記接続部は、前記第１の半導体基板と前記第２の半導体基板とを接続するマイクロバンプで構成されることを特徴とする。

また、前記第１の半導体基板に配置された前記転送トランジスタのゲート酸化膜の膜厚は、前記第２の半導体基板に配置されたトランジスタのゲート酸化膜の膜厚より厚いことを特徴とする。

特に、前記第１の素子分離手段としてＬＯＣＯＳ（Local Oxidation of Silicon）を用い、前記第２の素子分離手段としてＳＴＩ（Shallow Trench Isolation）を用いることを特徴とする。

さらに、前記第１の半導体基板の背面から受光する背面照射型固体撮像素子であることを特徴とする。

本発明では、画素部の回路と周辺回路とを異なる素子分離方法によって素子分離領域を形成した２つの半導体基板をマイクロバンプで接続して固体撮像素子を構成するので、周辺回路を微細化した場合でも、画素部の回路でのリーク電流を抑えることができ、ノイズの少ない画像を得ることができる。

第１の実施形態に係る固体撮像素子１０１の回路図である。 第１の実施形態に係る固体撮像素子１０１の半導体構造を示す上面図である。 第１の実施形態の単位画素（１，１）の半導体構造を示す上面図である。 第１の実施形態の単位画素（１，１）の回路図である。 第１の実施形態に係る固体撮像素子１０１の半導体構造を示す断面図である。 第２の実施形態に係る固体撮像素子２０１の回路図である。 第２の実施形態の単位画素（１，１）の半導体構造を示す上面図である。 第２の実施形態の単位画素（１，１）の回路図である。 第３の実施形態に係る固体撮像素子３０１の回路図である。 第３の実施形態の単位画素（１，１）の半導体構造を示す上面図である。 第３の実施形態の単位画素（１，１）の回路図である。 従来の固体撮像素子９０１の半導体構造を示す断面図である。

以下、本発明に係る固体撮像素子の各実施形態について、図面を用いて詳しく説明する。
（第１の実施形態）
第１の実施形態に係る固体撮像素子１０１について図１を用いて説明する。固体撮像素子１０１は、第１の素子分離手段（ＬＯＣＯＳ分離）で素子分離領域を形成したセンサ基板１０２（第１半導体基板）と、第１の素子分離手段とは異なる第２の素子分離手段（ＳＴＩ）で素子分離領域を形成した周辺回路基板１０３（第２半導体基板）とに回路を分けて構成される。周辺回路は、単位画素から電気信号を読み出すための回路であり、垂直走査回路、水平走査回路などからなる。尚、周辺回路は、ＮＭＯＳ，ＰＭＯＳ，ＣＭＯＳによって作られ、微細化されたトランジスタが用いられる。

固体撮像素子１０１は、２行２列の単位画素Ｐ（ｎ，ｍ）［ｎは行番号を表す１〜２の自然数，ｍは列番号を表す１〜２の自然数］と、垂直走査回路ＶＳＣＡＮと、水平読み出し回路ＨＲＥＡＤと、水平走査回路ＨＳＣＡＮと、垂直信号線ＶＬＩＮＥ（ｍ）と、定電流源ＰＷ（ｍ）とで構成される。尚、分かり易いように、図１では２行２列の単位画素の固体撮像素子１０１を描いてあるが、実際の固体撮像素子では、例えば１６００×１２００など数百万画素がマトリクス状に配置されている。また、本実施形態に係る固体撮像素子１０１は、背面から光を入射する背面照射型固体撮像素子である。このような背面照射型固体撮像素子は、光の入射面に回路や配線がないため、開口率を大きくすることができ、光によって発生した電荷を効率良く集めることができるので、単位画素の微細化が可能になる。

次に、単位画素Ｐ（ｎ，ｍ）の回路構成について説明する。尚、４つの単位画素Ｐ（ｎ，ｍ）は、タイミング信号φＳＥＬ（ｎ），φＲＥＳ（ｎ），φＴＸ（ｎ）が行毎に異なることと、各単位画素の信号を読み出す垂直信号線ＶＬＩＮＥ（ｍ）が列毎に異なること以外は基本的に同じ回路構成なので、ここでは単位画素Ｐ（１，１）を例に挙げて説明する。

単位画素（１，１）の回路は、フォトダイオードＰＤ，転送トランジスタＱＴ，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳとで構成される。フォトダイオードＰＤに入射した光は光電変換され、光量に応じた電荷量として蓄積される。タイミング信号φＴＸ（１）が転送トランジスタＱＴのゲートに入力されると、フォトダイオードＰＤに蓄積された電荷は、フローティング容量部ＦＤに転送され、増幅トランジスタＱＡによって増幅される。増幅トランジスタＱＡによって増幅された信号は、タイミング信号φＳＥＬ（１）が選択トランジスタＱＳのゲートに入力されると、定電流源ＰＷ（１）とソースフォロアを構成する垂直信号線ＶＬＩＮＥ（１）に読み出される。尚、リセットトランジスタＱＲのゲートにタイミング信号φＲＥＳ（１）が入力されると、ＦＤ部は電源Ｖｄｄの電圧にリセットされる。尚、ＧＮＤは接地を示す。

垂直走査回路ＶＳＣＡＮは、単位画素Ｐ（ｎ，ｍ）から行毎にｍ列分の信号を垂直信号線ＶＬＩＮＥ（ｍ）に読み出すタイミング信号φＳＥＬ（ｎ），φＲＥＳ（ｎ），φＴＸ（ｎ）を単位画素Ｐ（ｎ，ｍ）に与える。

水平読み出し回路ＨＲＥＡＤは、行毎に垂直信号線ＶＬＩＮＥ（ｍ）に読み出されたｍ列の信号を列順に出力信号Ｖｏｕｔとして固体撮像素子１０１の外部に出力する。尚、特に明記していないが、カラムアンプや相関二重サンプリング回路，出力アンプなどの回路は水平読み出し回路ＨＲＥＡＤに含まれる。

水平走査回路ＨＳＣＡＮは、水平読み出し回路ＨＲＥＡＤに列順に出力信号Ｖｏｕｔを出力するタイミング信号φＨ（ｍ）を与える。

第１の実施形態に係る固体撮像素子１０１は、センサ基板１０２と周辺回路基板１０３の２つの半導体基板に回路を分けて構成されている。センサ基板１０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡなどの画素の回路が主に形成される。また、周辺回路基板１０３には、選択トランジスタＱＳ，垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）など主に周辺回路が形成される。

図１において、センサ基板１０２と周辺回路基板１０３との境界線１５１を跨いでつながっている信号線は、大きい黒丸印で描かれたマイクロバンプＭＢ１〜ＭＢ９によって接続される。尚、同図において、境界線１５１を跨ぐように描かれている信号線のうち、大きい黒丸印で示されたマイクロバンプが描かれていない信号線は、２つの基板間を接続する信号線ではなく、センサ基板１０２または周辺回路基板１０３のいずれかの基板内で閉じた信号線であることを示す。例えば、センサ基板１０２上に形成されているリセットトランジスタＱＲおよび増幅トランジスタＱＡから電源Ｖｄｄに接続されている信号線は、複数箇所で境界線１５１を跨ぐように描かれているが、周辺回路基板１０３側の電源Ｖｄｄに接続される箇所はマイクロバンプＭＢ４の部分のみである。

次に、固体撮像素子１０１の単位画素Ｐ（ｎ，ｍ）の半導体構造について図２を用いて説明する。尚、図２において、図１と同符号のものは同じものを示す。また、図２に示したセンサ基板１０２と周辺回路基板１０３は、素子が形成される面である主面側から見た様子を描いてある。４つの単位画素Ｐ（ｎ，ｍ）は同じ半導体構造なので、ここでは単位画素Ｐ（１，１）について説明する。図３は単位画素Ｐ（１，１）の半導体構造を示す図で、図４は図３に対応する単位画素Ｐ（１，１）の回路図である。尚、図３および図４において、図１および図２と同符号のものは同じものを示す。また、図３および図４において、単位画素Ｐ（１，１）の回路の中で、センサ基板１０２側に配置されるフォトダイオードＰＤを含む回路を受光側画素部Ｐ（１，１）ａと称し、周辺回路基板１０３側に配置されるフォトダイオードＰＤを含まない回路を出力側画素部Ｐ（１，１）ｂとそれぞれ称する。特に、フォトダイオードＰＤが配置される側を単位画素Ｐ（１，１）ａ側（受光画素）とし、フォトダイオードＰＤが配置されない側を単位画素Ｐ（１，１）ｂ側とする。尚、受光側画素部Ｐ（１，１）ａと出力側画素部Ｐ（１，１）ｂとを併せて単位画素Ｐ（１，１）の回路が構成される。

図３に示した単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）および単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）の半導体構造は、図２と同様に、いずれも主面側から見た様子を描いてある。尚、実際に単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）と単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）とを接続する際には、点線円３５１内に描いたように、単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）の主面側を下に向けて、単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）の主面側に対向するように配置される。つまり、センサ基板１０２である単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）側のマイクロパッドＭＰＡＤ１ａと、周辺回路基板１０３である単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）側のマイクロパッドＭＰＡＤ１ｂとが対向するようにマイクロバンプＭＢ１を介して電気的に接続される。

次に、図３および図４を用いて、単位画素Ｐ（１，１）の動作について説明する。先ず、センサ基板１０２側の単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）において、タイミング信号φＴＸ（１）が配線ＭＬ１からコンタクト部ＭＤ１を介して転送トランジスタＱＴのゲートＱＴｇに入力されると、フォトダイオードＰＤに蓄積された電荷はフローティング容量部ＦＤ１に転送される。フローティング容量部ＦＤ１は、コンタクト部ＭＤ２から配線ＭＬ２およびコンタクト部ＭＤ３を介してフローティング容量部ＦＤ２に接続されている。従って、フローティング容量部ＦＤ１とフローティング容量部ＦＤ２とで構成されるフローティング容量部ＦＤにフォトダイオードＰＤから転送された電荷が保持される。

また、フローティング容量部ＦＤは、配線ＭＬ２およびコンタクト部ＭＤ６を介して増幅トランジスタＱＡのゲートＱＡｇに接続されている。増幅トランジスタＱＡは、フローティング容量部ＦＤで電圧に変換された信号を増幅し、増幅トランジスタＱＡのソースＱｓに出力する。増幅トランジスタＱＡのソースＱｓは、コンタクト部ＭＤａを介してマイクロパッドＭＰＡＤ１ａに接続されており、マイクロバンプＭＢ１を介して、周辺回路基板１０３側の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）のマイクロパッドＭＰＡＤ１ｂに接続される。

リセットトランジスタＱＲのゲートＱＲｇに配線ＭＬ３およびコンタクト部ＭＤ４を介してタイミング信号φＲＥＳ（１）が入力されると、フローティング容量部ＦＤに保持されていた電荷は、コンタクト部ＭＤ５に接続されている電源Ｖｄｄの電圧にリセットされる。

一方、周辺回路基板１０３側の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）において、マイクロバンプＭＢ１およびマイクロパッドＭＰＡＤ１ｂを介して入力する増幅トランジスタＱＡの出力信号は、コンタクト部ＭＤｂを介して選択トランジスタＱＳのドレインＱＳｄに入力される。ここで、タイミング信号φＳＥＬ（１）が配線ＭＬ４からコンタクト部ＭＤ７を介して選択トランジスタＱＳのゲートＱＳｇに入力されると、増幅トランジスタＱＡの出力信号は選択トランジスタＱＳのソースＱＳｓに出力され、コンタクト部ＭＤ８および配線ＭＬ５を介して垂直信号線ＶＬＩＮＥ（１）に読み出される。

尚、図４に示したタイミング信号φＴＸ（１）を与えるマイクロバンプＭＢ２と、タイミング信号φＲＥＳ（１）を与えるマイクロバンプＭＢ３と、電源Ｖｄｄを与えるマイクロバンプＭＢ４とは図３には描かれていないが、これらの信号は複数の画素を結ぶ配線を経て単位画素Ｐ（１，１）以外の領域に配置されている。また、マイクロバンプＭＢ２〜ＭＢ４も、マイクロバンプＭＢ１のマイクロパッドＭＰＡＤ１ａおよびマイクロパッドＭＰＡＤ１ｂと同様にマイクロパッドを介して接続される。さらに、特に明記していないが、接地ＧＮＤについても、マイクロバンプを介してセンサ基板１０２側と周辺回路基板１０３側とが接続されている。

次に、図３に示した点線Ａ−Ａ'で単位画素Ｐ（１，１）をコの字型に切断したときの半導体断面構造について図５を用いて説明する。図５（ａ）の部分は、点線Ａ−Ａ'で切断した時の画素部分の回路で、センサ基板１０２側の単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）と、周辺回路基板１０３側の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）との主面同士が対向するようにマイクロバンプＭＢ１で接続した様子を示している。つまり、センサ基板１０２（第１の半導体基板）の主面と周辺回路基板１０３（第２の半導体基板）の主面とは対向して配置される。ここで、主面とは素子が配置される側の面である。

また、図５（ｂ）の部分は、固体撮像素子１０１の画素部以外の回路、例えば垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮなどの回路の一例としてインバータ回路を示した図である。尚、図５において、図３および図４と同符号のものは同じものを示す。

図５において、センサ基板１０２の単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）の背面側から入射する光は、Ｐ型半導体基板ＰＳＵＢの背面側に形成された酸化膜５０１およびＰ＋の注入領域５０２を介してフォトダイオードＰＤに入射される。尚、図５（ａ）は図３の点線Ａ−Ａ'で切断した様子を描いてあるので、フォトダイオードＰＤは入射する光に対して偏った位置に見えるが、実際には単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）の背面側に設けられたマイクロレンズなどによって、フォトダイオードＰＤに効率よく集光されるように配置されている。センサ基板１０２の各「画素」間は、電気的に分離されている。尚、ＬＯＣＯＳ酸化膜による素子分離領域は画素内においても所定の領域に設けられている。また、フォトダイオードＰＤに隣接して転送トランジスタＱＴのゲートＱＴｇが配置されている。先に説明したように、タイミング信号φＴＸが転送トランジスタＱＴのゲートＱＴｇに与えられると、フォトダイオードＰＤに蓄積された電荷はフローティング容量部ＦＤ１に転送される。ＦＤ１は、配線ＭＬ２を介してフローティング容量部ＦＤ２に接続される。フローティング容量部ＦＤ２に隣接してリセットトランジスタＱＲのゲートＱＲｇが配置されている。リセットトランジスタＱＲは、リセットトランジスタＱＲと増幅トランジスタＱＡとに電源Ｖｄｄを供給するＶｄｄ拡散部を有する。Ｖｄｄ拡散部に隣接してゲートＱＡｇが配置されている。ここで、転送トランジスタＱＴのゲートＱＴｇからフローティング容量部ＦＤ１に亘る領域と、リセットトランジスタＱＲのゲートＱＲｇからフローティング容量部ＦＤ２に亘る領域との酸化膜の厚さは１５ｎｍ以上１００ｎｍ以下で好ましくは約５０ｎｍになるように形成される。

理解を容易にするために、センサ基板１０２側のマイクロパッドＭＰＡＤ１ａと周辺回路基板１０３側のマイクロパッドＭＰＡＤ１ｂの接続部分を拡大して点線円５１０に示す。点線円５１０において、センサ基板１０２側の増幅トランジスタＱＡのソースに接続されたコンタクト部ＭＤａの上にはマイクロパッドＭＰＡＤ１ａが配置される。一方、周辺回路基板１０３側の選択トランジスタＱＳのドレインＱＳｄはコンタクト部ＭＤｂを介してマイクロパッドＭＰＡＤ１ｂが配置されており、マイクロパッドＭＰＡＤ１ａとマイクロパッドＭＰＡＤ１ｂとはマイクロバンプＭＢ１を介して接続される。尚、マイクロバンプＭＢ１は、インジューム（Ｉｎ）などの柔らかい金属で構成される。また、センサ基板１０２と周辺回路基板１０３との間にはインポーザＩＭＰなどを挿入して固定しても構わない。

次に、マイクロバンプＭＢ１を介して接続された周辺回路基板１０３側の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）の断面図について説明する。マイクロバンプＭＢ１およびマイクロパッドＭＰＡＤ１ｂを介してセンサ基板１０２側から入力される信号は、選択トランジスタＱＳのドレインＱＳｄに入力される。ここで、選択トランジスタＱＳの両側のＰ型ウェルＰＷＬ領域には、微細化が可能なＳＴＩによる素子分離領域が配置されている。ＰＷＬ領域の上には周辺回路基板１０３の背面側となるＮ型半導体基板ＮＳＵＢがある。尚、周辺回路基板１０３は主面が下になるようにセンサ基板１０２に接続されるので、Ｎ型半導体基板ＮＳＵＢが上に来ているが、製造時にはＮ型半導体基板ＮＳＵＢの上にＰＷＬ領域が形成された後、選択トランジスタＱＳのソース／ドレインが形成され、さらにＳＴＩが形成され、選択トランジスタＱＳのゲートＱＳｇが形成される。ここで、周辺回路基板１０３は、微細化されたＣＭＯＳプロセスを用いて形成されるので、選択トランジスタＱＳのゲートＱＳｓの部分の酸化膜の厚さは約１０ｎｍ程度に形成される。

次に、図５（ｂ）で示した固体撮像素子１０１の画素部以外の周辺回路について説明する。尚、図５（ｂ）の周辺回路は、図５（ａ）のセンサ基板１０２または図５（ａ）の周辺回路基板１０３と、それぞれ連続した同じ基板上に形成されている。図５の（ｂ）に示したセンサ基板１０２の領域には、Ｐ型半導体基板ＰＳＵＢの上にＬＯＣＯＳ酸化膜があり、絶縁層５０３には配線ＭＬｃが配置されているだけである。尚、これらの各層は同じセンサ基板１０２に配置される単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）の回路に連続して形成されている。

図５の（ｂ）の周辺回路基板１０３には、例えば垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮなどの周辺回路が配置されるが、ここでは分かり易いように、インバータ回路を周辺回路基板１０３に形成した時の半導体構造を一例として描いてある。Ｎ型半導体基板ＮＳＵＢにはインバータ回路のＰＭＯＳ型トランジスタＱ１が配置され、Ｎ型半導体基板ＮＳＵＢに形成されたＰ型ウェルＰＷＬの領域にはＮＭＯＳ型トランジスタＱ２が配置されている。また、トランジスタＱ１とトランジスタＱ２の両側には、ＳＴＩによって形成された素子分離領域が配置されている。ここで、トランジスタＱ１のゲートＱ１ｇおよびトランジスタＱ２のゲートＱ２ｇのゲート酸化膜の厚さは、同じ周辺回路基板１０３上に配置されている選択トランジスタＱＳと同様に約１０ｎｍ程度に形成されている。

次に、本実施形態に係る固体撮像素子１０１の特徴が分かり易いように、従来の固体撮像素子９０１について、図１２を用いて説明する。図１２に示した固体撮像素子９０１は、主面側から光を入射する一般的な固体撮像素子９０１の断面図を示しており、第１の実施形態の図５に対応する。固体撮像素子９０１は、Ｎ型半導体基板ＮＳＵＢに形成されるＰ型ウェルＰＷＬにフォトダイオードＰＤ，転送トランジスタＱＴ，フローティング容量部ＦＤ，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳとが配置されている。同様に、画素以外の周辺回路においても、図５（ｂ）と同様に、インバータ回路を構成するＰＭＯＳトランジスタＱ１はＮ型半導体基板ＮＳＵＢ上に形成され、ＮＭＯＳトランジスタＱ２はＮ型半導体基板ＮＳＵＢ上に形成されたＰ型ウェルＰＷＬ上に形成されている。尚、図１２の固体撮像素子９０１の素子分離領域はＬＯＣＯＳ酸化膜によって形成されている。従来の固体撮像素子９０１は、画素の回路も周辺回路も同一の半導体基板上に配置されていたので、回路規模の大きい周辺回路もＬＯＣＯＳ酸化膜によって素子分離領域が形成されていた。ＬＯＣＯＳ酸化膜は、素子の微細化に不向きである。よって、従来の固体撮像素子は、周辺回路の微細化ができなかった。これを嫌い、固体撮像素子９０１の回路を微細化するには、微細化に不向きなＬＯＣＯＳ酸化膜ではなくＳＴＩを用いて素子分離領域を用いればよいが、ＳＴＩは画素回路でのリーク電流が問題となる。

これに対して、図５に示した第１の実施形態に係る固体撮像素子１０１は、センサ基板１０２側の素子分離領域はリーク電流の小さいＬＯＣＯＳ酸化膜を用い、周辺回路基板１０３側の素子分離領域は微細化が可能なＳＴＩを用いている。このため、固体撮像素子１０１の周辺回路部分では回路の微細化を実現することができ、リーク電流が問題となるセンサ基板１０２側では、ＳＴＩよりリーク電流の少ないＬＯＣＯＳ酸化膜による素子分離領域を形成しているので、ノイズの少ない画像を得ることができる。特に、カラムアンプや相関二重サンプリング回路など容量を用いる回路では、回路の面積が大きくなるので微細化されたトランジスタやＭＯＳ容量を用いることが小型化に有効である。尚、フォトダイオードＰＤからフローティング容量部に電荷を転送するための転送トランジスタのリーク電流の許容値はフェムトアンペアレベルで、僅かなリーク電流によってショットノイズが発生し、ＳＮ比が劣化するという問題が生じる。従って、センサ基板１０２側の回路にはリーク電流の少ないＬＯＣＯＳ酸化膜による素子分離領域を配置する。これに対して、周辺回路基板１０３側で要求されるリーク電流の許容値は比較的大きいので、ＳＴＩによる素子分離領域を配置しても問題ない。尚、煩雑となるので、図面において、センサ基板１０２側のグランド電圧は、センサ基板１０２単独に示しているが、Ｖｄｄと同様に周辺回路基板１０３からマイクロバンプを介して供給されてもよい。

（第２の実施形態）
第２の実施形態に係る固体撮像素子２０１について図６を用いて説明する。固体撮像素子２０１は、第１の素子分離手段（ＬＯＣＯＳ分離）で素子分離領域を形成したセンサ基板２０２（第１半導体基板）と、第１の素子分離手段とは異なる第２の素子分離手段（ＳＴＩ）で素子分離領域を形成した周辺回路基板２０３（第２半導体基板）とに回路を分けて構成される。尚、第１の実施形態の図１と同符号のものは同じものを示す。

固体撮像素子２０１の回路構成は、第１の実施形態の固体撮像素子１０１と全く同じで、２行２列の単位画素Ｐ（ｎ，ｍ）と、垂直走査回路ＶＳＣＡＮと、水平読み出し回路ＨＲＥＡＤと、水平走査回路ＨＳＣＡＮと、垂直信号線ＶＬＩＮＥ（ｍ）と、定電流源ＰＷ（ｍ）とで構成される。

ここでは、第１の実施形態に係る固体撮像素子１０１と異なる部分について説明する。第２の実施形態に係る固体撮像素子２０１は、センサ基板２０２（第１半導体基板）と周辺回路基板２０３（第２半導体基板）とに配置される回路が少し異なる。

センサ基板２０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳなどの画素の回路が形成される。また、周辺回路基板２０３には、垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）などの周辺回路が形成される。

図６において、センサ基板２０２と周辺回路基板２０３との境界線１５２を跨ぐ信号線は、大きい黒丸印で描かれたマイクロバンプＭＢ２〜ＭＢ６，ＭＢ１０〜ＭＢ１３によって接続される。ここで、固体撮像素子２０１の４つの単位画素Ｐ（ｎ，ｍ）は同じ回路構成なので、単位画素Ｐ（１，１）を例に挙げて詳しく説明する。

図７は、固体撮像素子２０１の単位画素Ｐ（１，１）の回路図である。尚、図７において、図６と同符号のものは同じものを示す。単位画素Ｐ（１，１）の回路は、第１の実施形態の図４で説明した回路と全く同じで、フォトダイオードＰＤに蓄積された電荷は、転送トランジスタＴＸによってフローティング容量部ＦＤに転送され、増幅トランジスタＱＡで増幅後、選択トランジスタＱＳによって垂直信号線ＶＬＩＮＥ（１）に読み出される。

尚、第１の実施形態の図４では選択トランジスタＱＳは周辺回路基板１０３側に配置されていたが、本実施形態では選択トランジスタＱＳはセンサ基板２０２側に配置されている。つまり、本実施形態では、単位画素Ｐ（１，１）を構成するフォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲ，増幅トランジスタＱＡ，選択トランジスタＱＳの全ての回路がセンサ基板２０２側に配置される。

図８は、固体撮像素子２０１の単位画素Ｐ（１，１）の半導体構造を示した図である。尚、図８において、図７と同符号のものは同じものを示す。図８に示したセンサ基板２０２と周辺回路基板２０３は、いずれも主面側から見た様子を描いてある。また、図８において、第１の実施形態と同様に、単位画素Ｐ（１，１）の回路の中で、センサ基板２０２側に配置される回路は単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）と称し、周辺回路基板２０３側に配置される回路は単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）と称している。図８では、図７で説明したように、単位画素Ｐ（１，１）を構成する全ての回路はセンサ基板２０２の単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）側に配置されているので、周辺回路基板２０３の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）側には画素の回路は配置されていない。

第１の実施形態では、増幅トランジスタＱＡの出力は、マイクロバンプＭＢ１を介して、周辺回路基板１０３に配置された選択トランジスタＱＳに接続されていたが、本実施形態では、図８に示したように、増幅トランジスタＱＡの出力は同じセンサ基板２０２上に配置された選択トランジスタＱＳに入力される。選択トランジスタＱＳのゲートＱＳｇに配線ＭＬ６を介してタイミング信号φＳＥＬ（１）が与えられると、増幅トランジスタＱＡの出力は配線ＭＬ７に読み出される。配線ＭＬ７は、図７に示したように、マイクロバンプＭＢ１２に接続され、読み出された増幅トランジスタＱＡの出力は垂直信号線ＶＬＩＮＥ（１）として周辺回路基板２０３に配置されている水平読み出し回路ＨＲＥＡＤに入力される。

第２の実施形態に係る固体撮像素子２０１の単位画素Ｐ（１，１）の断面構造は、第１の実施形態で説明した図５と同様に構成される。但し、第２の実施形態では、選択トランジスタＱＳは図５のセンサ基板１０２（本実施形態のセンサ基板２０２に相当）側に配置される。この点以外の構成は図５と同じで、図７に示したマイクロバンプＭＢ２〜ＭＢ４，マイクロバンプＭＢ１１〜ＭＢ１２は、単位画素Ｐ（１，１）以外の領域で、図５の点線円５１０で説明したマイクロバンプＭＢ１と同じ構造でセンサ基板２０２と周辺回路基板２０３とを接続する。

また、単位画素Ｐ（１，１）の回路は、すべてセンサ基板２０２側に配置されるので、第１の実施形態のセンサ基板１０２と同様に、素子分離領域はＬＯＣＯＳ酸化膜で構成される。また、周辺回路基板２０３は、第１の実施形態の周辺回路基板１０３と同様に、素子分離領域は微細化が可能なＳＴＩで構成される。このため、固体撮像素子２０１の周辺回路基板２０３側では回路の微細化を実現することができる。一方、リーク電流が問題となるセンサ基板２０２側ではリーク電流の少ないＬＯＣＯＳ酸化膜による素子分離領域を形成しているので、ノイズの少ない画像を得ることができる。

特に、第２の実施形態に係る固体撮像素子２０１は、図８で説明したように、周辺回路基板２０３上には画素の回路は何も配置されていないので、周辺回路を周辺回路基板２０３のどこにでも配置することができ、さらに固体撮像素子２０１の小チップ化が可能になる。

（第３の実施形態）
第３の実施形態に係る固体撮像素子３０１について図９を用いて説明する。固体撮像素子３０１は、第１の素子分離手段（ＬＯＣＯＳ分離）で素子分離領域を形成したセンサ基板３０２（第１半導体基板）と、第１の素子分離手段とは異なる第２の素子分離手段（ＳＴＩ）で素子分離領域を形成した周辺回路基板３０３（第２半導体基板）とに回路を分けて構成される。尚、第１の実施形態の図１と同符号のものは同じものを示す。

固体撮像素子３０１の回路構成は、第１の実施形態の固体撮像素子１０１と全く同じで、２行２列の単位画素Ｐ（ｎ，ｍ）と、垂直走査回路ＶＳＣＡＮと、水平読み出し回路ＨＲＥＡＤと、水平走査回路ＨＳＣＡＮと、垂直信号線ＶＬＩＮＥ（ｍ）と、定電流源ＰＷ（ｍ）とで構成される。

ここでは、第１の実施形態に係る固体撮像素子１０１と異なる部分について説明する。第３の実施形態に係る固体撮像素子３０１は、センサ基板３０２（第１半導体基板）と周辺回路基板３０３（第２半導体基板）とに配置する回路が少し異なる。

センサ基板３０２には、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲなどの画素の回路が配置される。また、周辺回路基板３０３には、増幅トランジスタＱＡ，選択トランジスタＱＳの画素の回路の一部と、垂直走査回路ＶＳＣＡＮ，水平読み出し回路ＨＲＥＡＤ，水平走査回路ＨＳＣＡＮ，垂直信号線ＶＬＩＮＥ（ｍ），定電流源ＰＷ（ｍ）などの周辺回路が配置される。

図９において、センサ基板３０２と周辺回路基板３０３との境界線１５３を跨ぐ信号線は、大きい黒丸印で描かれたマイクロバンプＭＢ２〜ＭＢ６，ＭＢ１４〜ＭＢ１７によって接続される。ここで、固体撮像素子３０１の４つの単位画素Ｐ（ｎ，ｍ）は同じ回路構成なので、単位画素Ｐ（１，１）を例に挙げて詳しく説明する。

図１０は、固体撮像素子３０１の単位画素Ｐ（１，１）の回路図である。尚、図１０において、図９と同符号のものは同じものを示す。単位画素Ｐ（１，１）の回路自体は、第１の実施形態の図４で説明した回路と全く同じで、フォトダイオードＰＤに蓄積された電荷は、転送トランジスタＴＸによってフローティング容量部ＦＤに転送され、増幅トランジスタＱＡで増幅後、選択トランジスタＱＳによって垂直信号線ＶＬＩＮＥ（１）に読み出される。

第１の実施形態の図４では選択トランジスタＱＳだけが周辺回路基板１０３側に配置されていたが、本実施形態では選択トランジスタＱＳと増幅トランジスタＱＡとが周辺回路基板３０３側に配置される。つまり、本実施形態では、単位画素Ｐ（１，１）を構成する画素の回路において、フォトダイオードＰＤ，転送トランジスタＱＴ，ＦＤ部，リセットトランジスタＱＲの回路がセンサ基板３０２側に配置され、残りの単位画素Ｐ（１，１）を構成する増幅トランジスタＱＡ，選択トランジスタＱＳの回路は周辺回路基板３０３側に配置される。

図１１は、固体撮像素子３０１の単位画素Ｐ（１，１）の半導体構造を示した図である。尚、図１１において、図１０と同符号のものは同じものを示す。図１１に示したセンサ基板３０２と周辺回路基板３０３は、主面側から見た様子を描いてある。また、図１１において、第１の実施形態と同様に、単位画素Ｐ（１，１）の回路の中で、センサ基板３０２側に配置される回路は単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）と称し、周辺回路基板３０３側に配置される回路は単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）と称している。

尚、実際に単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）と単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）とを接続する場合は、点線円３５２内に描いたように、単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）の主面側を下に向けて、単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）の主面側に対向するように配置される。つまり、センサ基板３０２である単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）側のマイクロパッドＭＰＡＤ１４ａと、周辺回路基板３０３である単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）側のマイクロパッドＭＰＡＤ１４ｂとが対向するようにマイクロバンプＭＢ１４を介して電気的に接続される。

第１の実施形態では、増幅トランジスタＱＡの出力は、マイクロバンプＭＢ１を介して、周辺回路基板１０３に配置された選択トランジスタＱＳに接続されていた。これに対して、本実施形態では、図１１に示したように、増幅トランジスタＱＡは周辺回路基板３０３の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）側に配置されている。そして、増幅トランジスタＱＡのゲートＱＡｇはセンサ基板３０２の単位画素Ｐ（１，１）ａ（受光側画素部Ｐ（１，１）ａ）側に配置されたフローティング容量部ＦＤ１，ＦＤ２と接続される。フローティング容量部ＦＤ１，ＦＤ２は配線ＭＬ２からマイクロパッドＭＰＡＤ１４ａに接続され、マイクロバンプＭＢ１４を介して、周辺回路基板３０３の単位画素Ｐ（１，１）ｂ（出力側画素部Ｐ（１，１）ｂ）側に配置されたマイクロパッドＭＰＡＤ１４ｂに接続される。マイクロパッドＭＰＡＤ１４ｂは、配線ＭＬ８を介して増幅トランジスタＱＡのゲートＱＡｇに接続される。増幅トランジスタＱＡの出力は、選択トランジスタＱＳに入力され、選択トランジスタＱＳのゲートＱＳｇに配線ＭＬ４を介してタイミング信号φＳＥＬ（１）が与えられると、増幅トランジスタＱＡの出力は選択トランジスタＱＳから配線ＭＬ５に読み出される。配線ＭＬ５は、垂直信号線ＶＬＩＮＥ（１）として水平読み出し回路ＨＲＥＡＤに接続される。

尚、第３の実施形態に係る固体撮像素子３０１の単位画素Ｐ（１，１）の断面構造は、第１の実施形態で説明した図５と同様に構成される。但し、第３の実施形態では、増幅トランジスタＱＡおよび選択トランジスタＱＳは図５の周辺回路基板１０３（本実施形態の周辺回路基板３０３に相当）側に配置される。これ以外の構成は図５と同じで、図１０に示したマイクロバンプＭＢ１４は図５の点線円５１０で説明したマイクロバンプＭＢ１と同じ構造でセンサ基板３０２と周辺回路基板３０３とを接続する。また、図１０に示したマイクロバンプＭＢ２〜ＭＢ４は、単位画素Ｐ（１，１）以外の領域に配置される以外は、マイクロバンプＭＢ１４と同じである。

また、本実施形態に係る固体撮像素子３０１は、単位画素Ｐ（１，１）の回路の転送トランジスタＱＴのゲートＱＴｇからフローティング容量部ＦＤ１に亘る領域と、リセットトランジスタＱＲのゲートＱＲｇからフローティング容量部ＦＤ２に亘る領域とにおける素子分離領域はＬＯＣＯＳ酸化膜によって形成される。このためリーク電流を低く抑えることができ、ノイズの少ない画像を得ることができる。さらに、周辺回路基板３０３は、第１の実施形態の周辺回路基板１０３と同様に、素子分離領域は微細化が可能なＳＴＩで構成される。このため固体撮像素子３０１の周辺回路基板３０３側では回路の微細化を実現することができる。

また、本実施形態においても、センサ基板３０２に配置された転送トランジスタＱＴのゲートＱＴｇからフローティング容量部ＦＤ１に亘る領域と、リセットトランジスタＱＲのゲートＱＲｇからフローティング容量部ＦＤ２に亘る領域とにおける酸化膜の膜厚は、第１の実施形態と同じなので、周辺回路基板３０３に配置されたトランジスタ（画素の回路を構成する増幅トランジスタＱＡ，選択トランジスタＱＳ、および周辺回路を構成するトランジスタＱ１，Ｑ２など）のゲート酸化膜の膜厚より厚くなり、薄いゲート酸化膜での電界集中によるリーク電流の発生を少なくすることができる。この結果、リーク電流に起因するショットノイズによって信号のＳＮ比の劣化を防止することができ、ノイズの少ない画像が得られる。

特に、第３の実施形態に係る固体撮像素子３０１は、図１１で説明したように、増幅トランジスタＱＡおよび選択トランジスタＱＳを周辺回路基板３０３上に配置しているので、第１の実施形態に係る固体撮像素子１０１や第２の実施形態に係る固体撮像素子２０１に比較して、センサ基板３０２に配置されるフォトダイオードＰＤの面積を大きくすることができる。この結果、より多くの電荷を蓄積することができ、ＳＮ比を向上することができる。また、配線スペースを大きく取ることができるので、歩留まりが向上する。

以上、各実施形態で説明してきたように、固体撮像素子１０１，固体撮像素子２０１，固体撮像素子３０１は、画素の回路と周辺回路とを異なる素子分離方法で素子分離領域を生成した２つの半導体基板を接続するので、撮像素子の微細化だけでなく、リーク電流を抑えたノイズの少ない画像を実現することができる。

尚、各実施形態では、分かり易いように、マイクロパッドはコンタクト部や金属配線とは別に形成されるように説明したが、コンタクト部や金属配線が連続するように広げて形成して、マイクロパッドの代わりに用いても構わない。

また、各実施形態では、センサ基板１０２，センサ基板２０２，センサ基板３０２にはＬＯＣＯＳ酸化膜による素子分離領域を配置するようにしたが、ＰＯＬＹバッファードＬＯＣＯＳやリセスＬＯＣＯＳやＰＮ分離を用いても構わない。

１０１，２０１，３０１・・・固体撮像素子
１０２，２０２，３０２・・・センサ基板
１０３，２０３，３０３・・・周辺回路基板
Ｐ（ｎ，ｍ）・・・単位画素 ＶＳＣＡＮ・・・垂直走査回路
ＨＲＥＡＤ・・・水平読み出し回路 ＨＳＣＡＮ・・・水平走査回路
ＶＬＩＮＥ（ｍ）・・・垂直信号線 ＰＷ（ｍ）・・・定電流源
φＳＥＬ（ｎ）・・・タイミング信号 φＲＥＳ（ｎ）・・・タイミング信号
φＴＸ（ｎ）・・・タイミング信号 ＰＤ・・・フォトダイオード
ＱＴ・・・転送トランジスタ ＱＲ・・・リセットトランジスタ
ＱＡ・・・増幅トランジスタ ＱＳ・・・選択トランジスタ
ＦＤ・・・フローティング容量部 Ｖｄｄ・・・電源

本発明に係る固体撮像素子は、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＰＯＬＹバッファードＬＯＣＯＳ、リセスＬＯＣＯＳ、ＰＮ分離のうちのいずれかを用いる第１の素子分離手段による素子分離領域を有する第１の半導体基板と、ＳＴＩ（Shallow Trench Isolation）を用いる第２の素子分離手段による素子分離領域を有する第２の半導体基板とを有し、前記第１の半導体基板の主面と前記第２の半導体基板の主面とは対向して位置され、前記第１の半導体基板の主面および前記第２の半導体基板の主面には、各々を電気的に接続する接続部が設けられ、前記第１の半導体基板はセンサ回路基板に対応し、前記第２の半導体基板は周辺回路基板に対応することを特徴とする。

特に、前記第１の半導体基板には、光電変換部と、前記光電変換部から電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を前記接続部を介して前記第２の半導体基板側に読み出す選択トランジスタとが配置され、前記第２の半導体基板には、前記転送トランジスタ、前記リセットトランジスタおよび前記選択トランジスタを制御して前記接続部を介して電気信号を読み出す走査回路と、前記走査回路により読み出された電気信号を外部に出力する回路とが配置されることを特徴とする。

或いは、前記第１の半導体基板には、光電変換部と、前記光電変換部から電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換して前記第２の半導体基板側に前記接続部を介して出力する増幅トランジスタとが配置され、前記第２の半導体基板には、前記第１の半導体基板側の前記増幅トランジスタが前記接続部を介して出力する電気信号を読み出す選択トランジスタと、前記転送トランジスタ、前記リセットトランジスタおよび前記選択トランジスタを制御して電気信号を読み出す走査回路と、前記走査回路により読み出された電気信号を外部に出力する回路とが配置されることを特徴とする。

または、前記第１の半導体基板には、光電変換部と、前記光電変換部から前記接続部を介して前記第２の半導体基板側に接続される電荷保持部に前記光電変換部から電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタとが配置され、前記第２の半導体基板には、前記第１の半導体基板側の前記電荷保持部に保持される電荷を前記接続部を介して読み出して電気信号に変換する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を読み出す選択トランジスタと、前記転送トランジスタ、前記リセットトランジスタおよび前記選択トランジスタを制御して電気信号を読み出す走査回路と、前記走査回路により読み出された電気信号を外部に出力する回路とが配置されることを特徴とする。
さらに、前記接続部は、前記第１の半導体基板と前記第２の半導体基板とを接続するマイクロバンプで構成されることを特徴とする。

Claims (8)

1. 第１の素子分離手段による素子分離領域を有する第１の半導体基板と、
   第２の素子分離手段による素子分離領域を有する第２の半導体基板とを有し、
   前記第１の半導体基板の主面と前記第２の半導体基板の主面とは対向して位置され、
   前記第１の半導体基板の主面および前記第２の半導体基板の主面には、各々を電気的に接続する接続部が設けられたことを特徴とする固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記第１の半導体基板には、光電変換部と、前記光電変換部から電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を前記接続部を介して前記第２の半導体基板側の周辺回路に読み出す選択トランジスタとで構成される画素の回路が配置され、
   前記第２の半導体基板には、前記画素の回路から前記接続部を介して読み出される電気信号を外部に出力する走査回路を含む周辺回路が配置される
   ことを特徴とする固体撮像素子。
3. 請求項１に記載の固体撮像素子において、
   画素の回路は、受光側画素部の回路と、出力側画素部の回路とに分けて構成され、
   前記第１の半導体基板には、前記光電変換部と、前記光電変換部から前記電荷保持部に電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタと、前記電荷保持部の電荷を電気信号に変換して前記第２の半導体基板側の出力側画素部の回路に前記接続部を介して出力する増幅トランジスタとで構成される前記受光側画素部の回路が配置され、
   前記第２の半導体基板には、前記受光側画素部の回路から前記接続部を介して入力される電気信号を前記周辺回路に読み出す選択トランジスタで構成される出力側画素部の回路と、前記出力側画素部の回路から電気信号を外部に出力する走査回路を含む周辺回路とが配置される
   ことを特徴とする固体撮像素子。
4. 請求項１に記載の固体撮像素子において、
   画素の回路は、受光側画素部の回路と、出力側画素部の回路とに分けて構成され、
   前記第１の半導体基板には、前記光電変換部と、前記接続部を介して前記第２の半導体基板側の出力側画素部の回路に接続される前記電荷保持部に前記光電変換部から電荷を転送する転送トランジスタと、前記電荷保持部の電荷をリセットするリセットトランジスタとで構成される受光側画素部の回路が配置され、
   前記第２の半導体基板には、前記受光側画素部の回路の前記電荷保持部に保持される電荷を電気信号に変換して出力する増幅トランジスタと、前記増幅トランジスタが出力する電気信号を前記周辺回路に読み出す選択トランジスタとで構成される出力側画素部の回路と、前記出力側画素部の回路から電気信号を外部に出力する走査回路を含む周辺回路とが配置される
   ことを特徴とする固体撮像素子。
5. 請求項１から４のいずれか一項に記載の固体撮像素子において、
   前記接続部は、前記第１の半導体基板と前記第２の半導体基板とを接続するマイクロバンプで構成される
   ことを特徴とする固体撮像素子。
6. 請求項１から５のいずれか一項に記載の固体撮像素子において、
   前記第１の半導体基板に配置された前記転送トランジスタのゲート酸化膜の膜厚は、前記第２の半導体基板に配置されたトランジスタのゲート酸化膜の膜厚より厚い
   ことを特徴とする固体撮像素子。
7. 請求項１から６のいずれか一項に記載の固体撮像素子において、
   前記第１の素子分離手段としてＬＯＣＯＳ（Local Oxidation of Silicon）を用い、
   前記第２の素子分離手段としてＳＴＩ（Shallow Trench Isolation）を用いる
   ことを特徴とする固体撮像素子。
8. 請求項１から７のいずれか一項に記載の固体撮像素子において、
   前記第１の半導体基板の背面から受光する背面照射型固体撮像素子であることを特徴とする固体撮像素子。

Images