JP2013143729A - 撮像素子、撮像装置、電子機器および撮像方法 - Google Patents

撮像素子、撮像装置、電子機器および撮像方法 Download PDF

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Abstract

【課題】複数の画素について複数の露光タイミングで読み出しを行う撮像素子について適切な撮像制御を行う。
【解決手段】撮像素子は、特定方向における１ライン毎に、画素転送制御信号線を少なくとも３本備える撮像素子である。ここで、この画素転送制御信号線は、特定方向における１ラインを構成する複数の画素の露光タイミングが、少なくとも３パターンとなるように、各画素の露光開始および終了タイミングを制御するための画素転送制御信号線である。
【選択図】図３

Description

本技術は、撮像素子に関する。詳しくは、複数の画素について複数の露光タイミングで読み出しを行う撮像素子、これを備える撮像装置、電子機器、および、これらにおける撮像方法に関する。
近年、人物等の被写体を撮像して画像（画像データ）を生成し、この生成された画像（画像データ）を画像コンテンツ（画像ファイル）として記録する電子機器（例えば、デジタルスチルカメラ等の撮像装置）が普及している。これらの電子機器に用いられる撮像素子として、ＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等が普及している。
例えば、長時間露光画像を生成するための画素と短時間露光画像を生成するための画素とが撮像面に並べて配置されている撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１０−６２７８５号公報
上述の従来技術では、カメラブレを適切に補正した高ダイナミックレンジ画像を生成することができる。
このように、上述の従来技術では、適切に補正された画像を生成することができる。しかしながら、近年では、画素の微細化が進行している。このため、画素の微細化に対応するための適切な撮像制御を行い、画素の微細化に応じた適切な画像を生成することが重要である。
本技術はこのような状況に鑑みて生み出されたものであり、適切な撮像制御を行うことを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を上記１ライン毎に少なくとも３本備える撮像素子およびその撮像方法である。これにより、各画素の露光開始および終了タイミングを制御して、特定方向における１ラインを構成する複数の画素の露光タイミングを少なくとも３パターンとするという作用をもたらす。
また、この第１の側面において、上記特定方向において上記複数の画素を構成する第１の分光感度の画素および第２の分光感度の画素が交互に配置される第１ラインと、上記特定方向において上記複数の画素を構成する第１の分光感度の画素および第３の分光感度の画素が交互に配置される第２ラインとが、上記特定方向に直交する直交方向において交互に配置されるようにしてもよい。これにより、第１ラインおよび第２ラインが直交方向において交互に配置される撮像素子について、特定方向における１ラインを構成する複数の画素の露光タイミングを少なくとも３パターンとするという作用をもたらす。
また、この第１の側面において、上記第１ラインにおける上記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、上記第１ラインを構成する一部の画素を所定期間内に連続した露光により長時間露光画像を生成するための第一画素とし、上記第１ラインを構成する他の画素を上記所定期間内に断続した露光により複数の短時間露光画像を生成するための第二画素とし、上記第２ラインにおける上記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、上記第２ラインを構成する一部の画素を上記第一画素とし、上記第２ラインを構成する他の画素を上記第二画素とするようにしてもよい。これにより、第１ラインにおける少なくとも２本の画素転送制御信号線を用いて、第１ラインを構成する一部の画素を第一画素とし、第１ラインを構成する他の画素を第二画素とし、第２ラインにおける少なくとも２本の画素転送制御信号線を用いて、第２ラインを構成する一部の画素を第一画素とし、第２ラインを構成する他の画素を第二画素とするという作用をもたらす。
また、この第１の側面において、上記画素転送制御信号線を用いて、上記特定方向における所定数の画素と上記直交方向における上記所定数の画素とが階段状に連結される第１画素群を上記第１画素とし、上記特定方向における上記所定数の画素と上記直交方向における上記所定数の画素とが階段状に連結される第２画素群を上記第２画素とし、上記第一画素群および上記第二画素群が上記特定方向において交互に配置されるようにするようにしてもよい。これにより、第一画素群および第二画素群が特定方向において交互に配置されるようにするという作用をもたらす。
また、この第１の側面において、上記１ラインにおいて、上記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、上記第一画素を構成する上記第１の分光感度の画素の露光期間を、上記第一画素を構成する上記第２の分光感度の画素または上記第３の分光感度の画素の露光期間よりも短くするようにしてもよい。これにより、１ラインにおいて、少なくとも２本の画素転送制御信号線を用いて、第一画素を構成する第１の分光感度の画素の露光期間を、第一画素を構成する第２の分光感度の画素または第３の分光感度の画素の露光期間よりも短くするという作用をもたらす。
また、この第１の側面において、上記１ラインにおいて、上記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、上記第二画素を構成する上記第１の分光感度の画素の露光期間を、上記第二画素を構成する上記第２の分光感度の画素または上記第３の分光感度の画素の露光期間よりも短くするようにしてもよい。これにより、１ラインにおいて、少なくとも２本の画素転送制御信号線を用いて、第二画素を構成する第１の分光感度の画素の露光期間を、第二画素を構成する第２の分光感度の画素または第３の分光感度の画素の露光期間よりも短くするという作用をもたらす。
また、この第１の側面において、上記第１の分光感度の画素と、上記第２の分光感度の画素と、上記第３の分光感度の画素との配列をベイヤ配列とするようにしてもよい。これにより、そのベイヤ配列において、各画素の露光開始および終了タイミングを制御して、特定方向における１ラインを構成する複数の画素の露光タイミングを少なくとも３パターンとするという作用をもたらす。
また、この第１の側面において、上記直交方向において隣接する２つの上記第１ラインを構成する各画素について上記直交方向のライン単位で同一種類の画素を加算し、上記直交方向において隣接する２つの上記第２ラインを構成する各画素について上記直交方向のライン単位で同一種類の画素を加算することにより、当該加算後の画素信号の配列をベイヤ配列とするようにしてもよい。これにより、直交方向において隣接する２つの第１ラインを構成する各画素について、直交方向のライン単位で同一種類の画素を加算し、直交方向において隣接する２つの第２ラインを構成する各画素について、直交方向のライン単位で同一種類の画素を加算することにより、その加算後の画素信号の配列をベイヤ配列とするという作用をもたらす。
また、この第１の側面において、上記１ラインにおいて、上記複数の画素を構成する上記第１の分光感度の画素に接続される画素転送制御信号線を少なくとも１本とし、上記複数の画素を構成する上記第２の分光感度の画素または上記第３の分光感度の画素に接続される画素転送制御信号線を少なくとも２本とするようにしてもよい。これにより、１ラインにおいて、複数の画素を構成する第１の分光感度の画素に接続される画素転送制御信号線を少なくとも１本とし、複数の画素を構成する第２の分光感度の画素または第３の分光感度の画素に接続される画素転送制御信号線を少なくとも２本とする撮像素子を用いるという作用をもたらす。
また、この第１の側面において、上記第２の分光感度の画素または上記第３の分光感度に接続される少なくとも２本の画素転送制御信号線の間に、上記第１の分光感度の画素に接続される少なくとも１本の画素転送制御信号線を配置するようにしてもよい。これにより、第２の分光感度の画素または第３の分光感度に接続される少なくとも２本の画素転送制御信号線の間に、第１の分光感度の画素に接続される少なくとも１本の画素転送制御信号線を配置する撮像素子を用いるという作用をもたらす。
また、この第１の側面において、上記第１の分光感度の画素を、Ｇ画素とし、上記第２の分光感度の画素を、Ｒ画素とし、上記第３の分光感度の画素を、Ｂ画素とするようにしてもよい。これにより、Ｇ画素、Ｒ画素、Ｂ画素により構成される撮像素子を用いるという作用をもたらす。
また、この第１の側面において、上記複数の画素は、上記特定方向において隣接する２つの画素間で１つのＡ／Ｄ変換器を共有し、上記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて上記隣接する２つの画素の露光タイミングをずらすようにしてもよい。これにより、少なくとも２本の画素転送制御信号線を用いて、隣接する２つの画素の露光タイミングをずらすという作用をもたらす。
また、この第１の側面において、上記特定方向における複数の画素と上記直交方向における複数の画素とにより構成される画素群で１つのフローティングディフュージョンを共有するようにしてもよい。これにより、特定方向における複数の画素と、直交方向における複数の画素とにより構成される画素群で１つのフローティングディフュージョンを共有するという作用をもたらす。
また、本技術の第２の側面は、特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を上記１ライン毎に少なくとも３本備える撮像素子と、上記撮像素子から出力された画像信号について画像処理を施す画像処理部とを具備する撮像装置およびその撮像方法である。これにより、各画素の露光開始および終了タイミングを制御して、特定方向における１ラインを構成する複数の画素の露光タイミングを少なくとも３パターンとする撮像素子から出力された画像信号について画像処理を施すという作用をもたらす。
また、本技術の第３の側面は、特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を上記１ライン毎に少なくとも３本備える撮像素子と、上記撮像素子から出力された画像信号について画像処理を施す画像処理部と、上記画像処理が施された画像信号の出力制御または記録制御を行う制御部とを具備する電子機器およびその撮像方法である。これにより、各画素の露光開始および終了タイミングを制御して、特定方向における１ラインを構成する複数の画素の露光タイミングを少なくとも３パターンとする撮像素子から出力された画像信号について画像処理を施し、この画像信号の出力制御または記録制御を行うという作用をもたらす。
本技術によれば、適切な撮像制御を行うことができるという優れた効果を奏し得る。
本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。 本技術の第１の実施の形態における撮像素子１００に備えられている画素１０の基本回路の構成例を示す図である。 本技術の第１の実施の形態における撮像素子１００の画素制御回路および画素配線の構成例を示す図である。 本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。 本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。 本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第２の実施の形態における撮像素子３００の画素制御回路および画素配線の構成例を示す図である。 本技術の第２の実施の形態における撮像素子３００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第３の実施の形態における撮像素子５００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。 本技術の第３の実施の形態における撮像素子５００を構成する画素について行われた画素加算後の出力例を示す図である。 本技術の第３の実施の形態における撮像素子５００に備えられている画素の基本回路の構成例を示す図である。 本技術の第３の実施の形態における撮像素子５００の画素制御回路および画素配線の構成例を示す図である。 本技術の第３の実施の形態における撮像素子５００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第３の実施の形態における撮像素子５００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第４の実施の形態における撮像素子７００に備えられている画素の基本回路の構成例を示す図である。 本技術の第４の実施の形態における撮像素子７００の画素制御回路および画素配線の構成例を示す図である。 技術の第４の実施の形態における撮像素子７００を構成する各画素への制御信号を模式的に表すタイミングチャートである。 本技術の第５の実施の形態における撮像素子を構成する画素および画素転送制御信号線のレイアウトの一例を模式的に示す図である。 本技術の実施の形態における撮像装置８００の機能構成例を示すブロック図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（水平方向の１ライン上に画素転送制御信号線を３本設ける例）
２．第２の実施の形態（垂直方向の２画素が１つのＡ／Ｄ変換器を共有する撮像素子の例）
３．第３の実施の形態（各画素から読み出された信号を加算して用いる撮像素子の例）
４．第４の実施の形態（８画素共有画素を用いる撮像素子の例）
５．第５の実施の形態（画素転送制御信号線のレイアウト例）
６．適用例
＜１．第１の実施の形態＞
［カラーフィルタの画素配列例］
図１は、本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。図１において、各矩形は画素を模式的に表すものである。
また、本技術の第１の実施の形態では、Ｇ（Green：緑）、Ｒ（Red：赤）、Ｂ（Blue：青）からなるＲＧＢ３色のカラーフィルタ（ＣＦ：Color Filter）を例にして示す。ここで、内部に斜線が付されていない矩形は長時間露光画素を示し、内部に斜線を付された矩形は短時間露光画素を示す。
ここで、長時間露光画素は、一定の露光期間内に連続して露光（長時間露光）して読み出す画素である。また、短時間露光画素は、一定の露光期間内に断続的に露光（短時間露光）しその都度読み出しを行う画素である。
また、各矩形の内部には、カラーフィルタの種類を示す記号を示す。例えば、Ｇ画素のうちの長時間露光画素には「ＧＬ」を付し、短時間露光画素には「ＧＳ」を付す。また、Ｒ画素のうちの長時間露光画素には「ＲＬ」を付し、短時間露光画素には「ＲＳ」を付す。さらに、Ｂ画素のうちの長時間露光画素には「ＢＬ」を付し、短時間露光画素には「ＢＳ」を付す。
このように、撮像素子１００では、第一画素群（短時間露光画素群）と、第二画素群（長時間露光画素群）とが水平方向において交互に配置されている。ここで、第一画素群（短時間露光画素群）は、水平方向に３つ並べて配置されている第一画素（短時間露光画素）と、垂直方向に３つ並べて配置されている第一画素（短時間露光画素）とが階段状に連結される画素群である。すなわち、第一画素群（短時間露光画素群）は、内部に斜線を付された矩形からなる画素群である。また、第二画素群（長時間露光画素群）は、水平方向に３つ並べて配置されている第二画素（長時間露光画素）と、垂直方向に３つ並べて配置されている第二画素（長時間露光画素）とが階段状に連結される画素群である。すなわち、第二画素群（長時間露光画素群）は、内部に斜線を付されていない矩形からなる画素群である。なお、本技術の第１の実施の形態では、図１に示す構成を、ＳＶＥ（Spatially Varying Exposure）ジグザグ感度パターンと称して説明する。なお、１フレーム内の撮像において、通常では、全画素について同一の露光期間で撮像される。これに対して、ＳＶＥは、１フレーム内の撮像において、１フレーム内で周期的に露光期間を変えて撮像し、信号処理技術を用いて広ダイナミックレンジ化等の効果を実現する撮像方法である。
また、撮像素子１００では、第１の分光感度の画素（例えば、Ｇ画素）と、第２の分光感度の画素（例えば、Ｒ画素）と、第３の分光感度の画素（例えば、Ｂ画素）との配列がベイヤ配列となる。
このように、本技術の第１の実施の形態は、１フレーム内の感度を２種類とする画素感度パターンをＣＩＳ（CMOS Image Sensor）上で実現するためのものである。例えば、画素の露光期間を異なる露光期間とすることにより、感度を変更することができる。
［画素の基本回路の構成例］
図２は、本技術の第１の実施の形態における撮像素子１００に備えられている画素１０の基本回路の構成例を示す図である。図２では、一般的な画素共有を行なっていない４Ｔｒ構成のＣＩＳの画素回路の構成例を示す。
画素１０は、受光部であるフォトダイオード（ＰＤ）１１と、フローティングディフュージョン（ＦＤ）１２と、４つのＭＯＳ−ＦＥＴ（Ｍ１乃至Ｍ４）２１乃至２４とにより構成されている。また、画素１０は、画素転送制御信号線（画素転送ゲート制御信号線）（ＴＲＧ）３１と、画素読み出し選択制御信号線（ＳＥＬ）３２と、垂直信号線（読み出し線）（ＶＳＬ）３３と、画素リセット制御信号線（ＲＳＴ）３４とに接続されている。
画素に照射された光は、ＰＤ１１において電子に変換され、光量に応じた電荷がＰＤ１１に蓄積される。ＭＯＳ−ＦＥＴ（Ｍ１）２１は、ＰＤ１１とＦＤ１２との間の電荷転送を制御する。ＭＯＳ−ＦＥＴ（Ｍ１）２１のゲート電極に画素転送制御信号線（ＴＲＧ）３１の信号が印加されることにより、ＰＤ１１に蓄積された電荷が、ＦＤ１２に転送される。ＦＤ１２は、ＭＯＳ−ＦＥＴ（Ｍ３）２３のゲート電極と繋がっている。ＭＯＳ−ＦＥＴ（Ｍ４）２４のゲート電極に画素読み出し選択制御信号線（ＳＥＬ）３２の制御信号が印加されていると、垂直信号線（ＶＳＬ）３３からＦＤ１２に蓄積された電荷に応じた電圧を信号として読み出すことができる。ＭＯＳ−ＦＥＴ（Ｍ２）２２のゲート電極に画素リセット制御信号線（ＲＳＴ）３４のリセット信号が印加されると、ＦＤ１２に蓄積された電荷は、ＭＯＳ−ＦＥＴ（Ｍ２）２２を通じて流れるため、電荷蓄積状態がリセットされる。
［画素制御回路および画素配線の構成例］
図３は、本技術の第１の実施の形態における撮像素子１００の画素制御回路および画素配線の構成例を示す図である。
撮像素子１００は、垂直走査制御回路１１０と、水平転送回路１２０と、Ａ／Ｄ（Analog/Digital）変換器１３１乃至１３８と、メモリ１４１乃至１４８と、複数の画素（画素Ｒ１乃至画素Ｂ４８）とを備える。なお、複数の画像（画素Ｒ１乃至画素Ｂ４８）は、図２に示す構造を備える画素であり、撮像素子１００において２次元正方格子状に配置されている。また、画素を示す各矩形の内部には、カラーフィルタの種類（Ｒ、Ｇ、Ｂ）および識別番号（１乃至４８）を付して示す。
なお、一般に、撮像素子の縦方向の並びをカラムと称し、横方向の並びをロウと称する。このため、以下では、カラムおよびロウの名称を適宜用いて説明する。また、この例では、撮像素子１００において、一部の画素（画素Ｒ１乃至画素Ｂ４８）と、これに関連する各部とを代表して示し、他の構成についての図示および説明を省略する。
垂直走査制御回路１１０は、ロウ方向に配線されている各信号線（ＲＳＴ、ＴＲＧ、ＳＥＬ）を制御することにより、各画素と、垂直信号線ＶＳＬとの間のスイッチをオン／オフするものである。なお、各信号線の制御については、図４、図６、図８乃至図１０等を参照して詳細に説明する。
水平転送回路１２０は、メモリ１４１乃至１４８に保持されているデジタルデータを水平転送するための回路である。
Ａ／Ｄ変換器１３１乃至１３８は、アナログ値である各画素からの画像データをデジタルデータ（デジタル値）に変換するＡ／Ｄ変換器である。
メモリ１４１乃至１４８は、Ａ／Ｄ変換器１３１乃至１３８により変換されたデジタルデータを順次保存するメモリである。
また、垂直カラム方向に垂直信号線（読み出し線）（ＶＳＬ）１５１乃至１５８が配線されており、同じ垂直カラム上にある画素が１つの読み出し線を共有する。また、垂直信号線（ＶＳＬ）１５１乃至１５８は、水平転送回路１２０により排他的に出力端子１２１と接続される。ここで、画素（Ｒ１、Ｇ２）等（図１に示す画素に添え字「Ｌ」が付されている画素）は、一定の露光期間内に連続して露光（長時間露光）し最後に読み出す画素（長時間露光画素）である。また、画素（Ｒ３、Ｒ７）等（図１に示す画素に添え字「Ｓ」が付されている画素）は、一定の露光期間内に断続的に露光（短時間露光）しその都度読み出しを行う画素（短時間露光画素）である。
このように、垂直走査制御回路１１０の選択制御により、ある１つの画素を出力端子１２１と接続させることができる。このため、各画素を順次選択しながら時分割で全画素の信号を読み出すことができる。
また、撮像素子１００には、水平方向の各ラインにおいて、画素転送制御信号線（ＴＲＧ）１６２、１６３等と、画素読み出し選択制御信号線（ＳＥＬ）１６５等と、画素リセット制御信号線（ＲＳＴ）１６１等とが配線されている。また、ＳＶＥジグザグ感度パターンに合わせて、Ｒ画素またはＢ画素は、１色画素飛ばしで画素転送制御信号線（ＴＲＧ）が接続されている。
ここで、図１に示す感度パターンを実現するための水平方向の１ラインにおける画素転送制御信号線（ＴＲＧ）について説明する。例えば、図１に示すＳＶＥジグザグ感度パターンにおける水平ライン方向に注目すると、１ラインに存在する感度は２種類である。このため、水平方向の１ライン上に、２種類の露光期間をもつためには、画素転送制御信号線（ＴＲＧ）が最低２本必要となる。
ここで、近年、画素の微細化が進む中で、カラーフィルタの感度差が画質に影響を及ぼすという現象が起こってきている。この感度差の影響を少なくする方法として、色別シャッター機構という方式を用いることが考えられる。この色別シャッター機構は、各画素のフィルター色毎に露光期間を変更し、感度差による影響を少なくする方法である。なお、各画素のフィルター色毎に露光期間を変更する場合には、例えば、感度の悪い色画素（例えば、Ｂ画素およびＲ画素）は露光期間を延ばし、感度のよい色画素（例えば、Ｇ画素）は露光期間を縮める。また、露光期間の差異については、演算処理で適宜、差分がなくなる方向の処理を行う。
この色別シャッター機構を行うためには、色毎に異なったタイミングで画素をリセットする機構が必要となる。ここで、ベイヤ配列を考えると、水平方向における１ライン上に色情報は２種類存在する。このため、色画素毎に接続される画素転送制御信号線が最低２本必要ということとなる。
また、色別シャッター機構を備え、図１に示すＳＶＥジグザグ感度パターンを実現する方法を考えてみると、ＳＶＥジグザグ感度パターンでは水平方向の１ライン上のＧ画素は同じ感度となる。一方、Ｒ画素またはＢ画素は、長時間露光および短時間露光の２種類の感度となる。すなわち、Ｂ画素およびＲ画素に接続されている画素転送制御信号線（ＴＲＧ）については、露光期間を２種類とする必要がある。このため、Ｇ画素に接続されている画素転送制御信号線（ＴＲＧ）は、少なくとも１本とすることができるが、Ｒ画素またはＢ画素に接続されている画素転送制御信号線（ＴＲＧ）は、少なくとも２本が必要になる。このため、画素転送制御信号線（ＴＲＧ）は、水平方向における１ラインにおいて少なくとも３本が必要となる。
すなわち、撮像素子１００は、特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を１ライン毎に少なくとも３本備える。
また、１ラインにおいて、複数の画素を構成する第１の分光感度の画素に接続される画素転送制御信号線を少なくとも１本とし、複数の画素を構成する第２の分光感度の画素または第３の分光感度の画素に接続される画素転送制御信号線を少なくとも２本とする。
ここで、特定方向（例えば、水平方向）において複数の画素を構成する第１の分光感度の画素および第２の分光感度の画素が交互に配置されるラインを第１ラインとする。また、特定方向において複数の画素を構成する第１の分光感度の画素および第３の分光感度の画素が交互に配置されるラインを第２ラインとする。この場合に、撮像素子１００において、第１ラインおよび第２ラインが直交方向（例えば、垂直方向）において交互に配置されている。
［制御信号のタイミングチャート例］
図４は、本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図４では、図３に示す各画素のうち、画素２０１乃至２０６に対応するタイミングチャートを示す。なお、図１では、画素２０１乃至２０６を太線の矩形で囲んで示す。また、図４では、ＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。
また、図４に示す横軸は、時間軸である。また、図４に示す各波形には、対応する図３に示す信号線と同一の符号を付して説明する。また、露光期間Ｅ１およびＥ２が、長時間露光に対応する期間であり、露光期間Ｅ３およびＥ４が、短時間露光に対応する期間である。なお、図４では、説明の容易のため、色別シャッターによる色毎の露光期間を変更しない例を示す。
図３に示すように、画素２０１乃至２０３（Ｒ１９、Ｇ２０、Ｒ２１）の画素リセット制御信号線ＲＳＴ１６１は、共通である。
ここで、画素電子シャッターは、画素リセット制御信号線ＲＳＴをＯＮ（リセットトランジスタＭ２はＮＭＯＳであるため、Ｈレベル）するとともに、画素転送制御信号線ＴＲＧを活性化することを同時に行うことを意味する。この画素電子シャッターにより、対象となるＰＤ（フォトダイオード）の蓄積電荷がリセットされる。このため、画素リセット制御信号線ＲＳＴがＯＮであっても、画素転送制御信号線ＴＲＧがＯＦＦであれば、対象のＰＤはリセットされない。
例えば、時間ｔ１において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７２、１７３とがＯＮとなるため、画素２０２、２０３の画素電子シャッターが切られる。このため、時間ｔ１から時間ｔ５までの間（露光期間Ｅ１）、画素２０２、２０３は露光される。
また、時間ｔ３において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７３とがＯＮとなるため、画素２０１の画素電子シャッターが切られる。このため、時間ｔ３から時間ｔ５までの間（露光期間Ｅ１）、画素２０１は露光される。
このように、水平方向の１ラインにおける複数の画素について、異なる露光期間で露光されるように各画素を制御することができる。
また、次のライン（画素２０４乃至２０６（Ｂ２６、Ｇ２７、Ｂ２８））についても同様に制御を行うことができる。
例えば、時間ｔ２において、画素リセット制御信号線ＲＳＴ１７６と、画素転送制御信号線ＴＲＧ１７９とがＯＮとなるため、画素２０６の画素電子シャッターが切られる。このため、時間ｔ２から時間ｔ６までの間（露光期間Ｅ２）、画素２０６は露光される。
また、時間ｔ４において、画素リセット制御信号線ＲＳＴ１７６と、画素転送制御信号線ＴＲＧ１７７、１７８とがＯＮとなるため、画素２０４、２０５の画素電子シャッターが切られる。このため、時間ｔ４から時間ｔ６までの間（露光期間Ｅ４）、画素２０４、２０５は露光される。ここで、露光期間Ｅ１＝Ｅ２であり、露光期間Ｅ３＝Ｅ４である。
このように、画素リセットのタイミングで、水平方向の１ラインにおける画素転送制御信号線ＴＲＧの３本を適宜ＯＮ／ＯＦＦする制御を行うことにより所望の感度パターンを生成することができる。
また、例えば、時間ｔ１乃至ｔ６における画素転送制御信号線ＴＲＧのＯＮ／ＯＦＦを入れ替えることにより、長時間露光画素および短時間露光画素の配列を入れ替えることができる。この配列例を図５、図７に示し、これらに対応するタイミングチャート例を図６、図８に示す。
［各画素の配列例およびタイミングチャート例］
ここでは、長時間露光画素および短時間露光画素の配列を入れ替える例について説明する。
図５は、本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。なお、図５は、図１の変形例であり、長時間露光画素および短時間露光画素の配列が入れ替えられている点が異なるが、これ以外については、図１と同様である。このため、図１と共通するものについては、図１と同一の符号を付して、これらの詳細な説明を省略する。
図６は、本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図６には、図５に示す長時間露光画素および短時間露光画素の配列を実現するためのタイミングチャートを示す。
なお、図６は、図４の変形例であり、時間ｔ１乃至ｔ６における画素転送制御信号線ＴＲＧのＯＮ／ＯＦＦを入れ替えた点が異なるが、これ以外については、図４と同様である。このため、図４と共通するものについては、図４と同一の符号を付して、これらの詳細な説明を省略する。
図５および図６に示すように、時間ｔ１乃至ｔ６における画素転送制御信号線ＴＲＧのＯＮ／ＯＦＦを入れ替えることにより、長時間露光画素および短時間露光画素の配列を入れ替えることができる。
［各画素の配列例およびタイミングチャート例］
ここでは、ＳＶＥジグザグ感度パターンの方向を変える例について説明する。
図７は、本技術の第１の実施の形態における撮像素子１００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。なお、図７は、図１の変形例であり、ＳＶＥジグザグ感度パターンの方向が入れ替えられている点が異なるが、これ以外については、図１と同様である。このため、図１と共通するものについては、図１と同一の符号を付して、これらの詳細な説明を省略する。
図８は、本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図８には、図７に示すＳＶＥジグザグ感度パターンの方向を変えた配列を実現するためのタイミングチャートを示す。
なお、図８は、図４の変形例であり、時間ｔ１乃至ｔ６における画素転送制御信号線ＴＲＧのＯＮ／ＯＦＦを入れ替えた点が異なるが、これ以外については、図４と同様である。このため、図４と共通するものについては、図４と同一の符号を付して、これらの詳細な説明を省略する。
図７および図８に示すように、時間ｔ１乃至ｔ６における画素転送制御信号線ＴＲＧのＯＮ／ＯＦＦを入れ替えることにより、ＳＶＥジグザグ感度パターンの方向を変えることができる。
このように、水平方向の１ラインにおいて画素転送制御信号線ＴＲＧを３本設け、画素電子シャッタータイミングを入れ替えることにより、所望のＳＶＥジグザグ感度パターンを生成することができる。
［色別シャッターの制御例］
次に、撮像素子１００を構成する各画素について色別シャッターの制御を行う例を示す。最初に、ＳＶＥジグザグ感度パターンではなく、一般的な単一露光撮像方法により色別シャッターの制御を行う場合における制御タイミング例を示す（図９）。次に、色別シャッターの制御を行い、かつ、ＳＶＥジグザグ感度パターンを実現するための制御タイミング例を示す（図１０）
［制御信号のタイミングチャート例］
図９は、本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図９には、図３に示す撮像素子１００において、一般的な単一露光撮像方法により色別シャッターを実現するためのタイミングチャートを示す。なお、図９は、図４の変形例であるため、図４と共通する各信号線については、図４と同一の符号を付して、これらの詳細な説明を省略する。
上述したように、画素の微細化に伴い、カラーフィルタの色毎に感度が異なることにより、低感度の画素において十分な信号量が得られないおそれがある。そこで、このような感度差が最終的な信号処理に与える悪影響を軽減することが重要となる。例えば、Ｇ画素は、Ｒ画素およびＢ画素よりも一般的に感度が高いため、Ｇ画素については、露光期間を短く設定することができる。このように、画素の種類毎に露光期間に差を持たせることにより、カラーフィルタの感度差を相殺する方法（色別シャッター）をとることが考えられる。
例えば、時間ｔ１１において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７２、１７４とがＯＮとなるため、画素２０１、２０３の画素電子シャッターが切られる。また、時間ｔ１２において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７３とがＯＮとなるため、画素２０２の画素電子シャッターが切られる。すなわち、時間ｔ１１のタイミングでＲ画素の画素電子シャッターが切られ、時間ｔ１２のタイミングでＧ画素の画素電子シャッターが切られる。そして、時間ｔ５のタイミングで、画素転送制御信号線ＴＲＧ１７２乃至１７４に接続されている画素２０１乃至２０３が同時に読み出される。すなわち、時間ｔ１１から時間ｔ１５までの間（露光期間Ｅ１１）、画素２０１、２０３は露光され、時間ｔ１２から時間ｔ１５までの間（露光期間Ｅ１２）、画素２０２は露光される。
このように、露光期間Ｅ１１およびＥ１２の露光期間差を生じさせ、カラーフィルタの感度差を露光期間で相殺することができる。すなわち、色別シャッターを行う場合には、水平方向の１ラインについて、２つの露光制御が必要であるため、画素転送制御信号線ＴＲＧは、最低でも２本が必要となる。
なお、画素２０４乃至２０６についても、露光期間Ｅ１３およびＥ１４の露光期間差を生じさせ、カラーフィルタの感度差を露光期間で相殺することができる。
［制御信号のタイミングチャート例］
図１０は、本技術の第１の実施の形態における撮像素子１００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図１０には、図３に示す撮像素子１００において、色別シャッターを行い、かつ、ＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。
なお、図１０は、図９の変形例であるため、図９と共通する各信号線については、図９と同一の符号を付して、これらの詳細な説明を省略する。また、図１０は、図９に示すタイミングチャートのうち、画素転送制御信号線ＴＲＧ１７４の画素電子シャッターのタイミングが異なる。
すなわち、画素転送制御信号線ＴＲＧ１７４は、画素（Ｒ画素）２０１に接続され、かつ、短時間露光画素であるため、長時間露光画素の露光期間ＬＥ１よりも短い露光期間ＳＥ１とするための制御を行う。
例えば、時間ｔ２１において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７２とがＯＮとなるため、画素（Ｒ画素）２０３の画素電子シャッターが切られる。また、時間ｔ２２において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７３とがＯＮとなるため、画素（Ｇ画素）２０２の画素電子シャッターが切られる。
また、時間ｔ２４において、画素リセット制御信号線ＲＳＴ１７１と、画素転送制御信号線ＴＲＧ１７４とがＯＮとなるため、画素（Ｒ画素）２０１の画素電子シャッターが切られる。すなわち、時間ｔ２１、ｔ２４のタイミングでＲ画素の画素電子シャッターが切られ、時間ｔ２２のタイミングでＧ画素の画素電子シャッターが切られる。
そして、時間ｔ２７のタイミングで、画素転送制御信号線ＴＲＧ１７２乃至１７４に接続されている画素２０１乃至２０３が同時に読み出される。すなわち、時間ｔ２１から時間ｔ２７までの間（露光期間ＬＥ１）、画素２０３は露光され、時間ｔ２２から時間ｔ２７までの間（露光期間ＬＥ２）、画素２０２は露光される。このように、長時間露光画素（Ｒ画素、Ｇ画素）については、露光期間ＬＥ１およびＬＥ２の露光期間差を生じさせる。また、時間ｔ２４から時間ｔ２７までの間（露光期間ＳＥ１）、画素２０１は露光される。
このように、長時間露光画素（Ｒ画素、Ｇ画素）の露光期間ＬＥ１およびＬＥ２の露光期間差を生じさせ、カラーフィルタの感度差を露光期間で相殺することができる。すなわち、色別シャッターを行い、かつ、ＳＶＥジグザグ感度パターンを実現する場合には、Ｒ画素およびＢ画素の長時間露光および短時間露光の制御を行う必要があり、画素転送制御信号線ＴＲＧは、少なくとも２本必要である。この場合に、Ｇ画素と、Ｒ画素またはＢ画素とは、色別シャッターを行うため、画素転送制御信号線ＴＲＧをそれぞれ分ける必要がある。このため、水平方向の１ラインにおいて、画素転送制御信号線が最低でも３本必要となる。
なお、画素２０４乃至２０６についても、短時間露光画素（Ｂ画素、Ｇ画素）の露光期間ＳＥ２およびＳＥ３の露光期間差を生じさせ、カラーフィルタの感度差を露光期間で相殺することができる。
このように、本技術の第１の実施の形態では、第１ラインにおける少なくとも２本の画素転送制御信号線を用いて、第１ラインを構成する一部の画素を長時間露光画素（第一画素）とし、第１ラインを構成する他の画素を短時間露光画素（第二画素）とする。同様に、第２ラインにおける少なくとも２本の画素転送制御信号線を用いて、第２ラインを構成する一部の画素を長時間露光画素（第一画素）とし、第２ラインを構成する他の画素を短時間露光画素（第二画素）とする。
また、１ラインにおいて、少なくとも２本の画素転送制御信号線を用いて、長時間露光画素（第一画素）を構成するＧ画素の露光期間を、第一画素を構成するＲ画素またはＢ画素の露光期間よりも短くする。
また、１ラインにおいて、少なくとも２本の画素転送制御信号線を用いて、短時間露光画素（第二画素）を構成するＧ画素の露光期間を、短時間露光画素（第二画素）を構成するＲ画素またはＢ画素の露光期間よりも短くする。
また、本技術の第１の実施の形態は、３本備えられる画素転送制御信号線を用いて、１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御する撮像方法として把握することができる。
このように、本技術の第１の実施の形態では、水平方向の１ライン上に画素転送制御信号線ＴＲＧを３本設け、これらの各画素転送制御信号線ＴＲＧを制御することにより、ＣＩＳにおけるＳＶＥジグザグ感度パターンを実現することができる。また、ＣＦ感度差を保証するための色別シャッターを行うＣＩＳについても、ＳＶＥジグザグ感度パターンを実現することができる。また、時分割読み出しを行う回路構造であってもＳＶＥジグザグ感度パターンを実現することができる。また、これらの各画素転送制御信号線ＴＲＧを制御することにより、ある程度制限はあるものの、所望の画素感度パターンを生成することができる。すなわち、本技術の第１の実施の形態によれば、適切な撮像制御を行うことができる。
＜２．第２の実施の形態＞
本技術の第１の実施の形態では、色別シャッター機構を備え、かつ、ＳＶＥジグザグ感度パターンを実現するため、水平方向の１ライン上に画素転送制御信号線を３本設ける例を示した。ここで、色別シャッター機構を備えていない撮像素子であっても、画素転送制御信号線が３本必要となる撮像素子も考えられる。例えば、垂直方向の２画素について１つのＡ／Ｄ変換器を実装する回路構成の場合には、画素転送制御信号線が３本必要となる。
そこで、本技術の第２の実施の形態では、画素転送制御信号線が３本必要となる撮像素子の他の例を示す。
［画素制御回路および画素配線の構成例］
図１１は、本技術の第２の実施の形態における撮像素子３００の画素制御回路および画素配線の構成例を示す図である。なお、撮像素子３００は、図３に示す撮像素子１００の変形例であるため、撮像素子１００と共通する部分については、その説明の一部を省略する。
撮像素子３００は、垂直走査制御回路３１０と、水平転送回路３２０と、カラムスイッチ３３１乃至３３４と、Ａ／Ｄ変換器３３５乃至３３８と、メモリ３４１乃至３４４と、複数の画素（画素Ｒ１乃至画素Ｂ４８）とを備える。なお、垂直走査制御回路３１０は、図３に示す垂直走査制御回路１１０に対応し、水平転送回路３２０は、図３に示す水平転送回路１２０に対応する。また、複数の画像（画素Ｒ１乃至画素Ｂ４８）は、図３に示す複数の画像（画素Ｒ１乃至画素Ｂ４８）に対応する。
カラムスイッチ３３１乃至３３４は、制御部（図示せず）からの信号に基づいて、２つの画素からの信号を選択して、Ａ／Ｄ変換器３３５乃至３３８に出力するものである。
Ａ／Ｄ変換器３３５乃至３３８は、カラムスイッチ３３１乃至３３４からの画像データ（アナログ値）をデジタルデータ（デジタル値）に変換するＡ／Ｄ変換器である。
メモリ３４１乃至３４４は、Ａ／Ｄ変換器３３５乃至３３８により変換されたデジタルデータを順次保存するメモリである。
ここで、通常は、画素のピッチに合わせてＡ／Ｄ変換器（Ａ／Ｄ変換回路）を実装することが一般に行われているが、画素の微細化による影響により、Ａ／Ｄ変換器の縮小が設計制約上、画素のピッチで収まらなくなりつつある。このため、図１１に示すように、２画素のピッチで１つのＡ／Ｄ変換器を実装する撮像素子が提案されている。
ただし、１つのＡ／Ｄ変換器は、一度に１画素しか読み出せないため、水平方向の１ラインにおいて２画素で１つのＡ／Ｄ変換器を実装する場合には、２画素の読み出しを２回に分けて行う必要がある。
例えば、画素４０１および４０２は、水平方向における同一ライン上に存在し、それぞれが垂直信号線ＶＳＬ３５３および３５４に接続されている。また、垂直信号線ＶＳＬ３５３および３５４は、同一のＡ／Ｄ変換器３３６に接続されている。このため、画素４０１および４０２を同時刻に読み出すことは不可能であり、例えば、各画素の読み出し時間をずらす必要がある。例えば、画素４０１の読み出しを終了した後に、画素４０２の読み出しを行う読み出し方法を採用することができる。この場合には、水平方向における１ラインについて、Ａ／Ｄ変換にかかる時間が２倍となる。
ここで、画素電子シャッターのタイミングについて説明する。ここでは、説明の容易のため、画素電子シャッターとして、ＳＶＥ読み出しでなく、単一露光期間での読み出しについて説明する。
通常は、時分割読み出しを行わない場合には、ある対象の読み出し行と、その他の読み出し行との画素の露光期間を等しくする必要がある。このため、全ての行の読み出しタイミングと、画素電子シャッターのタイミングとの時間差が等しくなるように、垂直走査制御回路３１０は、各信号線を制御する。
また、時分割読み出しを行う場合についても同様に、各画素の読み出しタイミングと、画素電子シャッターのタイミングとの露光期間が等しくなるように、画素電子シャッターを切る必要がある。すなわち、水平方向における同一ライン上で同一のＡ／Ｄ変換器に接続されている画素は、異なる読み出しタイミングで読み出される。このため、各画素の読み出しタイミングと、画素電子シャッターのタイミングとの露光期間が等しくなるように、画素電子シャッターを切る必要がある。
［制御信号のタイミングチャート例］
図１２は、本技術の第２の実施の形態における撮像素子３００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図１２には、図１１に示す撮像素子３００において、ＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。また、図１２では、図１１に示す各画素のうち、画素４０１乃至４０６に対応するタイミングチャートを示す。
例えば、時間ｔ３１において、画素リセット制御信号線ＲＳＴ３７１と、画素転送制御信号線ＴＲＧ３７２とがＯＮとなるため、画素（Ｒ画素）４０３の画素電子シャッターが切られる。また、時間ｔ３２において、画素リセット制御信号線ＲＳＴ３７１と、画素転送制御信号線ＴＲＧ３７３とがＯＮとなるため、画素（Ｇ画素）４０２の画素電子シャッターが切られる。すなわち、画素４０３、４０２の読み出しタイミング（時間ｔ３７、ｔ３８）がずれているため、この読み出しタイミングの差分だけ画素４０３、４０２の画素電子シャッターのタイミング（時間ｔ３１、ｔ３２）をずらしている。また、時間ｔ３１から時間ｔ３７までの間（露光期間Ｅ２１）、画素４０３は露光され、時間ｔ３２から時間ｔ３８までの間（露光期間Ｅ２２）、画素４０２は露光される。なお、露光期間Ｅ２１＝Ｅ２２である。
また、時間ｔ３４において、画素リセット制御信号線ＲＳＴ３７１と、画素転送制御信号線ＴＲＧ３７４とがＯＮとなるため、画素（Ｒ画素）４０１の画素電子シャッターが切られる。画素（Ｒ画素）４０１は、時間ｔ３７で読み出される。すなわち、時間ｔ３４から時間ｔ３７までの間（露光期間Ｅ２４）、画素４０１は露光される。
このように、水平方向における同一ライン上の画素４０１乃至４０３の画素電子シャッターが全て切られ、かつ、ＳＶＥジグザグ感度パターンを実現するための長時間露光期間Ｅ２１、Ｅ２２と、短時間露光期間Ｅ２４との２つの感度で露光が制御される。これにより、時分割読み出しのための読み出し方法および画素電子シャッター制御を行うことができる。
また、画素４０６は、時間ｔ３３において画素電子シャッター動作が行われ、時間ｔ３３から時間ｔ４０までの間（露光期間Ｅ２３）、露光される。また、画素４０５は、時間ｔ３５において画素電子シャッター動作が行われ、時間ｔ３５から時間ｔ３９までの間（露光期間Ｅ２５）、露光される。また、画素４０４は、時間ｔ３６において画素電子シャッター動作が行われ、時間ｔ３６から時間ｔ４０までの間（露光期間Ｅ２６）、露光される。ここで、露光期間Ｅ２１＝Ｅ２２＝Ｅ２３であり、露光期間Ｅ２４＝Ｅ２５＝Ｅ２６である。
このように、本技術の第２の実施の形態では、２つの画素ピッチで１つのＡ／Ｄ変換器を実装する回路構成について、水平方向における１ラインに画素転送制御信号線を少なくとも３本設ける。すなわち、１つのＡ／Ｄ変換器で読む水平方向における１ラインの２画素の画素転送ゲート信号線は、読み出し時にゲートをＯＮするタイミングをずらす必要があるため、少なくとも２本が必要になる。また、ＳＶＥジグザク感度パターンを実現する場合には、水平方向における１ライン上のＧ画素を挟んで隣合うＲ画素またはＢ画素について露光期間を変える必要があるため、画素転送制御信号線を分ける必要がある。このように、水平方向における１ラインに画素転送制御信号線を少なくとも３本設けることにより、２つの画素ピッチで１つのＡ／Ｄ変換器を実装する回路構成について、ＳＶＥジグザグ感度パターンを実現することができる。すなわち、本技術の第２の実施の形態によれば、適切な撮像制御を行うことができる。
＜３．第３の実施の形態＞
本技術の第１および第２の実施の形態では、各画素から読み出された信号を加算せずに用いる例を示した。ここで、各画素から読み出された信号を加算して用いる撮像素子も存在する。
そこで、本技術の第３の実施の形態では、各画素から読み出された信号を加算して用いる撮像素子の例を示す。
［各画素の配列例］
図１３は、本技術の第３の実施の形態における撮像素子５００の受光部に装着されるカラーフィルタの画素配列の一例を示す図である。なお、図１３は、図１の変形例であり、長時間露光画素および短時間露光画素の配列が入れ替えられている点が異なるが、これ以外については、図１と同様である。このため、図１と共通するものについては、図１と同一の符号を付して、これらの詳細な説明を省略する。
また、図１３では、２画素加算を行った後に、図１４に示すＳＶＥジグザグ感度パターンとなる画素配列の一例を示す。
ここで、画素加算として、画素駆動により縦方向に加算（加算および加算平均）した出力を求め、水平転送回路を通った後に、画角のアスペクト比を合わせるために横方向に論理演算で加算する加算方法が用いられることが多い。
図１３では、水平方向の１ライン上の画素が、その画素から２画素下（または、２画素上）の同色の画素を、同時刻に読み出し加算する例を示す。例えば、Ｒ／Ｇ画素加算ライン４５１を構成する各画素（点線の矩形内の画素）と、Ｒ／Ｇ画素加算ライン４５３を構成する各画素（点線の矩形内の画素）とについて、垂直方向（縦方向）の画素同士で加算される。同様に、Ｂ／Ｇ画素加算ライン４５２を構成する各画素と、Ｂ／Ｇ画素加算ライン４５４を構成する各画素とについて、垂直方向の画素同士で加算される。また、同様に、Ｒ／Ｇ画素加算ライン４５５、４５７、Ｂ／Ｇ画素加算ライン４５６、４５８についても垂直方向の画素同士で加算される。なお、加算対象となる２画素は、同色であり、かつ、露光期間を合わせる必要がある
このように、画素加算が行われることにより、水平転送回路への出力は、縦方向に画素数が半分となる。この画素加算後の配列例を図１４に示す。
［画素加算後の出力例］
図１４は、本技術の第３の実施の形態における撮像素子５００を構成する画素について行われた画素加算後の出力例を示す図である。すなわち、図１４には、図１３に示す露光制御された感度パターンについて画素加算して読み出しされた後の出力例を示す。
なお、図１４に示す太線の矩形４７１内の各画素は、図１３に示す太線の矩形４６１内の各画素について行われた画素加算の出力に対応する。また、図１４に示す点線の矩形４７２内の各画素は、図１３に示す点線の矩形４６２内の各画素について行われた画素加算の出力に対応する。
例えば、太線の矩形４７１内の上側のラインの各画素は、図１３に示すＲ／Ｇ画素加算ライン４５１を構成する各画素と、Ｒ／Ｇ画素加算ライン４５３を構成する各画素とについて行われた画素加算の出力に対応する。また、太線の矩形４７１内の下側のラインの各画素は、図１３に示すＢ／Ｇ画素加算ライン４５２を構成する各画素と、Ｂ／Ｇ画素加算ライン４５４を構成する各画素とについて行われた画素加算の出力に対応する。
図１４に示すように、図１３に示す配列において画素加算を行った後の画素データのパターンは、ＳＶＥジグザグ感度パターンと同じ配列となる。このため、画素加算の動作においても、ＳＶＥジグザグ感度パターンと同じ信号処理を用いることができるため、回路規模の増加を抑えることができる。
［縦方向４画素共有画素回路の構成例］
図１５は、本技術の第３の実施の形態における撮像素子５００に備えられている画素の基本回路の構成例を示す図である。図１５では、縦方向において４画素共有を行うＣＩＳの画素回路の構成例を示す。
図１５では、縦方向に連続して配置されている画素（ｐｄ０乃至ｐｄ３）が、１つのｆｄに、画素転送トランジスタｔｒｓ０乃至ｔｒｓ３を介して接続されている縦方向４画素共有画素回路を示す。また、これらの各画素は、画素転送制御信号線ｔｒｇ０乃至ｔｒｇ３と、画素読み出し選択制御信号線ｓｅｌと、垂直信号線（読み出し線）ｖｓｌと、画素リセット制御信号線ｒｓｔとに接続されている。
なお、縦方向において４画素共有を行う点以外の構成および動作については、図２に示す画素回路と略同様であるため、ここでの詳細な説明を省略する。
［画素制御回路および画素配線の構成例］
図１６は、本技術の第３の実施の形態における撮像素子５００の画素制御回路および画素配線の構成例を示す図である。すなわち、図１６には、縦方向４画素共有画素を用いた場合におけるＳＶＥ制御回路の一例を示す。なお、撮像素子５００は、図３に示す撮像素子１００の変形例であるため、撮像素子１００と共通する部分については、その説明の一部を省略する。
ここで、図１６では、便宜上、画素リセット制御信号線ＲＳＴおよび画素読み出し選択制御信号線ＳＥＬが各画素に接続されているが、画素転送制御信号線ＴＲＧが活性化している画素にリセット活性化信号が入力されたときのみリセット動作が行われる。また、画素読み出し選択制御信号線ＳＥＬおよび画素転送制御信号線ＴＲＧが同時に活性化された画素のみ読み出し動作が行われる。
また、図１５に示す画素選択ゲート端子ｓｅｌに画素読み出し選択制御信号線ＳＥＬが接続され、画素リセットゲート端子ｒｓｔに画素リセット制御信号線ＲＳＴが接続される。
［制御信号のタイミングチャート例（デジタル加算）］
図１７は、本技術の第３の実施の形態における撮像素子５００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図１７には、図１６に示す撮像素子５００において、図１４に示すＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。また、図１７では、デジタル加算を用いる際におけるタイミングチャートを示す。なお、説明の容易のため、図１７では、色別シャッター機構を使用しない例を示す。
ここで、デジタル加算は、加算対象である２画素のうち、１画素をＡ／Ｄ変換してＡ／Ｄ変換値とした後に、もう一方の１画素をそのＡ／Ｄ変換値に上乗せして読み出し２画素分の加算動作を行う方式である。
例えば、図１６に示す画素転送制御信号線ＴＲＧ５６２乃至５６４に接続されている水平方向における１ラインの各画素は、時間ｔ４９のタイミングで同時に読み出しが行われる。このように読み出されたデータについてＡ／Ｄ変換５３１乃至５３６によるＡ／Ｄ変換が終了した後に、加算対象である画素転送制御信号線ＴＲＧ５６８乃至５７０に接続されている水平方向における１ラインの各画素が、時間ｔ５０のタイミングで読み出される。この際に、時間ｔ４９のタイミングで読み出されたＡ／Ｄ変換データに、時間ｔ１０のタイミングで読み出されたＡ／Ｄ変換データが上乗せされる。
その後、各列にあるメモリ５４１乃至５４６に加算されたデータが記憶され、水平転送回路５２０により、後段の演算回路（図示せず）に送られる。
ここで、ＳＶＥジグザグ感度パターンを実現する場合には、図１３に示すような配列になるように、露光期間について露光制御を行う必要がある。そこで、以下では、その露光制御例について説明する。
図１７では、長時間露光が行われる画素は、画素転送制御信号線ＴＲＧ５６２、５６３、５６７、５６９、５７０、５７１に接続されている画素である。このうち、画素転送制御信号線ＴＲＧ５６２、５６３は、時間ｔ４９のタイミングで読み出され、その露光期間は露光期間Ｅ３１である。
また、加算対象となる画素（画素転送制御信号線ＴＲＧ５６９、５７０に接続されている画素（時間ｔ５０で読み出される画素））の露光期間Ｅ３２を、露光期間Ｅ３１と同一とする必要がある。このため、時間ｔ４９および時間ｔ５０の差分に相当する時間ｔ４２のタイミングで画素電子シャッターを切る。すなわち、露光期間Ｅ３２＝Ｅ３１である。
また、画素転送制御信号線ＴＲＧ５６２、５６３と水平方向の同一ラインにある画素転送制御信号線ＴＲＧ５６４に接続されている画素は、短時間露光期間Ｅ３３となるように時間ｔ４５のタイミングで画素電子シャッターが切られる。
また、長時間露光の制御と同様に、加算対象の画素（画素転送制御信号線ＴＲＧ５６８に接続されている画素（時間ｔ５０で読み出される画素））の露光期間Ｅ３４を、露光期間Ｅ３３と同一とする必要がある。このため、時間ｔ４９および時間ｔ５０の差分に相当する時間ｔ４６のタイミングで画素電子シャッターが切られる。すなわち、露光期間Ｅ３３＝Ｅ３４である。
同様に、画素転送制御信号線ＴＲＧ５６５乃至５６７、画素転送制御信号線ＴＲＧ５７１乃至５７３に接続されているＢ画素、Ｇ画素についても、長時間露光期間Ｅ３５＝Ｅ３６、短時間露光期間Ｅ３７＝Ｅ３８の関係が成り立つように制御される。すなわち、図１３に示す感度パターンとなるように制御される。
［制御信号のタイミングチャート例（アナログ加算）］
図１８は、本技術の第３の実施の形態における撮像素子５００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図１８には、図１６に示す撮像素子５００において、図１４に示すＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。また、図１８では、アナログ加算を用いる際におけるタイミングチャートを示す。なお、説明の容易のため、図１８では、色別シャッター機構を使用しない例を示す。
ここで、アナログ加算は、読み出し動作時にＰＤ（Photon Diode）からＦＤ（Floationg Diffusion）に電荷を転送する動作を、２画素または複数画素分同時に完全転送することにより行う加算方法である。例えば、図１５に示す縦方向４画素共有画素における同色の２画素を、読み出し動作の際に同時に転送動作を行う。
例えば、図１６に示す画素転送制御信号線ＴＲＧ５６２に接続されている画素Ｒ３に対するアナログ加算の際に同時に読み出される画素Ｒ１５は、画素転送制御信号線ＴＲＧ５７０に接続されている。このため、時間ｔ６１のタイミングで同時に画素電子シャッターが切られ、時間ｔ６５のタイミングで同時に読み出し動作が行われる。
同様に、図１６に示す画素Ｇ２および画素Ｇ１４に接続されている画素転送制御信号線ＴＲＧ５６３およびＴＲＧ５６９についても同じ制御がされる。
また、図１６に示す画素Ｒ１および画素Ｒ１３に接続されている画素転送制御信号線ＴＲＧ５６４およびＴＲＧ５６８についても、時間ｔ６５で同時に加算読み出し動作が行われる。ただし、この場合には、ＳＶＥ制御を行うために露光期間を短くした時間ｔ６３で同時に画素電子シャッターが切られる。
また、時間ｔ６６で読み出される水平ラインの１画素下の画素については、時間ｔ６２のタイミングで、画素転送制御信号線ＴＲＧ５６７およびＴＲＧ５７１に接続されている画素が、画素電子シャッターを切られる。この場合には、ＳＶＥにおける長時間露光制御がなされ、水平方向の１ラインのその他の画素は、時間ｔ６４のタイミングで画素電子シャッターが切られ、ＳＶＥにおける短時間露光制御がなされる。このような制御により、図１３に示す感度パターンが実現され、加算後のデータは、図１４に示すようなＳＶＥジグザグ感度画素配列の出力が得られる。これにより、ＳＶＥジグザグ感度パターンと同じ信号処理を用いることができるため、回路規模の増加を抑えることができる。このように、本技術の第３の実施の形態によれば、適切な撮像制御を行うことができる。
このように、本技術の第３の実施の形態では、垂直方向において隣接する２つの第１ラインを構成する各画素について、垂直方向のライン単位で同一種類の画素を加算する。そして、垂直方向において隣接する２つの第２ラインを構成する各画素について、垂直方向のライン単位で同一種類の画素を加算する。これにより、加算後の画素信号の配列をベイヤ配列（図１４に示すＳＶＥジグザグ感度画素配列）とすることができる。
＜４．第４の実施の形態＞
本技術の第３の実施の形態では、縦方向４画素共有画素を用いる例を示した。ここで、４以上の画素を共有する撮像素子も存在する。
そこで、本技術の第４の実施の形態では、８画素共有画素を用いる撮像素子の例を示す。
［８画素共有画素回路の構成例］
図１９は、本技術の第４の実施の形態における撮像素子７００に備えられている画素の基本回路の構成例を示す図である。図１９では、縦４画素および横２画素で１つのＦＤを共有する場合における８画素共有画素回路の構成例を示す。
図１９に示すように、図１５に示す４画素共有画素において、もう１列画素が増えるため、水平方向の１ラインの画素転送制御信号線ｔｒｇ４乃至ｔｒｇ７を別々に設ける必要がある。画素転送制御信号線ｔｒｇ４乃至ｔｒｇ７を設け、８画素共有を行う点以外の構成および動作については、図１５に示す画素回路と略同様であるため、ここでの詳細な説明を省略する。
［画素制御回路および画素配線の構成例］
図２０は、本技術の第４の実施の形態における撮像素子７００の画素制御回路および画素配線の構成例を示す図である。すなわち、図２０には、８画素共有画素を用いた場合におけるＳＶＥ制御回路の一例を示す。なお、撮像素子７００は、図１６に示す撮像素子５００の変形例であるため、撮像素子５００と共通する部分については、その説明の一部を省略する。
ここで、撮像素子７００では、横方向の２画素で画素共有をしているため、垂直信号線ＶＳＬは、水平方向の画素数の半分の数だけ存在する。また、垂直信号線ＶＳＬ１本に対して、Ａ／Ｄ変換器７３１乃至７３３およびメモリ７４１乃至７４３が１つずつ接続されているため、水平方向の１ラインでは、奇数列と偶数列で分けてＡ／Ｄ変換する時分割読み出しが行われる。
［制御信号のタイミングチャート例（アナログ加算）］
図２１は、本技術の第４の実施の形態における撮像素子７００を構成する各画素への制御信号を模式的に表すタイミングチャートである。図２１には、図２０に示す撮像素子７００において、アナログ加算読み出しによるＳＶＥジグザグ感度パターンを実現するためのタイミングチャートを示す。なお、説明の容易のため、図２１では、色別シャッター機構を使用しない例を示す。
画素転送制御信号線ＴＲＧ７６２乃至７６４に接続されている画素に着目すると、これのアナログ加算対象となる画素は、画素転送制御信号線ＴＲＧ７６８乃至７７０に接続されている。
ここで、アナログ加算を行う場合には、画素共有内の同色の２画素の画素電子シャッターおよび読み出しのタイミングを同じ時刻に設定する必要がある。例えば、画素転送制御信号線ＴＲＧ７６２に接続されているＲ画素に着目すると、これのアナログ加算対象となる画素は、画素転送制御信号線ＴＲＧ７７０に接続されている。このため、時間ｔ７１のタイミングで画素電子シャッターが同時に切られ、時間ｔ７７のタイミングで読み出し動作が同時に行われる。この場合には、ＳＶＥ露光制御として長時間露光が行われ、露光期間Ｅ５１となる。
また、画素転送制御信号線ＴＲＧ７６３に接続されているＧ画素に着目すると、これのアナログ加算対象となる画素は、画素転送制御信号線ＴＲＧ７６９に接続されている。
ここで、ＳＶＥ露光制御としては、画素転送制御信号線ＴＲＧ７６２に接続されているＲ画素と同じく長時間露光制御を行うが、水平方向における１ライン上では隣り合う画素であるために時分割読み出しを行う必要がある。このため、読み出しは、時間ｔ７８のタイミングで行われる。
例えば、画素転送制御信号線ＴＲＧ７６３、７６９に接続されている画素は、時間ｔ７２のタイミングで画素電子シャッターが同時に切られるが、露光期間Ｅ５２＝Ｅ５１となるように時間ｔ７２が決定される。
また、水平方向における同一ライン上の残りの画素（画素転送制御信号線ＴＲＧ７６４に接続されている画素）は、短時間露光で制御される。これのアナログ加算対象となる画素は、画素転送制御信号線ＴＲＧ７６８に接続されている。また、Ｒ画素であるため、時間ｔ７７のタイミングで読み出される。また、短時間露光のため、露光期間Ｅ５１およびＥ５２よりも短い露光期間Ｅ５４の露光制御を行う。このため、時間ｔ７４のタイミングで画素電子シャッターが切られる。
続いて、１画素下の画素行について説明する。例えば、画素転送制御信号線ＴＲＧ７６５乃至７６７のうち、画素転送制御信号線ＴＲＧ７６６に接続されているＧ画素は、時間ｔ７９のタイミングで読み出される。これのアナログ加算対象となる画素（画素転送制御信号線ＴＲＧ７７２に接続されている画素）も時間ｔ７９のタイミングで同時に読み出される。これらの画素は、ＳＶＥ制御において短時間露光で制御されるため、露光期間Ｅ５４と同じ露光期間となるように時間ｔ７５のタイミングで画素電子シャッターが切られる。
また、水平同一ラインで、かつ、短時間露光される画素（画素転送制御信号線ＴＲＧ７６５に接続されているＢ画素）と、これのアナログ加算対象となる画素転送制御信号線ＴＲＧ７７３に接続されるＢ画素とは、時分割読み出しをする必要がある。すなわち、このＢ画素の読み出しタイミングは、Ｇ画素とずらして時分割読み出しをする必要があり、時間ｔ８０のタイミングで読み出される。この場合に、露光期間Ｅ５６＝Ｅ５５とするため、時間ｔ７６のタイミングで画素電子シャッターが切られる。
また、水平同一ラインの残りの画素（画素転送制御信号線ＴＲＧ７６７に接続されている画素）と、これのアナログ加算対象となる画素（画素転送制御信号線ＴＲＧ７７１に接続されている画素）とは、時間ｔ８０のタイミングで読み出される。この場合に、これらの各画素は、ＳＶＥ制御により長時間露光を行う必要があるため、露光期間Ｅ５１＝Ｅ５３となるように時間ｔ７３のタイミングで画素電子シャッターが切られる。
以上の動作により、８画素共有画素においても図１３に示すような加算前のＳＶＥ露光パターンを生成することが可能となる。すなわち、本技術の第４の実施の形態によれば、適切な撮像制御を行うことができる。
＜５．第５の実施の形態＞
本技術の第１乃至第４の実施の形態では、水平方向の１ラインを構成する各画素の画素転送制御信号線を３本設ける例を示した。このように、画素転送制御信号線を３本設ける場合には、画素転送制御信号線の負荷容量の悪影響を軽減するように、レイアウトを工夫することが重要である。
そこで、本技術の第５の実施の形態では、画素転送制御信号線の負荷容量の悪影響を軽減するためのレイアウトの例を示す。
［画素転送制御信号線のレイアウト例］
図２２は、本技術の第５の実施の形態における撮像素子を構成する画素および画素転送制御信号線のレイアウトの一例を模式的に示す図である。
図２２では、各画素を矩形で示し、その矩形内に各画素の種類を付す。また、画素転送制御信号線ＴＲＧを水平方向に長い矩形で示し、接続されている画素の位置に、内部に×を付した矩形を配置して示す。
図２２に示すように、本技術の第５の実施の形態では、Ｇ画素に接続する画素転送制御信号線ＴＲＧを、Ｒ画素またはＢ画素の２本の画素転送制御信号線ＴＲＧで挟むように配置する。
例えば、Ｇ画素の場合には、それぞれの画素転送制御信号線ＴＲＧに接続される画素数がＲ画素およびＢ画素に対して２倍である。ここで、画素転送制御信号線ＴＲＧに接続される画素数が異なると、その配線の負荷が異なることになり、この差分が現像した際に画像に現れる可能性がある。
例えば、ＳＶＥでない単一露光での撮像を行なった場合、Ｒ画素に接続される２本の画素転送制御信号線ＴＲＧは、画素電子シャッターのタイミングおよび読み出しのタイミングで２本同時にＯＮ／ＯＦＦ制御される。
そこで、Ｒ画素またはＢ画素に接続される２本の画素転送制御信号線ＴＲＧの間に、Ｇ画素に接続される１本の画素転送制御信号線ＴＲＧを配置することにより、Ｇ画素との線間容量等の負荷を等しくすることができる。このため、同色間の負荷容量によるタイミングズレが生じにくい構造とすることができる。また、画素内にはその他の制御信号線および電源グランド線も存在するため、Ｒ画素およびＢ画素の制御信号線に対して、適切な対応が必要となる。
例えば、画素が形成される面の反対側の面に、画素転送制御信号線等の配線をなす配線層を形成する撮像素子（例えば、特開２００３−３１７８５号参照。）に適用することができる。すなわち、画素が形成される面の反対側の面に、３本の画素転送制御信号線等の配線をなす配線層を形成する撮像素子とすることができる。この場合には、３本の画素転送制御信号線を、配線層の同じ高さとするように配置することができる。これにより、画素の微細化に対応する撮像素子を提供することができる。
このように、配線の配置や物理位置の順番等に工夫することにより、シェーディング等を軽減し、制御信号線の負荷容量の悪影響を軽減することができる。すなわち、本技術の第５の実施の形態によれば、適切な撮像制御を行うことができる。
＜６．適用例＞
本技術の第１乃至第５の実施の形態では、１ラインを構成する複数の画素であって露光タイミングが異なる複数の画素に接続される画素転送制御信号線を少なくとも３本とする撮像素子の例を示した。以下では、これらの撮像素子を備える撮像装置の例を示す。
［撮像装置の機能構成例］
図２３は、本技術の実施の形態における撮像装置８００の機能構成例を示すブロック図である。
撮像装置８００は、撮像素子８１０と、画像処理部８２０と、記録制御部８３０と、コンテンツ記憶部８４０と、表示制御部８５０と、表示部８６０と、制御部８７０と、操作受付部８８０とを備える。
撮像素子８１０は、制御部８７０の指示に基づいて、画像信号を生成するものであり、生成された画像信号を画像処理部８２０に出力する。具体的には、撮像素子８１０は、光学系（図示せず）を介して入射された被写体の光を電気信号に変換する。なお、撮像素子８１０は、本技術の第１乃至第５の実施の形態に示す各撮像素子に対応する。また、光学系は、被写体からの入射光を集光するレンズ群や絞りにより構成され、このレンズ群により集光された光が絞りを介して撮像素子８１０に入射される。
画像処理部８２０は、制御部８７０の指示に基づいて、撮像素子８１０から出力された画像信号（デジタル信号）について各種画像処理を施すものである。そして、画像処理部８２０は、各種画像処理が施された画像信号（画像データ）を記録制御部８３０および表示制御部８５０に出力する。
記録制御部８３０は、制御部８７０の指示に基づいて、コンテンツ記憶部８４０に対する記録制御を行うものである。例えば、記録制御部８３０は、画像処理部８２０から出力された画像（画像データ）を画像コンテンツ（静止画ファイルまたは動画ファイル）としてコンテンツ記憶部８４０に記録させる。
コンテンツ記憶部８４０は、記録制御部８３０の制御に基づいて、各種情報（画像コンテンツ等）を記憶する記録媒体である。なお、コンテンツ記憶部８４０は、撮像装置８００に内蔵するようにしてもよく、撮像装置８００から着脱可能とするようにしてもよい。
表示制御部８５０は、制御部８７０の指示に基づいて、画像処理部８２０から出力された画像を表示部８６０に表示させるものである。例えば、表示制御部８５０は、撮像動作に関する各種操作を行うための表示画面や、撮像素子８１０により生成された画像（いわゆる、スルー画像）を表示部８６０に表示させる。
表示部８６０は、表示制御部８５０の制御に基づいて各画像を表示する表示パネルである。
制御部８７０は、メモリ（図示せず）に格納されている制御プログラムに基づいて撮像装置８００における各部を制御するものである。例えば、制御部８７０は、画像処理部８２０により画像処理が施された画像信号（画像データ）の出力制御（表示制御）または記録制御を行う。
操作受付部８８０は、ユーザにより行われた操作を受け付ける操作受付部であり、受け付けられた操作内容に応じた制御信号（操作信号）を制御部８７０に出力する。
なお、この例では、撮像装置８００を例にして説明したが、撮像素子を備える撮像部を有する電子機器（例えば、撮像部を内蔵する携帯電話装置）に本技術の実施の形態を適用することができる。
また、本技術の実施の形態では、１ライン毎に３本の画素転送制御信号線を備える例を示した。ただし、１ライン毎に４本以上の画素転送制御信号線を備え、露光タイミングが４パターン以上となるように各画素の露光開始および終了タイミングを制御するようにしてもよい。
また、本技術の実施の形態では、撮像素子の画素の分光感度をＲＧＢ３原色とする場合における例について説明したが、ＲＧＢ３原色以外の分光感度を有する画素を用いるようにしてもよい。例えば、Ｙ（イエロー）、Ｃ（シアン）、Ｍ（マゼンタ）等の補色系の分光感度を有する画素を用いることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本技術は以下のような構成もとることができる。
（１） 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子。
（２） 前記特定方向において前記複数の画素を構成する第１の分光感度の画素および第２の分光感度の画素が交互に配置される第１ラインと、前記特定方向において前記複数の画素を構成する第１の分光感度の画素および第３の分光感度の画素が交互に配置される第２ラインとが、前記特定方向に直交する直交方向において交互に配置されている前記（１）に記載の撮像素子。
（３） 前記第１ラインにおける前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第１ラインを構成する一部の画素を所定期間内に連続した露光により長時間露光画像を生成するための第一画素とし、前記第１ラインを構成する他の画素を前記所定期間内に断続した露光により複数の短時間露光画像を生成するための第二画素とし、
前記第２ラインにおける前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第２ラインを構成する一部の画素を前記第一画素とし、前記第２ラインを構成する他の画素を前記第二画素とする
前記（２）に記載の撮像素子。
（４） 前記画素転送制御信号線を用いて、前記特定方向における所定数の画素と前記直交方向における前記所定数の画素とが階段状に連結される第１画素群を前記第１画素とし、前記特定方向における前記所定数の画素と前記直交方向における前記所定数の画素とが階段状に連結される第２画素群を前記第２画素とし、前記第一画素群および前記第二画素群が前記特定方向において交互に配置されるようにする前記（３）に記載の撮像素子。
（５） 前記１ラインにおいて、前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第一画素を構成する前記第１の分光感度の画素の露光期間を、前記第一画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素の露光期間よりも短くする前記（３）または（４）に記載の撮像素子。
（６） 前記１ラインにおいて、前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第二画素を構成する前記第１の分光感度の画素の露光期間を、前記第二画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素の露光期間よりも短くする前記（３）から（５）のいずれかに記載の撮像素子。
（７） 前記第１の分光感度の画素と、前記第２の分光感度の画素と、前記第３の分光感度の画素との配列がベイヤ配列である前記（２）から（６）のいずれかに記載の撮像素子。
（８） 前記直交方向において隣接する２つの前記第１ラインを構成する各画素について前記直交方向のライン単位で同一種類の画素を加算し、前記直交方向において隣接する２つの前記第２ラインを構成する各画素について前記直交方向のライン単位で同一種類の画素を加算することにより、当該加算後の画素信号の配列をベイヤ配列とする前記（２）に記載の撮像素子。
（９） 前記１ラインにおいて、前記複数の画素を構成する前記第１の分光感度の画素に接続される画素転送制御信号線を少なくとも１本とし、前記複数の画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素に接続される画素転送制御信号線を少なくとも２本とする前記（２）から（８）のいずれかに記載の撮像素子。
（１０） 前記第２の分光感度の画素または前記第３の分光感度に接続される少なくとも２本の画素転送制御信号線の間に、前記第１の分光感度の画素に接続される少なくとも１本の画素転送制御信号線を配置する前記（９）に記載の撮像素子。
（１１） 前記第１の分光感度の画素は、Ｇ画素であり、前記第２の分光感度の画素は、Ｒ画素であり、前記第３の分光感度の画素は、Ｂ画素である前記（１）から（１０）のいずれかに記載の撮像素子。
（１２） 前記複数の画素は、前記特定方向において隣接する２つの画素間で１つのＡ／Ｄ変換器を共有し、
前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて前記隣接する２つの画素の露光タイミングをずらす
前記（１）に記載の撮像素子。
（１３） 前記特定方向における複数の画素と前記直交方向における複数の画素とにより構成される画素群で１つのフローティングディフュージョンを共有する前記（１）に記載の撮像素子。
（１４） 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子と、
前記撮像素子から出力された画像信号について画像処理を施す画像処理部と
を具備する撮像装置。
（１５） 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子と、
前記撮像素子から出力された画像信号について画像処理を施す画像処理部と、
前記画像処理が施された画像信号の出力制御または記録制御を行う制御部と
を具備する電子機器。
（１６） 特定方向における１ライン毎に少なくとも３本備えられる画素転送制御信号線を用いて、前記１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御する撮像方法。
１００ 撮像素子
１１０ 垂直走査制御回路
１２０ 水平転送回路
１２１ 出力端子
１３１〜１３８ Ａ／Ｄ変換器
１４１〜１４８ メモリ
３００ 撮像素子
３１０ 垂直走査制御回路
３２０ 水平転送回路
３３１〜３３４ カラムスイッチ
３３５〜３３８ Ａ／Ｄ変換器
３４１〜３４４ メモリ
５００ 撮像素子
５１０ 垂直走査制御回路
５２０ 水平転送回路
５３１〜５３６ Ａ／Ｄ変換器
５４１〜５４６ メモリ
７００ 撮像素子
７１０ 垂直走査制御回路
７２０ 水平転送回路
７３１〜７３３ Ａ／Ｄ変換器
７４１〜７４３ メモリ
８００ 撮像装置
８１０ 撮像素子
８２０ 画像処理部
８３０ 記録制御部
８４０ コンテンツ記憶部
８５０ 表示制御部
８６０ 表示部
８７０ 制御部
８８０ 操作受付部

Claims (16)

  1. 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子。
  2. 前記特定方向において前記複数の画素を構成する第１の分光感度の画素および第２の分光感度の画素が交互に配置される第１ラインと、前記特定方向において前記複数の画素を構成する第１の分光感度の画素および第３の分光感度の画素が交互に配置される第２ラインとが、前記特定方向に直交する直交方向において交互に配置されている請求項１記載の撮像素子。
  3. 前記第１ラインにおける前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第１ラインを構成する一部の画素を所定期間内に連続した露光により長時間露光画像を生成するための第一画素とし、前記第１ラインを構成する他の画素を前記所定期間内に断続した露光により複数の短時間露光画像を生成するための第二画素とし、
    前記第２ラインにおける前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第２ラインを構成する一部の画素を前記第一画素とし、前記第２ラインを構成する他の画素を前記第二画素とする
    請求項２記載の撮像素子。
  4. 前記画素転送制御信号線を用いて、前記特定方向における所定数の画素と前記直交方向における前記所定数の画素とが階段状に連結される第１画素群を前記第１画素とし、前記特定方向における前記所定数の画素と前記直交方向における前記所定数の画素とが階段状に連結される第２画素群を前記第２画素とし、前記第一画素群および前記第二画素群が前記特定方向において交互に配置されるようにする請求項３記載の撮像素子。
  5. 前記１ラインにおいて、前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第一画素を構成する前記第１の分光感度の画素の露光期間を、前記第一画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素の露光期間よりも短くする請求項３記載の撮像素子。
  6. 前記１ラインにおいて、前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて、前記第二画素を構成する前記第１の分光感度の画素の露光期間を、前記第二画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素の露光期間よりも短くする請求項３記載の撮像素子。
  7. 前記第１の分光感度の画素と、前記第２の分光感度の画素と、前記第３の分光感度の画素との配列がベイヤ配列である請求項２記載の撮像素子。
  8. 前記直交方向において隣接する２つの前記第１ラインを構成する各画素について前記直交方向のライン単位で同一種類の画素を加算し、前記直交方向において隣接する２つの前記第２ラインを構成する各画素について前記直交方向のライン単位で同一種類の画素を加算することにより、当該加算後の画素信号の配列をベイヤ配列とする請求項２記載の撮像素子。
  9. 前記１ラインにおいて、前記複数の画素を構成する前記第１の分光感度の画素に接続される画素転送制御信号線を少なくとも１本とし、前記複数の画素を構成する前記第２の分光感度の画素または前記第３の分光感度の画素に接続される画素転送制御信号線を少なくとも２本とする請求項２記載の撮像素子。
  10. 前記第２の分光感度の画素または前記第３の分光感度に接続される少なくとも２本の画素転送制御信号線の間に、前記第１の分光感度の画素に接続される少なくとも１本の画素転送制御信号線を配置する請求項９記載の撮像素子。
  11. 前記第１の分光感度の画素は、Ｇ画素であり、前記第２の分光感度の画素は、Ｒ画素であり、前記第３の分光感度の画素は、Ｂ画素である請求項２記載の撮像素子。
  12. 前記複数の画素は、前記特定方向において隣接する２つの画素間で１つのＡ／Ｄ変換器を共有し、
    前記画素転送制御信号線のうちの少なくとも２本の画素転送制御信号線を用いて前記隣接する２つの画素の露光タイミングをずらす
    請求項１記載の撮像素子。
  13. 前記特定方向における複数の画素と前記直交方向における複数の画素とにより構成される画素群で１つのフローティングディフュージョンを共有する請求項１記載の撮像素子。
  14. 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子と、
    前記撮像素子から出力された画像信号について画像処理を施す画像処理部と
    を具備する撮像装置。
  15. 特定方向における１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御するための画素転送制御信号線を前記１ライン毎に少なくとも３本備える撮像素子と、
    前記撮像素子から出力された画像信号について画像処理を施す画像処理部と、
    前記画像処理が施された画像信号の出力制御または記録制御を行う制御部と
    を具備する電子機器。
  16. 特定方向における１ライン毎に少なくとも３本備えられる画素転送制御信号線を用いて、前記１ラインを構成する複数の画素の露光タイミングが少なくとも３パターンとなるように各画素の露光開始および終了タイミングを制御する撮像方法。
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