JP6747316B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、固体撮像素子及び撮像装置に関する。

複数の画素が一方向に配列された画素列を有する固体撮像素子であって、例えば、複写機等の撮像装置に搭載される固体撮像素子として、ＣＣＤ固体撮像素子及びＣＭＯＳ固体撮像素子が知られている。

ＣＭＯＳ固体撮像素子は、一般的には、ＣＭＯＳ ＬＳＩの製造プロセスに基づいて製造される。そのため、画像処理回路などと一体化したチップを構成できること（システム・オン・チップ）、高速処理が容易であること、といったＣＣＤ固体撮像素子に比べて優れた特徴を有し、近年急速に普及している。

固体撮像素子に対する高解像度化、小型化、及び低コスト化の要望に伴い、近年、その画素サイズの縮小が求められている。画素サイズを単純に縮小した場合、光電変換素子部が縮小して入射光量が減少するので、感度が低下し、Ｓ／Ｎ特性が劣化する。

これに対して、画素サイズの縮小による感度の低下を補償するための技術として、ＴＤＩ（Ｔｉｍｅ Ｄｅｌａｙ Ｉｎｔｅｇｒａｔｉｏｎ）方式の固体撮像素子が提案されている。

特許文献１は、ＴＤＩ方式で動作するＣＭＯＳ固体撮像素子（固体撮像装置）を開示している。特許文献１の固体撮像装置によれば、各フレームの画素信号を逐次に加算することにより、最終的な画素信号の大きさを１フレームの画素信号の大きさのＮ倍にする。

ＴＤＩ方式で撮像する場合、副走査方向（垂直方向）に整列した複数の画素は、被写体の同じ目標位置からの光が入射しているときにそれぞれ露光させられる必要がある。副走査方向に整列して共通の信号線に接続された複数の画素の画素信号は同時に転送できないので、ある画素の画素信号を読み出す前に信号線及び後段のメモリなどが解放されるのを待機する必要がある。この待機時間に起因して、副走査方向に整列した各画素を露光させるとき、被写体の目標位置と画素との相対位置（露光を開始するときの相対位置、及び、露光を終了するときの相対位置）がずれる可能性がある。

特許文献１によれば、被写体の目標位置と画素との相対位置を各画素間で互いに一致させるために、画素列群の配列間隔と、各画素列群の画素列の配列間隔とは、画素列群の個数Ｍ、各画素列群の画素列の個数Ｎ、及び前述の待機時間に基づいて決められる。従って、各画素のサイズ及び間隔は強い制約を受ける。

また、被写体の目標位置と画素との相対位置のずれを縮小するために、画素の間隔を縮小することが考えられる。しかしながら、画素の間隔を縮小すると画素のサイズも縮小し、その分、感度が低下するという問題がある。

本発明の目的は、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる固体撮像素子を提供することにある。

本発明の一態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
前記複数の画素サブアレイのうちの１つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの１つの画素サブアレイにおける少なくとも１つの画素は、前記複数の画素サブアレイのうちの少なくとも１つの他の画素サブアレイにおける少なくとも１つの画素が接続された信号線に接続される。

本発明の一態様に係る固体撮像素子によれば、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる。

本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。 図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の詳細構成を示す回路図である。 図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の動作を示すタイミングチャートである。 図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の位置及び露光期間を示すタイミングチャートである。 本発明の実施形態１の変形例に係る画素アレイ２０Ａの構成を示す図である。 本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。 図６の画素アレイ２０Ｂの詳細構成を示す回路図である。 図６の画素回路２３ａ〜２３ｄの詳細構成を示す回路図である。 本発明の実施形態２の変形例に係る固体撮像素子の全体構成を示すブロック図である。 図９の画素アレイ２０Ｃの詳細構成を示す回路図である。 本発明の実施形態３に係る撮像装置の構成を示すブロック図である。

以下の図面を参照して、本発明の実施形態について詳細に解説する。

実施形態１．
図１は、本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。図１の固体撮像素子は、画素制御回路１０、画素アレイ２０、出力制御回路３０、及び読み出し回路４０を備える。固体撮像素子のこれらの構成要素は、例えば、半導体基板上に形成される。

画素アレイ２０は、入射光に応じて画素信号をそれぞれ生成する複数の画素を備え、各画素は、画素制御回路１０の制御下で動作する。読み出し回路４０は、出力制御回路３０の制御下で、画素アレイ２０の各画素から画素信号を読み出して出力する。

画素アレイ２０の各画素は、主走査方向（図１のＸ方向）及び副走査方向（図１のＹ方向）に２次元で配列される。画素アレイ２０は、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒを含む。画素サブアレイ２１Ｂは、主走査方向に沿った複数の行（図１では２行）及び副走査方向に沿った複数の列（図１では６列）を形成するように２次元で配列された複数の画素Ｂ１，Ｂ２を含む。画素サブアレイ２１Ｇは、主走査方向に沿った複数の行（図１では２行）及び副走査方向に沿った複数の列（図１では６列）を形成するように２次元で配列された複数の画素Ｇ１，Ｇ２を含む。画素サブアレイ２１Ｒは、主走査方向に沿った複数の行（図１では２行）及び副走査方向に沿った複数の列（図１では６列）を形成するように２次元で配列された複数の画素Ｒ１，Ｒ２を含む。

各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２は、例えば、正方形形状を有し、互いに同じサイズを有する。画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのそれぞれにおいて、複数の画素は、主走査方向で例えば等間隔に配置され、副走査方向でも例えば等間隔に配置される。

フィルタ等により、例えば、画素サブアレイ２１Ｂには被写体からの光の青色成分が入射し、画素サブアレイ２１Ｇには被写体からの光の緑色成分が入射し、画素サブアレイ２１Ｒには被写体からの光の赤色成分が入射する。

画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの１つの画素サブアレイにおける各列の複数の画素は、列ごとに、副走査方向に沿って、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの残りの各画素サブアレイにおける各列の複数の画素とそれぞれ整列する。従って、画素アレイ２０の列ごとに、画素サブアレイ２１Ｂの画素Ｂ１，Ｂ２、画素サブアレイ２１Ｇの画素Ｇ１，Ｇ２、画素サブアレイ２１Ｒの画素Ｒ１，Ｒ２が副走査方向に沿って整列する。

画素アレイ２０の各列において、互いに隣接する２つの画素サブアレイ２１Ｂ，２１Ｇの間で互いに対向する２つの画素Ｂ２，Ｇ１の間に、画素信号の生成に寄与しない無効領域Ｎ１が設けられる。また、画素アレイ２０の各列において、互いに隣接する２つの画素サブアレイ２１Ｇ，２１Ｒの間で互いに対向する２つの画素Ｇ２，Ｒ１の間に、画素信号の生成に寄与しない無効領域Ｎ２が設けられる。無効領域Ｎ１，Ｎ２は、副走査方向において、各画素の１辺の３分の２のサイズを有する。

画素サブアレイ２１Ｂの各列において、各画素Ｂ１，Ｂ２は異なる信号線２２ａ，２２ｂにそれぞれ接続される。画素サブアレイ２１Ｇの各列において、各画素Ｇ１，Ｇ２は異なる信号線２２ａ，２２ｂにそれぞれ接続される。画素サブアレイ２１Ｒの各列において、各画素Ｒ１，Ｒ２は異なる信号線２２ａ，２２ｂにそれぞれ接続される。

副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２において、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの１つの画素サブアレイにおける少なくとも１つの画素は、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの少なくとも１つの他の画素サブアレイにおける少なくとも１つの画素が接続された信号線に接続される。図１の場合、副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２において、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒから１つずつの画素が１つの信号線に接続される。従って、画素アレイ２０の各列において、画素Ｂ１、画素Ｇ１、及び画素Ｒ１が信号線２２ａに接続され、画素Ｂ２、画素Ｇ２、及び画素Ｒ２が信号線２２ｂに接続される。

読み出し回路４０は、複数の増幅器４１、複数のメモリ及び加算回路４２、複数のアナログ／ディジタル変換器（ＡＤＣ）４３、ディジタル転送回路４４、及び増幅器４５を備える。増幅器４１は、画素アレイ２０の各列の信号線２２ａ，２２ｂごとに設けられる。メモリ及び加算回路４２と、アナログ／ディジタル変換器４３とは、画素アレイ２０の列ごとに設けられる。

各増幅器４１は、各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２から読み出した画素信号を増幅して後段のメモリ及び加算回路４２に送る。

各メモリ及び加算回路４２は、まず、画素アレイ２０の各列において、信号線２２ａ，２２ｂを介して各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２から読み出された画素信号を一時的に格納する。各メモリ及び加算回路４２は、さらに、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの各１つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する。言い換えると、各メモリ及び加算回路４２は、画素アレイ２０の各列において、同じ画素サブアレイの複数の画素から読み出された画素信号を互いに加算する。各メモリ及び加算回路４２は、画素アレイ２０の各列において、画素Ｂ１，Ｂ２から読み出された画素信号を互いに加算し、画素Ｇ１，Ｇ２から読み出された画素信号を互いに加算し、画素Ｒ１，Ｒ２から読み出された画素信号を互いに加算する。各メモリ及び加算回路４２は、加算結果の画素信号を後段のアナログ／ディジタル変換器４３に送る。

各アナログ／ディジタル変換器４３は、メモリ及び加算回路４２から送られた信号（アナログ信号）に対してアナログ／ディジタル変換を実行し、後段のディジタル転送回路４４に送る。

ディジタル転送回路４４は、複数のアナログ／ディジタル変換器４３から送られた信号を所定の順序で増幅器４５に送る。

増幅器４５は、ディジタル転送回路４４から送られた信号を増幅して、固体撮像素子の出力信号として出力する。

画素制御回路１０は、画素アレイ２０の各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２による画素信号の生成を制御する。図１の固体撮像素子は、ＴＤＩ方式で動作するために、被写体に対して副走査方向に（例えば、図１の−Ｙ方向に向かって）所定速度で相対的に移動する。１画素分の移動時間は１画素分の露光期間に等しく、この期間を「フレーム」と呼ぶ。画素制御回路１０は、被写体に対する画素アレイ２０の相対的な移動速度に同期して、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの１つを所定の順序で選択し、さらに、選択した画素サブアレイの複数の行のうちの１つを所定の順序で選択する。すなわち、画素制御回路１０は、副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２において、図１の上から下に順に画素を選択する。画素制御回路１０は、選択した画素を露光させて画素信号を生成させ、生成した画像信号を、信号線２２ａ，２２ｂを介してメモリ及び加算回路４２に転送させる。

画素制御回路１０は、複数の制御線を介して各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２による画素信号の生成を制御する。制御線は、各画素の転送トランジスタにそれぞれ接続される制御線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２を含み、図示の簡単化のために省略するが、各画素のリセットトランジスタ及び出力トランジスタにそれぞれ接続される他の制御線を含む。各画素の転送トランジスタ、リセットトランジスタ、及び出力トランジスタについては、図２を参照して後述する。

出力制御回路３０は、読み出し回路４０により画素アレイ２０の各画素から読み出された画素信号の処理のタイミングを制御する。

図２は、図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の詳細構成を示す回路図である。各画素は、光電変換素子ＰＤ、転送トランジスタＴＸ、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、増幅トランジスタＳＦ、及び出力トランジスタＳＬを備える。

光電変換素子ＰＤは、各画素への入射光を電荷に変換する。光電変換素子ＰＤは、例えばフォトダイオードである。

転送トランジスタＴＸは、光電変換素子ＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸのゲート端子には、制御線ＬＴＸを介して、画素制御回路１０から制御信号が印加される。図２の制御線ＬＴＸは、図１の制御線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２のうちの１つに対応する。転送トランジスタＴＸは、制御線ＬＴＸを介して印加された制御信号に応じて、光電変換素子ＰＤからフローティングディフュージョンＦＤへ電荷を転送する。

フローティングディフュージョンＦＤは、光電変換素子ＰＤから転送された電荷をいったん蓄積する半導体基板上の領域である。

リセットトランジスタＲＴは、リセット電源ＶＤＤＲＴとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＲＴのゲート端子には、制御線ＬＲＴを介して、画素制御回路１０から制御信号が印加される。リセットトランジスタＲＴは、制御線ＬＲＴを介して印加された制御信号に応じて、フローティングディフュージョンＦＤの電位をリセット電源ＶＤＤＲＴの電位にリセットする。

増幅トランジスタＳＦのドレインは電源ＶＤＤに接続され、増幅トランジスタＳＦのソースは出力トランジスタＳＬを介して端子ＶＯＵＴに接続される。端子ＶＯＵＴは信号線２２ａ又は２２ｂに接続される。増幅トランジスタＳＦのゲートは、フローティングディフュージョンＦＤに接続される。増幅トランジスタＳＦは、画素アレイ２０外の定電流源とともに、ソースフォロアを構成する。増幅トランジスタＳＦは、フローティングディフュージョンＦＤにおける電圧を増幅し、増幅された電圧を有する画素信号を生成する。

出力トランジスタＳＬのドレインは増幅トランジスタＳＦのソースへ接続され、出力トランジスタＳＬのソースは端子ＶＯＵＴに接続される。出力トランジスタＳＬのゲート端子には、制御線ＬＳＬを介して、画素制御回路１０から制御信号が印加される。出力トランジスタＳＬは、制御線ＬＳＬを介して印加された制御信号に応じて、画素信号を、端子ＶＯＵＴを介して信号線２２ａ，２２ｂに選択的に出力する。副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２において、画素信号を読み出すべき画素のみの出力トランジスタＳＬがオンされ、他の画素の出力トランジスタＳＬはオフされる。

画素アレイ２０における同じ行の複数の画素において、転送トランジスタは共通の制御線に接続され、リセットトランジスタは共通の制御線に接続され、出力トランジスタは共通の制御線に接続される。これにより、同じ行の複数の画素は互いに同期して動作する。

図３は、図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の動作を示すタイミングチャートである。

図３によれば、画素サブアレイ２１Ｂの画素Ｂ１，Ｂ２では、時刻ｔ００からｔ１０の露光期間に露光した光から生成された画素信号が時刻ｔ１０に読み出される。また、時刻ｔ１０からｔ２０の露光期間に露光した光から生成された画素信号が時刻ｔ２０に読み出される。また、時刻ｔ２０からｔ３０の露光期間に露光した光から生成された画素信号が時刻ｔ３０に読み出される。以下、同様に、時刻ｔ（ｎ−１）０からｔ（ｎ）０の露光期間に露光した光から生成された画素信号が時刻ｔ（ｎ）０に読み出される。

図３によれば、画素サブアレイ２１Ｒの画素Ｒ１，Ｒ２では、時刻ｔ０１からｔ１１の露光期間に露光した光から生成された画素信号が時刻ｔ１１に読み出される。また、時刻ｔ１１からｔ２１の露光期間に露光した光から生成された画素信号が時刻ｔ２１に読み出される。また、時刻ｔ２１からｔ３１の露光期間に露光した光から生成された画素信号が時刻ｔ３１に読み出される。以下、同様に、時刻ｔ（ｎ−１）１からｔ（ｎ）１の露光期間に露光した光から生成された画素信号が時刻ｔ（ｎ）１に読み出される。

図３によれば、画素サブアレイ２１Ｇの画素Ｇ１，Ｇ２では、時刻ｔ０２からｔ１２の露光期間に露光した光から生成された画素信号が時刻ｔ１２に読み出される。また、時刻ｔ１２からｔ２２の露光期間に露光した光から生成された画素信号が時刻ｔ２２に読み出される。また、時刻ｔ２２からｔ３２の露光期間に露光した光から生成された画素信号が時刻ｔ３２に読み出される。以下、同様に、時刻ｔ（ｎ−１）２からｔ（ｎ）２の露光期間に露光した光から生成された画素信号が時刻ｔ（ｎ）２に読み出される。

画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのそれぞれにおいて、制御線ＬＲＴを介して印加される制御信号に応じて各画素のリセットトランジスタＲＴをオンすることで、各画素のフローティングディフュージョンＦＤの電位がリセットされる。また、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの各画素において、制御線ＬＴＸを介して印加される制御信号に応じて各画素の転送トランジスタＴＸをオンすることで、各画素の光電変換素子ＰＤからフローティングディフュージョンＦＤへ電荷が転送される。また、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの各画素において、制御線ＬＳＬを介して印加される制御信号に応じて各画素の出力トランジスタＳＬをオンすることで、各画素から画素信号を読み出し可能になる。

前述のように、画素サブアレイ２１Ｂの画素Ｂ１，Ｂ２からの画素信号は、時刻ｔ１０，ｔ２０，ｔ３０，…に読み出される。また、画素サブアレイ２１Ｒの画素Ｒ１，Ｒ２からの画素信号は、時刻ｔ１１，ｔ２１，ｔ３１，…に読み出される。また、画素サブアレイ２１Ｇの画素Ｇ１，Ｇ２からの画素信号は、時刻ｔ１２，ｔ２２，ｔ３２，…に読み出される。このように、画素アレイ２０の各列において、異なる画素サブアレイの画素からの画素信号が異なる時刻に読み出されるので、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒは信号線２２ａ，２２ｂを共用することができる。画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒごとに時間差を有する画素信号の読み出しは、前述のように、副走査方向において、無効領域Ｎ１，Ｎ２のサイズを各画素の１辺の３分の２に設定することにより実現される。

図４は、図１の画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の位置及び露光期間を示すタイミングチャートである。

画素アレイ２０は、被写体に対して副走査方向に所定速度で相対的に移動する。図４の上側において、横軸は時間を示し、縦軸は、画素アレイ２０の１つの列における画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の、被写体に対する相対的な位置を示す。縦軸の位置Ｙ１，Ｙ２，Ｙ３，…は、各画素の１辺に等しい長さだけ、互いに離れている。図４の上側では、各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２が下から上に移動するように示す。画素アレイ２０の移動速度は、各画素の１辺の長さを、各画素を露光させたい時間の長さ（例えば、時刻ｔ００から時刻ｔ１０の期間）で割った値に設定される。従って、前述のように、１画素分の移動時間は１画素分の露光期間に等しく、この期間を「フレーム」と呼ぶ。図４の下側では、画素サブアレイ２１Ｂ，１２Ｇ，２１Ｒのそれぞれについて、画素サブアレイの各画素の露光期間のフレーム（Ｒ１（Ｙ１），Ｒ２（Ｙ０）など）と、各画素から読み出された画素信号を加算するフレーム（Ｒ１＋Ｒ２（Ｙ−１）など）とを示す。

フレームＢ１（Ｙ７）において、画素Ｂ１の先端は位置Ｙ８〜位置Ｙ９に移動する。従って、フレームＢ１（Ｙ７）において、画素Ｂ１の露光を開始するとき、画素Ｂ１の後端は位置Ｙ７にあり、画素Ｂ１の露光を終了するとき、画素Ｂ１の先端は位置Ｙ９にある。

フレームＢ２（Ｙ７）において、画素Ｂ２の先端は位置Ｙ８〜位置Ｙ９に移動する。従って、フレームＢ２（Ｙ７）において、画素Ｂ２の露光を開始するとき、画素Ｂ２の後端は位置Ｙ７にあり、画素Ｂ２の露光を終了するとき、画素Ｂ２の先端は位置Ｙ９にある。

このように、フレームＢ１（Ｙ７）及びＢ２（Ｙ７）では、画素Ｂ１及びＢ２は、被写体の同じ領域からの光が入射しているときにそれぞれ露光される。フレームＢ１（Ｙ７）及びＢ２（Ｙ７）において入射光に応じて画素Ｂ１及びＢ２によりそれぞれ生成される画素信号は、被写体の同じ領域を示す。生成された画素信号は各フレームが終了したときにそれぞれ読み出される。読み出された画素信号は、フレームＢ１＋Ｂ２（Ｙ７）において互いに加算される。

また、図４からわかるように、フレームＧ１（Ｙ７）及びＧ２（Ｙ７）では、画素Ｇ１及びＧ２は、フレームＢ１（Ｙ７）において画素Ｂ１を露光させたときと同じ被写体の領域からの光が入射しているときにそれぞれ露光される。フレームＧ１（Ｙ７）及びＧ２（Ｙ７）において入射光に応じて画素Ｇ１及びＧ２によりそれぞれ生成される画素信号もまた、フレームＢ１（Ｙ７）において画素Ｂ１により生成された画素信号と同じ被写体の領域を示す。生成された画素信号は、フレームＧ１（Ｙ７）及びＧ２（Ｙ７）が終了したときにそれぞれ読み出される。読み出された画素信号は、フレームＧ１＋Ｇ２（Ｙ７）において互いに加算される。

同様に、フレームＲ１（Ｙ７）及びＲ２（Ｙ７）では、画素Ｒ１及びＲ２は、フレームＢ１（Ｙ７）において画素Ｂ１を露光させたときと同じ被写体の領域からの光が入射しているときにそれぞれ露光される。フレームＲ１（Ｙ７）及びＲ２（Ｙ７）において入射光に応じて画素Ｒ１及びＲ２によりそれぞれ生成される画素信号もまた、フレームＢ１（Ｙ７）において画素Ｂ１により生成された画素信号と同じ被写体の領域を示す。生成された画素信号は、フレームＲ１（Ｙ７）及びＲ２（Ｙ７）が終了したときにそれぞれ読み出される。読み出された画素信号は、フレームＲ１＋Ｒ２（Ｙ７）において互いに加算される。

このように、画素Ｂ１及びＢ２によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してＴＤＩ方式で動作可能である。また、画素Ｇ１及びＧ２によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してＴＤＩ方式で動作可能である。また、画素Ｒ１及びＲ２によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してＴＤＩ方式で動作可能である。

以上説明したように、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの各１つの画素サブアレイについて、当該画素サブアレイにおける各列の２つの画素に、２つの信号線２２ａ，２２ｂが個別に接続される。従って、ある画素サブアレイにおける各列の２つの画素は、信号線２２ａ，２２ｂを介して画素信号を独立に出力することができる。また、各信号線２２ａ，２２ｂは、異なる画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの画素によって共用される。従って、固体撮像素子の全体では、信号線の本数の増大を抑制することができる。

このように、図１の固体撮像素子によれば、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる。図１の固体撮像素子は、ＣＭＯＳ固体撮像素子に適用可能であり、ＴＤＩ方式で動作することができる。

また、図１の固体撮像素子によれば、被写体の目標位置と画素との相対位置のずれを縮小するために、画素の間隔及び画素のサイズを縮小する必要がないので、画素の間隔及び画素のサイズの縮小に起因して感度が低下するという問題がない。

図５は、本発明の実施形態１の変形例に係る画素アレイ２０Ａの構成を示す図である。図１の固体撮像素子の画素アレイ２０では、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの各列は、２つの画素（２行）を含んでいたが、これに限定するものではない。図５の画素アレイ２０Ａでは、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの各列は、３つの画素（３行）を含む。

図５を参照すると、画素サブアレイ２１Ｂは、主走査方向に沿った複数の行（図５では３行）及び副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素Ｂ１〜Ｂ３を含む。画素サブアレイ２１Ｇは、主走査方向に沿った複数の行（図５では３行）及び副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素Ｇ１〜Ｇ３を含む。画素サブアレイ２１Ｒは、主走査方向に沿った複数の行（図５では３行）及び副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素Ｒ１〜Ｒ３を含む。

画素アレイ２０Ａの列ごとに、画素サブアレイ２１Ｂの画素Ｂ１〜Ｂ３、画素サブアレイ２１Ｇの画素Ｇ１〜Ｇ３、画素サブアレイ２１Ｒの画素Ｒ１〜Ｒ３が副走査方向に沿って整列する。

画素サブアレイ２１Ｂの各列において、各画素Ｂ１〜Ｂ３は異なる信号線２２ａ〜２２ｃにそれぞれ接続される。画素サブアレイ２１Ｇの各列において、各画素Ｇ１〜Ｇ３は異なる信号線２２ａ〜２２ｃにそれぞれ接続される。画素サブアレイ２１Ｒの各列において、各画素Ｒ１〜Ｒ３は異なる信号線２２ａ〜２２ｃにそれぞれ接続される。

副走査方向に沿って整列した画素Ｂ１〜Ｂ３，Ｇ１〜Ｇ３，Ｒ１〜Ｒ３において、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの１つの画素サブアレイにおける少なくとも１つの画素は、画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒのうちの少なくとも１つの他の画素サブアレイにおける少なくとも１つの画素が接続された信号線に接続される。図５の場合、副走査方向に沿って整列した画素Ｂ１〜Ｂ３，Ｇ１〜Ｇ３，Ｒ１〜Ｒ３において、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒから１つずつの画素が１つの信号線に接続される。従って、画素アレイ２０Ａの各列において、画素Ｂ１、画素Ｇ１、及び画素Ｒ１が信号線２２ａに接続され、画素Ｂ２、画素Ｇ２、及び画素Ｒ２が信号線２２ｂに接続され、画素Ｂ３、画素Ｇ３、及び画素Ｒ３が信号線２２ｃに接続される。

画素制御回路は、複数の制御線を介して各画素Ｂ１〜Ｂ３，Ｇ１〜Ｇ３，Ｒ１〜Ｒ３による画素信号の生成を制御する。制御線は、例えば、各画素の転送トランジスタにそれぞれ接続される制御線Ｌ１１〜Ｌ１３，Ｌ２１〜Ｌ２３，Ｌ３１〜Ｌ３３を含み、図示の簡単化のために省略するが、各画素のリセットトランジスタ及び出力トランジスタにそれぞれ接続される他の制御線も含む。

図５の画素アレイ２０Ａを備えた固体撮像素子もまた、図１の固体撮像素子と同様の効果を有する。

画素アレイにおいて、各画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒの各列は、４つ以上の画素を含んでもよい。

また、画素アレイは、２つ又は４つ以上の画素サブアレイを備えてもよい。この場合、無効領域のサイズは、Ｎを画素サブアレイの個数とし、ＭをＮと互いに素な整数とするとき、副走査方向において、各画素の１辺のサイズのＭ／Ｎに設定される。これにより、画素サブアレイごとに時間差を有して画素信号を読み出すことができる。

実施形態２．
図６は、本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。
図６の固体撮像素子は、画素制御回路１０、画素アレイ２０Ｂ、出力制御回路３０−１，３０−２、及び読み出し回路４０−１，４０−２を備える。

画素アレイ２０Ｂの各画素は、図１の画素アレイ２０と同様に、主走査方向（図６のＸ方向）及び副走査方向（図６のＹ方向）に２次元で配列される。画素アレイ２０Ｂは、図１の画素アレイ２０と同様に、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒを含む。画素アレイ２０Ｂの列ごとに、図１の画素アレイ２０と同様に、画素サブアレイ２１Ｂの画素Ｂ１，Ｂ２、画素サブアレイ２１Ｇの画素Ｇ１，Ｇ２、画素サブアレイ２１Ｒの画素Ｒ１，Ｒ２が副走査方向に沿って整列する。

固体撮像素子は、各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２から画素信号を読み出して信号線２２ａ，２２ｂに出力する複数（図６では４つ）の画素回路２３ａ〜２３ｄをさらに備える。各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２は画素回路２３ａ〜２３ｄを介して信号線２２ａ，２２ｂに接続される。画素回路２３ａ〜２３ｄは、図１の無効領域Ｎ１，Ｎ２と同様に、副走査方向において、各画素の１辺の３分の２のサイズを有する。

画素回路２３ｂは、互いに隣接する２つの画素サブアレイ２１Ｂ，２１Ｇの間で互いに対向する２つの画素Ｂ２，Ｇ１の間に設けられて２つの画素Ｂ２，Ｇ１によって共用される。画素回路２３ｃは、画素アレイ２０の各列において、互いに隣接する２つの画素サブアレイ２１Ｇ，２１Ｒの間で互いに対向する２つの画素Ｇ２，Ｒ１の間に設けられて２つの画素Ｇ２，Ｒ１によって共用される。画素回路２３ａは、副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２のうちの一端の画素Ｂ１に隣接して設けられる。画素回路２３ｄは、副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２のうちの他端の画素Ｒ２に隣接して設けられる。本明細書では、前者の２つの画素回路２３ｂ，２３ｃを「第１の画素回路」ともいい、後者の２つの画素回路２３ａ，２３ｄを「第２の画素回路」ともいう。

副走査方向に沿って整列した画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２について、複数の画素回路２３ａ〜２３ｄは２つの信号線２２ａ，２２ｂに交互に接続される。図６の場合、画素回路２３ａ，２３ｃが信号線２２ａに接続され、画素回路２３ｂ，２３ｄが信号線２２ｂに接続される。

図６の固体撮像素子では、画素アレイ２０Ｂの各列の信号線２２ａ，２２ｂの両端に読み出し回路４０−１，４０−２がそれぞれ接続される。読み出し回路４０−１，４０−２は、図１の読み出し回路４０と同様に構成され、同様に動作する。また、出力制御回路３０−１，３０−２は、図１の出力制御回路３０と同様に構成され、同様に動作する。

図７は、図６の画素アレイ２０Ｂの詳細構成を示す回路図である。図７の各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２は、図２の画素とは異なり、光電変換素子ＰＤのみを備え、図２の画素に示した他の構成要素は画素回路２３ａ〜２３ｄに設けられる。画素制御回路１０は、複数の制御線を介して各画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２による画素信号の生成を制御する。制御線は、各画素の転送トランジスタＴＸ１，ＴＸ２にそれぞれ接続される制御線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２を含み、図６では省略するが、各画素のリセットトランジスタＲＴにそれぞれ接続される制御線ＬＲＴ１〜ＬＲＴ４を含む。

図８は、図６の画素回路２３ａ〜２３ｄの詳細構成を示す回路図である。各画素回路２３ａ〜２３ｄは、転送トランジスタＴＸ１，ＴＸ２、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、及び増幅トランジスタＳＦを備える。各画素回路２３ａ〜２３ｄのこれらの構成要素は、図２の画素の対応する構成要素と同様に構成され、同様に動作する。

前述のように、画素回路２３ｂは画素Ｂ２，Ｇ１によって共用される。図８を参照すると、ＰＤ１は画素Ｂ２の光電変換素子ＰＤを示し、ＰＤ２は画素Ｇ１の光電変換素子ＰＤを示す。転送トランジスタＴＸ１は、光電変換素子ＰＤ１からフローティングディフュージョンＦＤへ電荷を転送し、転送トランジスタＴＸ２は、光電変換素子ＰＤ２からフローティングディフュージョンＦＤへ電荷を転送する。画素回路２３ｂのフローティングディフュージョンＦＤ、リセットトランジスタＲＴ、及び増幅トランジスタＳＦは、光電変換素子ＰＤ１，ＰＤ２からの電荷を処理するために共用される。

また、前述のように、画素回路２３ｃは画素Ｂ２，Ｇ１によって共用される。画素回路２３ｃもまた、画素回路２３ｂと同様に動作する。

回路構成の繰り返し性を考慮し、画素回路２３ａ，２３ｄもまた、画素回路２３ｂ，２３ｃと同様に、２つの転送トランジスタＴＸ１，ＴＸ２を備えるように構成されてもよい。それに代わって、画素回路２３ａ，２３ｄは、１つの光電変換素子からフローティングディフュージョンへ電荷を転送する１つの転送トランジスタを備えるように構成されてもよい。

図８の画素回路２３ａ〜２３ｄは、図２の画素における出力トランジスタＳＬを備えていない。そのため、増幅トランジスタＳＦによって生成された画素信号は、端子ＶＯＵＴを介して常に読み出し可能である。図８の画素回路２３ａ〜２３ｄでは、画素信号は、転送トランジスタＴＸ１，ＴＸ２のゲートに印加される制御信号に応じて、端子ＶＯＵＴを介して信号線２２ａ，２２ｂに選択的に出力される。

図６の固体撮像素子によれば、各画素の光電変換素子以外の構成要素を画素の外部の画素回路に設けて、さらに、２つの画素により１つの画素回路を共用するので、図１の固体撮像素子の場合よりも回路規模を削減することができる。また、図２の出力トランジスタＳＬを有しないことによっても、回路規模を削減することができる。また、各画素サブアレイにおいて、被写体の同じ領域を示す画素信号の読み出し時刻の時間差を小さくすることできる。

また、図７を参照すると、画素回路２３ａの転送トランジスタＴＸ２及びリセットトランジスタのための制御線Ｌ１１，ＬＲＴ１は、画素Ｂ１と重畳せず、画素Ｂ１に隣接して設けられる。画素回路２３ｂの転送トランジスタＴＸ１，ＴＸ２及びリセットトランジスタＲＴのための制御線Ｌ１２，Ｌ２１，ＬＲＴ２は、画素Ｂ２，Ｇ１と重畳せず、画素Ｂ２，Ｇ１の間に設けられる。画素回路２３ｃの転送トランジスタＴＸ１，ＴＸ２及びリセットトランジスタＲＴのための制御線Ｌ２２，Ｌ３１，ＬＲＴ３は、画素Ｇ２，Ｒ１と重畳せず、画素Ｇ２，Ｒ１の間に設けられる。画素回路２３ｄの転送トランジスタＴＸ１及びリセットトランジスタのための制御線Ｌ３２，ＬＲＴ４は、画素Ｒ２と重畳せず、画素Ｒ２に隣接して設けられる。画素回路２３ｂ，２３ｃの転送トランジスタＴＸ１，ＴＸ２及びリセットトランジスタＲＴのための制御線は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられる。画素回路２３ａ，２３ｄの転送トランジスタＴＸ１，ＴＸ２及びリセットトランジスタＲＴのための制御線は、副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる。

このように、制御線を画素の外部に配置するので、制御線は光電変換素子と重畳せず、制御線の存在に起因する光電変換素子への影響を低下させることができる。

図６の固体撮像素子が撮像するときの画素Ｂ１，Ｂ２，Ｇ１，Ｇ２，Ｒ１，Ｒ２の位置及び露光期間は、図４を参照して説明したものと同様であり、その説明を省略する。

図１の固体撮像素子もまた、図６の固体撮像素子と同様に、各信号線２２ａ，２２ｂの両端に出力制御回路３０−１，３０−２及び読み出し回路４０−１，４０−２を備えてもよい。

図９は、本発明の実施形態２の変形例に係る固体撮像素子の全体構成を示すブロック図である。図１０は、図９の画素アレイ２０Ｃの詳細構成を示す回路図である。図９の固体撮像素子は、画素制御回路１０、画素アレイ２０Ｃ、出力制御回路３０−１，３０−２、及び読み出し回路４０Ｃ−１，４０Ｃ−２を備える。

画素アレイ２０Ｃの各画素は、図１の画素アレイ２０と同様に、主走査方向（図６のＸ方向）及び副走査方向（図６のＹ方向）に２次元で配列される。画素アレイ２０Ｃは、図１の画素アレイ２０と同様に、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ２１Ｂ，２１Ｇ，２１Ｒを含む。画素アレイ２０Ｃの列ごとに、図１の画素アレイ２０と同様に、画素サブアレイ２１Ｂの画素Ｂ１，Ｂ２、画素サブアレイ２１Ｇの画素Ｇ１，Ｇ２、画素サブアレイ２１Ｒの画素Ｒ１，Ｒ２が副走査方向に沿って整列する。

固体撮像素子は、図６の画素回路２３ａ〜２３ｄと同様の画素回路２３ａ〜２３ｄを備える。ただし、画素回路２３ａは、信号線２２ａに代えて追加の信号線２２ｄに接続され、画素回路２３ｄは、信号線２２ｂに代えて追加の信号線２２ｅに接続される。画素回路２３ｂ，２３ｃは信号線２２ａ，２２ｂに交互に接続される。

図６の固体撮像素子では、画素アレイ２０Ｃの各列の信号線２２ａ，２２ｂの両端に読み出し回路４０Ｃ−１，４０Ｃ−２がそれぞれ接続される。読み出し回路４０Ｃ−１は、画素アレイ２０Ｃの各列の信号線２２ｄごとに設けられた増幅器４１をさらに備え、図１の複数のメモリ及び加算回路４２に代えて、複数のメモリ及び加算回路４２Ｃを備える。読み出し回路４０Ｃ−１の各メモリ及び加算回路４２Ｃは、増幅器４１を介して、画素アレイ２０Ｃの各列の信号線２２ａ，２２ｂ，２２ｄに接続される。読み出し回路４０Ｃ−２は、画素アレイ２０Ｃの各列の信号線２２ｅごとに設けられた増幅器４１をさらに備え、図１の複数のメモリ及び加算回路４２に代えて、複数のメモリ及び加算回路４２Ｃを備える。読み出し回路４０Ｃ−２の各メモリ及び加算回路４２Ｃは、増幅器４１を介して、画素アレイ２０Ｃの各列の信号線２２ａ，２２ｂ，２２ｅに接続される。その他の点では、読み出し回路４０Ｃ−１，４０Ｃ−２は、図１の読み出し回路４０と同様に構成され、同様に動作する。また、出力制御回路３０−１，３０−２は、図１の出力制御回路３０と同様に構成され、同様に動作する。

図９の固体撮像素子もまた、図６の固体撮像素子と同様の効果を有する。

実施形態３．
図１１は、本発明の実施形態３に係る撮像装置の構成を示すブロック図である。図１１の撮像装置は、レンズ１、固体撮像素子２、駆動装置３、及び信号処理回路４を備える。図１１の撮像装置は、例えばカメラである。

固体撮像素子２は、実施形態１又は２に係る固体撮像素子である。

レンズ１は、固体撮像素子２の各画素に入射光を導く光学系である。

駆動装置３は、固体撮像素子２を被写体に対して副走査方向に所定速度で相対的に移動させる。駆動装置３は、撮像装置内の各回路を駆動するためのタイミング信号を生成するタイミングジェネレータを備え、これにより、撮像装置を駆動する。

信号処理回路４は、固体撮像素子２の出力信号を処理する。

信号処理回路４の出力信号は、メモリなどの記録媒体に記録されてもよい。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされてもよい。また、信号処理回路４の出力信号は、液晶ディスプレイなどのモニタに静止画又は動画として表示されてもよい。

信号処理回路４の出力信号がアナログ信号である場合、信号処理回路４の後段にはアナログ／ディジタル変換回路（ＡＦＥ）が設けられてもよい。信号処理回路４の出力信号がディジタル信号である場合、信号処理回路４の後段にはディジタル信号処理回路（ＤＦＥ）が設けられてもよい。

このように、実施形態１又は２に係る固体撮像素子を搭載することで、高精度な撮像装置（カメラなど）を実現することができる。

本発明の態様に係る固体撮像素子及び撮像装置は、以下の構成を備える。

第１の態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
前記複数の画素サブアレイのうちの１つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの１つの画素サブアレイにおける少なくとも１つの画素は、前記複数の画素サブアレイのうちの少なくとも１つの他の画素サブアレイにおける少なくとも１つの画素が接続された信号線に接続される。

第２の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記副走査方向に沿って整列した複数の画素において、前記各画素サブアレイから１つずつの画素が１つの信号線に接続される。

第３の態様に係る固体撮像素子によれば、第２の態様に係る固体撮像素子において、
前記各画素は、
前記入射光を電荷に変換する光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
前記画素信号を前記信号線に選択的に出力する出力トランジスタとを備える。

第４の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記各画素サブアレイにおける前記各列は２つの画素をそれぞれ含み、
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられて前記２つの画素によって共用される第１の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第２の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記複数の画素回路は２つの信号線に交互に接続される。

第５の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記各画素サブアレイにおける前記各列は２つの画素をそれぞれ含み、
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられて前記２つの画素によって共用される第１の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第２の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記第１の画素回路は２つの信号線に交互に接続され、前記第２の画素回路は追加の信号線に接続される。

第６の態様に係る固体撮像素子によれば、第４又は第５の態様に係る固体撮像素子において、
前記各画素は、前記入射光を電荷に変換する光電変換素子を備え、
前記各画素回路は、
フローティングディフュージョンと、
１つ又は２つの前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する１つ又は２つの転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備える。

第７の態様に係る固体撮像素子によれば、第６の態様に係る固体撮像素子において、
前記第１の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられ、
前記第２の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる。

第８の態様に係る固体撮像素子によれば、第１〜第７のうちの１つの態様に係る固体撮像素子において、
前記固体撮像素子は、
前記複数の信号線の一端に接続された第１のメモリ及び第１の加算回路と、
前記複数の信号線の他端に接続された第２のメモリ及び第２の加算回路とを備える。

第９の態様に係る固体撮像素子によれば、
第１〜第８のうちの１つの態様に係る固体撮像素子と、
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、
前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える。

１…レンズ、
２…固体撮像素子、
３…駆動装置、
４…信号処理回路、
１０…画素制御回路、
２０，２０Ａ〜２０Ｃ…画素アレイ、
２１Ｂ，２１Ｇ，２１Ｒ…画素サブアレイ、
２２ａ〜２２ｅ…信号線、
２３ａ〜２３ｄ…画素回路、
３０，３０−１，３０−２…出力制御回路、
４０，４０−１，４０−２，４０Ｃ−１，４０Ｃ−２…読み出し回路、
４１…増幅器、
４２，４２Ｃ…メモリ及び加算回路、
４３…アナログ／ディジタル変換器（ＡＤＣ）、
４４…ディジタル転送回路、
４５…増幅器、
Ｂ１，Ｂ２，Ｂ３，Ｇ１，Ｇ２，Ｇ３，Ｒ１，Ｒ２，Ｒ３…画素、
ＦＤ…フローティングディフュージョン、
Ｌ１１〜Ｌ３３，ＬＲＴ１〜ＬＲＴ４…制御線、
Ｎ１，Ｎ２…無効領域、
ＰＤ，ＰＤ１，ＰＤ２…光電変換素子、
ＲＴ…リセットトランジスタ、
ＳＦ…増幅トランジスタ、
ＳＬ…出力トランジスタ、
ＴＸ，ＴＸ１，ＴＸ２…転送トランジスタ。

特許５５９４３６２号公報

Claims (9)

1. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
   前記固体撮像素子は、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
   前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
   前記複数の画素サブアレイのうちの１つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
   前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの１つの画素サブアレイにおける少なくとも１つの画素は、前記複数の画素サブアレイのうちの少なくとも１つの他の画素サブアレイにおける少なくとも１つの画素が接続された信号線に接続される固体撮像素子。
2. 前記副走査方向に沿って整列した複数の画素において、前記各画素サブアレイから１つずつの画素が１つの信号線に接続される請求項１記載の固体撮像素子。
3. 前記各画素は、
   前記入射光を電荷に変換する光電変換素子と、
   フローティングディフュージョンと、
   前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
   前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
   前記画素信号を前記信号線に選択的に出力する出力トランジスタとを備える請求項２記載の固体撮像素子。
4. 前記各画素サブアレイにおける前記各列は２つの画素をそれぞれ含み、
   前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられて前記２つの画素によって共用される第１の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第２の画素回路とを含み、
   前記副走査方向に沿って整列した複数の画素について、前記複数の画素回路は２つの信号線に交互に接続される請求項１記載の固体撮像素子。
5. 前記各画素サブアレイにおける前記各列は２つの画素をそれぞれ含み、
   前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられて前記２つの画素によって共用される第１の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第２の画素回路とを含み、
   前記副走査方向に沿って整列した複数の画素について、前記第１の画素回路は２つの信号線に交互に接続され、前記第２の画素回路は追加の信号線に接続される請求項１記載の固体撮像素子。
6. 前記各画素は、前記入射光を電荷に変換する光電変換素子を備え、
   前記各画素回路は、
   フローティングディフュージョンと、
   １つ又は２つの前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する１つ又は２つの転送トランジスタと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
   前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備える請求項４又は５記載の固体撮像素子。
7. 前記第１の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、互いに隣接する２つの画素サブアレイの間で互いに対向する２つの画素の間に設けられ、
   前記第２の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる請求項６記載の固体撮像素子。
8. 前記固体撮像素子は、
   前記複数の信号線の一端に接続された第１のメモリ及び第１の加算回路と、
   前記複数の信号線の他端に接続された第２のメモリ及び第２の加算回路とを備える請求項１〜７のうちの１つに記載の固体撮像素子。
9. 請求項１〜８のうちの１つに記載の固体撮像素子と、
   前記固体撮像素子の各画素に入射光を導く光学系と、
   前記固体撮像素子の出力信号を処理する信号処理回路と、
   前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える撮像装置。

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