JP2013131262A

JP2013131262A - 半導体装置

Info

Publication number: JP2013131262A
Application number: JP2011278558A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-12-20
Filing date: 2011-12-20
Publication date: 2013-07-04
Also published as: US20130155798A1; US9177619B2

Abstract

【課題】オープンビット線構造のメモリセルアレイにおいて差動型のローカルセンスアンプとシングルエンド構成のグローバルビット線を用いて適切なスイッチ制御が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、複数のメモリセルＭＣと選択的に接続される１対のローカルビット線ＬＢＬＬ、ＬＢＬＲ、その差電圧を増幅する差動型のローカルセンスアンプＬＳＡ、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬＬ、ＬＢＬＲとグローバルビット線ＧＢＬとの間に接続される１対のスイッチＱ１０、Ｑ１１を備えている。ローカルビット線ＬＢＬＬの側のメモリセルＭＣへの書き込みデータはスイッチＱ１０を介してグローバルビット線ＧＢＬからローカルビット線ＬＢＬＬに伝送され、ローカルビット線ＬＢＬＲの側のメモリセルＭＣへの書き込みデータはスイッチＱ１１を介してグローバルビット線ＧＢＬからローカルビット線ＬＢＬＲに伝送される。
【選択図】図２

Description

本発明は、ビット線構成とセンスアンプ構成が階層化されたメモリセルアレイを備える半導体装置に関するものである。

近年、ＤＲＡＭ等の半導体装置の大容量化と微細化に伴い、ビット線構成とセンスアンプ構成をともに階層化したメモリセルアレイが提案されている。このようなメモリセルアレイにおいては、下位階層のローカルビット線と上位階層のグローバルビット線が配置され、ローカルビット線に接続されるローカルセンスアンプとグローバルビット線に接続されるグローバルセンスアンプが設けられている。階層化メモリセルアレイにおいて、オープンビット線構造の階層化ビット線を用いる構成が知られている（例えば、特許文献１参照）。この場合、オープンビット線構造の１対のビット線に対し、差動型のローカルセンスアンプを接続する必要がある。また、階層化メモリセルアレイにおいて、シングルエンド構成の階層化ビット線を用いる構成が知られている（例えば、特許文献２参照）。この場合、シングルエンド構成の１本のビット線に対し、シングルエンド型のセンスアンプを接続する必要がある。

特開２０１１−０３４６１４号公報特開２０１０−０５５７２９号公報

上述の階層化メモリセルアレイにおいて、メモリセルから読み出した微弱な信号電圧を増幅する際の十分なセンスマージンを確保するには差動型のセンスアンプを採用することが望ましい。一方、ローカルビット線の上部の配線層に形成されるグローバルビット線は、製造プロセスにおける制約を考慮すると、配線ピッチを緩和可能なシングルエンド構成を採用することが望ましい。しかしながら、オープンビット線構造のローカルビット線に差動型のローカルセンスアンプを接続し、シングルエンド構成のグローバルビット線にシングルエンド型のグローバルセンスアンプを接続したメモリセルアレイは提案されていない。このような構成のメモリセルアレイにおいて、オープンビット線構造の１対のローカルビット線とシングルエンド構成のグローバルビット線との間の接続を制御する階層スイッチの制御手法も提案されていない。以上のように、上記従来の階層化メモリセルアレイにおいて、差動型のセンスアンプを用いるメリットとグローバルビット線をシングルエンド構成にするメリットの両方を享受し得る構成を実現することは困難であった。

本発明の半導体装置は、第１の領域に配置される複数のメモリセルと選択的に接続される第１のローカルビット線と、第２の領域に配置される複数のメモリセルと選択的に接続される第２のローカルビット線と、前記第１及び第２のローカルビット線の間の差電圧を増幅する差動型のローカルセンスアンプと、前記ローカルビット線の延伸方向に配置されるグローバルビット線と、前記第１のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第１のスイッチと、前記第２のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第２のスイッチとを備えて構成され、前記第１の領域の選択メモリセルに対する書き込みデータは前記第１のスイッチを介して前記グローバルビット線から前記第１のローカルビット線に伝送され、前記第２の領域の選択メモリセルに対する書き込みデータは前記第２のスイッチを介して前記グローバルビット線から前記第２のローカルビット線に伝送されることを特徴としている。

本発明によれば、オープンビット線構造の階層化メモリセルアレイにおいて、差動型のローカルセンスアンプとシングルエンド構成のグローバルビット線を設ける場合であっても、ローカルビット線とグローバルビット線とを接続する階層スイッチを適切に制御し得る構成を実現することができる。かかる構成において、書き込みデータは差動型のローカルセンスアンプを介在させることなく常に選択メモリセルの側のローカルビット線を経て直接書き込むことができ、書き込み時間を高速化できるという効果がある。この場合、ローカルビット線の配線ピッチが最小加工寸法で定まるよう設定することで、グローバルビット線の配線ピッチを緩和でき、全体のレイアウト面積を縮小する効果もある。

第１実施形態の半導体装置であるＤＲＡＭにおけるメモリセルアレイ領域及びその周辺領域の全体構成を示すブロック図である。第１実施形態のメモリセルアレイ１０の要部の回路構成を示す図である。図２のローカルセンスアンプＬＳＡの回路構成の一例を示す図である。図２のグローバルビット線ＧＢＬの一端に接続されるグローバルセンスアンプＧＳＡの回路構成の一例を示す図である。第１実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図である。第１実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。第２実施形態のメモリセルアレイ１０の要部の回路構成を示す図である。第２実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図である。第２実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。第３実施形態のメモリセルアレイ１０の要部の回路構成を示す図である。第３実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図である。第３実施形態のＤＲＡＭにおける読み出し動作に関し、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。第１、第２、第３実施形態に適用可能なメモリセルアレイ１０の第１の構成例を示す図である。第１実施形態に適用可能なメモリセルアレイ１０の第２の構成例を示す図である。第２実施形態に適用可能なメモリセルアレイ１０の第３の構成例を示す図である。第３実施形態に適用可能なメモリセルアレイ１０の第４の構成例を示す図である。

以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の各実施形態では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合を説明する。以下では、第１〜第３実施形態を例に挙げて説明するが、本願の請求対象は、これらの実施形態に限定されるものではない。

図１は、第１実施形態の半導体装置であるＤＲＡＭにおけるメモリセルアレイ領域及びその周辺領域の全体構成を示すブロック図である。なお、図１は、第１実施形態に加えて、後述の第２及び第３実施形態においても共通の構成である。図１に示すように、マトリクス状に配置された複数のメモリセルアレイ１０が配置されるとともに、メモリセルアレイ１０の周囲には複数のサブワードドライバ１１、複数のグローバルセンスアンプ列１２、複数のグローバルセンスアンプ駆動回路１３がそれぞれ配置されている。さらに、メモリセルアレイ１０の近傍にはロウデコーダ１４及びカラムデコーダ１５が配置され、その周辺には制御回路１６が配置されている。各々のメモリセルアレイ１０に対し、ワード線延伸方向の両側にはサブワードドライバ１１が配置され、ビット線延伸方向の両側にはグローバルセンスアンプ列１２が配置されている。各々のグローバルセンスアンプ駆動回路１３は、サブワードドライバ１１とグローバルセンスアンプ列１２に囲まれた領域に配置されている。また、制御回路１６は、メモリセルアレイ１０、ロウデコーダ１４、カラムデコーダ１５のそれぞれの動作を全体的に制御し、必要な各種制御信号を生成して各部に供給する。

以上の構成において、各々のメモリセルアレイ１０には、複数のワード線ＷＬ及び複数の階層化ビット線ＢＬ（後述のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ）並びに複数のローカルセンスアンプが配置され、複数のワード線ＷＬと複数のローカルビット線ＬＢＬの交点に配置された複数のメモリセルＭＣが形成されている。ロウデコーダ１４はロウアドレスに対応するメインワード線（不図示）を選択し、カラムデコーダ１５はカラムアドレスに対応する１本のビット線ＢＬ（グローバルビット線ＧＢＬ）を選択する。各々のサブワードドライバ１１は、上記選択されたメインワード線と下位のロウアドレスに基づき１本のサブワード線（ワード線ＷＬ）を選択する。各々のグローバルセンスアンプ列１２には、複数のグローバルビット線ＧＢＬに接続される複数のグローバルセンスアンプＧＳＡ（図２）がワード線延伸方向に並んで配置されている。ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬ並びにグローバルセンスアンプとローカルセンスアンプについて詳しくは後述する。

図２は、図１のメモリセルアレイ１０の要部の回路構成を示している。図２の回路構成には、１本のグローバルビット線ＧＢＬと、１個のローカルセンスアンプＬＳＡと、１対のローカルビット線ＬＢＬ（左側のローカルビット線ＬＢＬＬ及び右側のローカルビット線ＬＢＬＲ）と、複数のワード線ＷＬ（左側の複数のワード線ＷＬＬ及び右側の複数のワード線ＷＬＲ）と、複数のメモリセルＭＣと、２個のＮＭＯＳ型のトランジスタＱ１０、Ｑ１１が含まれる。２本のローカルビット線ＬＢＬＬ、ＬＢＬＲは、ローカルセンスアンプＬＳＡを挟んで両側の同一直線上に配置され、それぞれの一端がローカルセンスアンプＬＳＡに接続されている。図２に示すように、ローカルビット線ＬＢＬＬ、ＬＢＬＲはオープンビット線構造であり、ローカルセンスアンプＬＳＡは差動型のセンスアンプである。ここで、図２に示す領域は、中央のローカルセンスアンプＬＳＡに対して対称的に構成される左側の領域（第１の領域）及び右側の領域（第２の領域）に区分することができる。

図２の例では、左側の領域に１２８本のワード線ＷＬＬ０〜ＷＬＬ１２７が配置され、それぞれに対応する１２８個のメモリセルＭＣがローカルビット線ＬＢＬＬに接続される。同様に、右側の領域に１２８本のワード線ＷＬＲ０〜ＷＬＲ１２７が配置され、それぞれに対応する１２８個のメモリセルＭＣがローカルビット線ＬＢＬＲに接続される。なお、以下の説明において特に区別の必要がないときは、ワード線ＷＬＬ０〜ＷＬＬ１２７、ＷＬＲ０〜ＷＬＲ１２７を単にワード線ＷＬと呼ぶ場合がある。各々のメモリセルＭＣは、選択トランジスタＱ０とキャパシタＣｓとからなる１Ｔ１Ｃ型のメモリセルである。選択トランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬＬ又はＬＢＬＲに接続され、ドレインがキャパシタＣｓの一方の電極に接続される。キャパシタＣｓの他方の電極には、共通のプレート電位ＶＰＬＴが供給される。

トランジスタＱ１０、Ｑ１１は、シングルエンド構成のグローバルビット線ＧＢＬと１対のローカルビット線ＬＢＬとの間を選択的に接続する１対のトランジスタスイッチである。すなわち、トランジスタＱ１０は、ゲートに印加される選択信号ＬＳＬに応じて、左側のローカルビット線ＬＢＬＬとグローバルビット線ＧＢＬとの間の電気的接続を制御し、トランジスタＱ１１は、ゲートに印加される選択信号ＬＳＲに応じて、右側のローカルビット線ＬＢＬＲとグローバルビット線ＧＢＬとの間の電気的接続を制御する。図２において、ワード線ＷＬＬ０〜ＷＬＬ１２７のいずれかによって左側の領域のメモリセルＭＣが選択されたとき、ローカルビット線ＬＢＬＬはトランジスタＱ１０を介してグローバルビット線ＧＢＬに接続される。また、ワード線ＷＬＲ０〜ＷＬＲ１２７のいずれかによって右側の領域のメモリセルＭＣが選択されたとき、ローカルビット線ＬＢＬＲはトランジスタＱ１１を介してグローバルビット線ＧＢＬに接続される。

図３は、図２のローカルセンスアンプＬＳＡの回路構成の一例を示している。図３に示すように、差動型のローカルセンスアンプＬＳＡは、ＮＭＯＳ型のトランジスタＱ２０、Ｑ２１、Ｑ２４、Ｑ２６、Ｑ２７及びＰＭＯＳ型のトランジスタＱ２２、Ｑ２３、Ｑ２５を含んで構成される。このうち、トランジスタＱ２０〜Ｑ２５はダイナミックラッチを構成し、１対のローカルビット線ＬＢＬＬ、ＬＢＬＲの間の差電圧を増幅してラッチする。このダイナミックラッチには、トランジスタＱ２４、Ｑ２５を介してグランド電位ＶＳＳ及び電源電圧ＶＤＤが供給される。トランジスタＱ２４、Ｑ２５は、それぞれのゲートに印加されるセンスアンプ駆動信号ＳＥ、ＳＥＢに応じて導通制御される。

１対のトランジスタＱ２６、Ｑ２７は、それぞれのゲートに印加されるプリチャージ信号ＰＣに応じて１対のローカルビット線ＬＢＬＬ、ＬＢＬＲをプリチャージするプリチャージ回路として機能する。すなわち、プリチャージ期間においてプリチャージ信号ＰＣがハイに制御されたとき、両方のローカルビット線ＬＢＬＬ、ＬＢＬＲがいずれもプリチャージ電圧ＨＶＤＤにプリチャージされる。このプリチャージ電圧ＨＶＤＤは、例えば、電源電圧ＶＤＤとグランド電位ＶＳＳとの中間電位に設定される。

図４は、図２のグローバルビット線ＧＢＬの一端に接続されるグローバルセンスアンプＧＳＡの回路構成の一例を示している。図４に示すように、シングルエンド型のグローバルセンスアンプＧＳＡは、ＮＭＯＳ型のトランジスタＱ３０、Ｑ３２、Ｑ３４、Ｑ３５、Ｑ３６、Ｑ３７及びＰＭＯＳ型のトランジスタＱ３１、Ｑ３３、Ｑ３８を含んで構成される。このうち、トランジスタＱ３０〜Ｑ３３はラッチＬＴを構成し、グローバルビット線ＧＢＬが入力側の１対のトランジスタＱ３０、３１の各ゲートに接続される。また、グローバルセンスアンプＧＳＡは、トランジスタＱ３４、Ｑ３５、Ｑ３６、Ｑ３７を介して読み出しＩ／Ｏ線ＲＩＯ及び書き込みＩ／Ｏ線ＷＩＯのそれぞれと接続される。

グローバルセンスアンプＧＳＡを経由する読み出し動作時には、トランジスタＱ３５のゲートに印加される選択信号ＹＳがハイに制御され、上述のラッチＬＴからの出力信号ＲＯＢがトランジスタＱ３４、Ｑ３５を介して、読み出しＩ／Ｏ線ＲＩＯの読み出しデータとして伝送される。一方、グローバルセンスアンプＧＳＡを経由する書き込み動作時には、トランジスタＱ３６のゲートに印加される書き込み制御信号ＧＷＥ及び上述の選択信号ＹＳがともにハイに制御され、書き込みＩ／Ｏ線ＷＩＯからの書き込みデータがトランジスタＱ３７、Ｑ３６を介してグローバルビット線ＧＢＬに伝送された後、ローカルビット線ＬＢＬＬ又はＬＢＬＲを経由して選択されたメモリセルＭＣに書き込まれると同時にラッチＬＴにも保持される。

ここで、上述の書き込み動作時の書き込みデータの経路に着目すると、書き込みデータは、選択されたメモリセルＭＣが接続される側のローカルビット線ＬＢＬＬ又はＬＢＬＲ（以下、選択ローカルビット線ＬＢＬ（Ｓ）と呼ぶ）に伝送される際、トランジスタＱ１０、Ｑ１１のうち選択ローカルビット線ＬＢＬ（Ｓ）と同じ側のトランジスタＱ１０又はＱ１１を介して、ローカルセンスアンプＬＳＡを経由することなく直接メモリセルＭＣに書き込まれ、これと並行してローカルセンスアンプＬＳＡに読み出されラッチされていたデータも反転する。これは、書き込みデータの経路において、ローカルセンスアンプＬＳＡの両側の２つのトランジスタＱ１０、Ｑ１１の一方を選択的にスイッチトランジスタとして利用できるためであり、１つのスイッチトランジスタのみを利用可能な構成に比べると、書き込みデータをローカルセンスアンプＬＳＡで一度反転してから駆動するという経路がなくなり、書き込み時間が高速になるという効果がある。

次に、第１実施形態のＤＲＡＭにおける読み出し動作について図５及び図６を参照して説明する。図５は、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図であり、図６は、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。なお、図５及び図６の各動作では、図２の左側の領域のワード線ＷＬＬ０〜ＷＬＬ１２７の任意の１本（以下、単にワード線ＷＬＬと呼ぶ）が選択されるものとする。よって、図２の右側の領域のワード線ＷＬＲ０〜ＷＬＲ１２７の任意の１本が選択される場合は、以下の説明で図２の左右が対称的な動作を想定すればよい。図５及び図６の上部に示すように、それぞれの全体動作を５つの期間（Ｔ１〜Ｔ５）に細分化して示している。なお、図５及び図６の縦軸に示す電圧レベルのうち、「電源電圧ＶＤＤ」、「グランド電位ＶＳＳ」をそれぞれ単に「ハイ」、「ロー」と言う場合がある。

図５に示すように、ローレベルのデータの読み出し動作時には、プリチャージ解除期間Ｔ１に先立つプリチャージ期間Ｔ５（図５の最後に示す期間）に一連のプリチャージ動作が行われる。すなわち、ハイに制御されたプリチャージ信号ＰＣによりローカルビット線ＬＢＬがプリチャージ電圧ＨＶＤＤにプリチャージされており、ローに制御されたプリチャージ信号ＰＣＢによりグローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされている。その後、プリチャージ解除期間Ｔ１に移行すると、プリチャージ信号ＰＣ、ＰＣＢがそれぞれ反転制御され、ローカルビット線ＬＢＬはプリチャージ電圧ＨＶＤＤの状態のままフローティングとなり、グローバルビット線ＧＢＬはラッチＬＴ（図４）によって電源電圧ＶＤＤに保持される。続いて、セル選択期間Ｔ２に移行すると、ワード線ＷＬＬが電圧ＶＰＰ（ＶＰＰ＞ＶＤＤ）に駆動され、選択されたメモリセルＭＣからローレベルの信号が読み出されてローカルビット線ＬＢＬＬの電位が所定のレベルまで低下する。

次いで、第１増幅期間Ｔ３に移行すると、１対のセンスアンプ駆動信号ＳＥ、ＳＥＢが反転制御され、ローカルセンスアンプＬＳＡ内のダイナミックラッチ（図３）が駆動される。その結果、１対のローカルビット線ＬＢＬＬ、ＬＢＬＲの差電圧がダイナミックラッチにより増幅・ラッチされ、一方のローカルビット線ＬＢＬＬの電位がグランド電位ＶＳＳまで低下し、他方のローカルビット線ＬＢＬＲの電位が電源電圧ＶＤＤまで上昇する。続いて、第２増幅期間Ｔ４に移行すると、選択信号ＬＳＬが電圧ＶＰＰに制御されてトランジスタＱ１０がオンし、グローバルビット線ＧＢＬの電位はローカルビット線ＬＢＬＬと同様のグランド電位ＶＳＳまで低下する。その結果、グローバルセンスアンプＧＳＡ内のラッチＬＴが反転し、その出力信号ＲＯＢが電源電圧ＶＤＤまで上昇する。

その後、選択信号ＹＳがハイに制御されると、対応するグローバルセンスアンプＧＳＡにおいて、図４を用いて説明した上述の動作が行われるが、その際の波形について図５では省略している。そして、プリチャージ期間Ｔ５に移行すると、ワード線ＷＬＬが電圧ＶＫＫ（ＶＫＫ＜ＶＳＳ）に駆動され、メモリセルＭＣがローカルビット線ＬＢＬＬから切り離される。並行して選択信号ＬＳＬが電圧ＶＳＳに制御されてトランジスタＱ１０がオフし、続いて、１対のセンスアンプ駆動信号ＳＥ、ＳＥＢが再び反転制御され、ローカルセンスアンプＬＳＡ内のダイナミックラッチがスタンバイ状態になる。また、プリチャージ信号ＰＣ、ＰＣＢがそれぞれ反転制御され、ローカルビット線ＬＢＬＬ、ＬＢＬＲがプリチャージ電圧ＨＶＤＤにプリチャージされるとともに、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。このとき、グローバルセンスアンプＧＳＡ内のラッチＬＴの出力信号ＲＯＢがグランド電位ＶＳＳまで低下する。

次に、図６に示すように、ハイレベルのデータの読み出し動作時において、プリチャージ解除期間Ｔ１にかけての動作波形は図５と同様であるため、説明を省略する。一方、セル選択期間Ｔ２に移行すると、ワード線ＷＬＬが電圧ＶＰＰに駆動され、選択されたメモリセルＭＣからハイレベルの信号が読み出されてローカルビット線ＬＢＬＬの電位が所定のレベルまで上昇する。

次いで、第１増幅期間Ｔ３に移行すると１対のセンスアンプ駆動信号ＳＥ、ＳＥＢが反転制御され、ローカルセンスアンプＬＳＡ内のダイナミックラッチが駆動される。その結果、１対のローカルビット線ＬＢＬＬ、ＬＢＬＲの差電圧がダイナミックラッチにより増幅・ラッチされ、一方のローカルビット線ＬＢＬＬの電位が電源電圧ＶＤＤまで上昇し、他方のローカルビット線ＬＢＬＲの電位がグランド電位ＶＳＳまで低下する。続いて、第２増幅期間Ｔ４に移行すると、選択信号ＬＳＬが電圧ＶＰＰに制御されてトランジスタＱ１０がオンする。このとき、グローバルビット線ＧＢＬとローカルビット線ＬＢＬＬが同電位（電源電圧ＶＤＤ）であるため、グローバルセンスアンプＧＳＡ内のラッチＬＴは電源電圧ＶＤＤをラッチし、その出力信号ＲＯＢはグランドＶＳＳを保ち続ける。これ以降の動作については、図５の場合と同様であるため、説明を省略する。

次に、図７〜図９を参照して、第２実施形態の半導体装置について説明する。図１の全体構成については、第２実施形態の半導体装置であるＤＲＡＭにおいても共通である。図７は、第２実施形態のメモリセルアレイ１０の要部の回路構成を示している。図７に示す回路構成のうち、グローバルビット線ＧＢＬ、ローカルセンスアンプＬＳＡ、ローカルビット線ＬＢＬＬ、ＬＢＬＲ、複数のワード線ＷＬ及び複数のメモリセルＭＣについては、第１実施形態の図２の回路構成と同様である。また、図７のローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡのそれぞれの回路構成は、図３及び図４と同様である。以下では、図７の回路構成のうち、主に図２の回路構成と異なる点について説明する。

図７の回路構成には、６個のＮＭＯＳ型のトランジスタＱ４０、Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４、Ｑ４５が含まれる。トランジスタＱ４０、４１は、グローバルビット線ＧＢＬとグランド電位ＶＳＳとの間に直列接続され、トランジスタＱ４０のゲートには読み出し制御信号ＲＥＬが印加され、トランジスタＱ４１のゲートは左側のローカルビット線ＬＢＬＬに接続されている。同様に、トランジスタＱ４２、４３は、グローバルビット線ＧＢＬとグランド電位ＶＳＳとの間に直列接続され、トランジスタＱ４２のゲートには読み出し制御信号ＲＥＲが印加され、トランジスタＱ４３のゲートは右側のローカルビット線ＬＢＬＲに接続されている。また、トランジスタＱ４４は、ゲートに印加される書き込み制御信号ＷＥＬに応じて、左側のローカルビット線ＬＢＬＬとグローバルビット線ＧＢＬとの間の電気的接続を制御し、トランジスタＱ４５は、ゲートに印加される書き込み制御信号ＷＥＲに応じて、右側のローカルビット線ＬＢＬＲとグローバルビット線ＧＢＬとの間の電気的接続を制御する。

図７の読み出し動作に際し、ワード線ＷＬＬ０〜ＷＬＬ１２７のいずれかによって左側の領域のメモリセルＭＣが選択された場合、読み出し制御信号ＲＥＲが一定期間だけハイに制御される。その結果、メモリセルＭＣから読み出されたデータは、左側のローカルビット線ＬＢＬＬ、ローカルセンスアンプＬＳＡ、右側のローカルビット線ＬＢＬＲ、トランジスタＱ４３、Ｑ４２、グローバルビット線ＧＢＬの経路に沿って伝送される。同様に、ワード線ＷＬＲ０〜ＷＬＲ１２７のいずれかによって右側の領域のメモリセルＭＣが選択された場合、読み出し制御信号ＲＥＬが一定期間だけハイに制御される。その結果、メモリセルＭＣの読み出しデータは、右側のローカルビット線ＬＢＬＲ、ローカルセンスアンプＬＳＡ、左側のローカルビット線ＬＢＬＬ、トランジスタＱ４１、Ｑ４０、グローバルビット線ＧＢＬの経路に沿って伝送される。

従って、図７の左側と領域と右側の領域のいずれのメモリセルＭＣを読み出す場合であっても、その経路中のローカルセンスアンプＬＳＡによって一旦読み出しデータが反転された後、トランジスタＱ４３、Ｑ４２又はトランジスタＱ４１、Ｑ４０を通る際、さらに読み出しデータが反転駆動されることになる。つまり、メモリセルＭＣの読み出しデータが２回反転され、元の電位に戻ってグローバルビット線ＧＢＬを伝送されるので、図２と同じ電位の状態で動作する。この場合、第２実施形態においては、読み出しデータを伝送する際、ローカルビット線ＬＢＬＬ又はＬＢＬＲがグローバルビット線ＧＢＬと直接接続されない点で第１実施形態と異なっている。よって、ローカルセンスアンプＬＳＡでは、グローバルビット線ＧＢＬの電位と寄生容量により影響を受けることなく読み出しデータを増幅することができる。そのため、ローカルセンスアンプＬＳＡの動作が安定して動作マージンが増加するとともに、第１実施形態に比べて早いタイミングで読み出しデータをグローバルビット線ＧＢＬに伝送可能にする効果が得られる。

一方、図７の書き込み動作に際し、ワード線ＷＬＬ０〜ＷＬＬ１２７のいずれかによって左側の領域のメモリセルＭＣが選択された場合、書き込み制御信号ＷＥＬがハイに制御され、書き込みデータはグローバルビット線ＧＢＬから左側の領域のトランジスタＱ４４及びローカルビット線ＬＢＬＬを経由してメモリセルＭＣに書き込まれる。同様に、ワード線ＷＬＲ０〜ＷＬＲ１２７のいずれかによって右側の領域のメモリセルＭＣが選択された場合、書き込み制御信号ＷＥＲがハイに制御され、書き込みデータはグローバルビット線ＧＢＬから右側の領域のトランジスタＱ４５及びローカルビット線ＬＢＬＲを経由してメモリセルＭＣに書き込まれる。このように、第２実施形態の書き込み動作時には、書き込みデータは選択ローカルビット線ＬＢＬ（Ｓ）を経由して伝送され、ローカルセンスアンプＬＳＡを経由することなく直接メモリセルＭＣに書き込まれる。この点は第１実施形態と同様であり、書き込みデータをローカルセンスアンプＬＳＡで一度反転してから駆動するという経路がなくなり、書き込み時間が高速になるという効果がある。

次に、第２実施形態のＤＲＡＭにおける読み出し動作について図８及び図９を参照して説明する。図８は、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図であり、図９は、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。図８及び図９における動作波形の多くは、第１実施形態の図５及び図６の動作波形と共通するので、以下では主に異なる点について説明する。なお、図８及び図９において、全体動作の５つの期間（Ｔ１〜Ｔ５）及び縦軸の電圧レベルの意味については図５及び図６と同様である。

図８に示すように、ローレベルのデータの読み出し動作時には、第１増幅期間Ｔ３の途中まで図５と同様の動作が行われるが、第２増幅期間Ｔ４に移行する直前に、読み出し制御信号ＲＥＲがハイに制御される。そして、第２増幅期間Ｔ４に移行すると、トランジスタＱ４３、Ｑ４２を介してグローバルビット線ＧＢＬの電位がグランド電位ＶＳＳまで低下する。その結果、グローバルセンスアンプＧＳＡ内のラッチＬＴが反転し、その出力信号ＲＯＢが電源電圧ＶＤＤまで上昇する。その後、読み出し制御信号ＲＥＲがローに戻され、続いて書き込み動作（不図示）を実行するために書き込み制御信号ＷＥＬが電圧ＶＰＰに制御される。そして、プリチャージ期間Ｔ５に移行すると、書き込み制御信号ＷＥＬがローに戻され、ローカルビット線ＬＢＬＬがグローバルビット線ＧＢＬから切り離される。

次に、図９に示すように、ハイレベルのデータの読み出し動作時には、第１増幅期間Ｔ３の途中まで図６と同様の動作が行われた後、第２増幅期間Ｔ４に移行する直前に、図８と同様、読み出し制御信号ＲＥＲがハイに制御される。そして、第２増幅期間Ｔ４に移行したとき、図８とは異なり、ローカルビット線ＬＢＬＲの電位が低いため、トランジスタＱ４３はオフの状態を保つ。よって、グローバルビット線ＧＢＬが電源電圧ＶＤＤを保ち続け、それをラッチＬＴで反転した出力信号ＲＯＢがグランドＶＳＳを保ち続ける。これ以降の動作については、図８の場合と同様であるため、説明を省略する。

次に、図１０〜図１２を参照して、第３実施形態の半導体装置について説明する。図１の全体構成については、第３実施形態の半導体装置であるＤＲＡＭにおいても共通である。図１０は、第３実施形態のＤＲＡＭのうちメモリセルアレイ１０の要部の回路構成を示している。図１０に示す回路構成のうち、グローバルビット線ＧＢＬ、ローカルセンスアンプＬＳＡ、ローカルビット線ＬＢＬＬ、ＬＢＬＲ、複数のワード線ＷＬ及び複数のメモリセルＭＣについては、第１実施形態の図２の回路構成と同様である。また、図１０のローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡのそれぞれの回路構成は、図３及び図４と同様である。以下では、図１０の回路構成のうち、主に図２の回路構成と異なる点について説明する。

図１０の回路構成には、４個のＮＭＯＳ型のトランジスタＱ５０、Ｑ５１、Ｑ５２、Ｑ５３が含まれる。このうち、トランジスタＱ５０、５１は、図２のトランジスタＱ１０、Ｑ１１と同様に動作する１対のトランジスタスイッチである。一方、トランジスタＱ５２は、ゲートに印加されるアシスト信号ＷＣＬに応じて、ローカルビット線ＬＢＬＬとローカルセンスアンプＬＳＡとの間の電気的接続を制御する。また、トランジスタＱ５３は、ゲートに印加されるアシスト信号ＷＣＲに応じて、ローカルビット線ＬＢＬＲとローカルセンスアンプＬＳＡとの間の電気的接続を制御する。

図１０の読み出し動作に際し、メモリセルＭＣの読み出しデータがローカルセンスアンプＬＳＡで増幅されてグローバルビット線ＧＢＬに伝送されるまでの間、上述の１対のトランジスタＱ５２及びＱ５３はともにオンの状態に保たれる。その後の書き込み動作に際し、選択ローカルビット線ＬＢＬ（Ｓ）の側のトランジスタＱ５２又はＱ５３がオフに制御され、グローバルビット線ＧＢＬと選択ローカルビット線ＬＢＬ（Ｓ）が切り離される。これにより、書き込みデータによってローカルセンスアンプＬＳＡの電位を反転する際、並行してローカルセンスアンプＬＳＡ内のダイナミックラッチを反転駆動する必要がなくなり、第１実施形態や第２実施形態と比較して書き込み時間がさらに高速になるという効果がある。

次に、第３実施形態のＤＲＡＭにおける読み出し動作について図１１及び図１２を参照して説明する。図１１は、メモリセルＭＣからローレベルのデータを読み出す場合の動作波形を示す図であり、図１２は、メモリセルＭＣからハイレベルのデータを読み出す場合の動作波形を示す図である。図１１及び図１２における動作波形の多くは、第１実施形態の図５及び図６の動作波形と共通するので、以下では主に異なる点について説明する。なお、図１１及び図１２において、全体動作の５つの期間（Ｔ１〜Ｔ５）及び縦軸の電圧レベルの意味については図５及び図６と同様である。

図１１に示すように、ローレベルのデータの読み出し動作時には、第２増幅期間Ｔ４の途中まで図５と同様の動作が行われるが、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳまで低下した後にアシスト信号ＷＣＬがローに制御される。これにより、トランジスタＱ５２がオフし、ローカルビット線ＬＢＬＬがローカルセンスアンプＬＳＡから切り離され、これ以降の書き込み動作の実行が可能となる。その後、プリチャージ期間Ｔ５に移行すると、アシスト信号ＷＣＬが電圧ＶＰＰに戻され、再びローカルビット線ＬＢＬＬがローカルセンスアンプＬＳＡに接続される。

次に、図１２に示すように、ハイレベルのデータの読み出し動作時には、第１増幅期間Ｔ３の途中まで図６と同様の動作が行われた後、図１１と同様、アシスト信号ＷＣＬがローに制御される。これにより、トランジスタＱ５２がオフし、ローカルビット線ＬＢＬＬがローカルセンスアンプＬＳＡから切り離される。このとき、トランジスタＱ５０がオンであり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬＬが同電位（電源電圧ＶＤＤ）であるため、図６と同様の動作により、ラッチＬＴの出力信号ＲＯＢはグランドＶＳＳを保ち続ける。これ以降の動作については、図１１の場合と同様であるため、説明を省略する。

なお、図７及び図１０には示されないが、上述の第２実施形態と第３実施形態を組合せて適用することができる。この場合の回路構成は、図７のトランジスタＱ４０〜Ｑ４５と図１０のトランジスタＱ５２、Ｑ５３とを含み、第２及び第３実施形態の両方の効果を得ることができる。

次に、上記各実施形態のＤＲＡＭにおける回路構成（図２、図７、図１０）を用いて全体のメモリセルアレイ１０を構成する場合の具体的な構成例について説明する。図１３は、メモリセルアレイ１０の第１の構成例であり、第１、第２、第３実施形態のそれぞれに対して適用することができる。図１３に示すメモリセルアレイ１０は、１個のローカルセンスアンプＬＳＡ及び両側の１対のローカルビット線ＬＢＬを含む範囲を単位回路としたとき、複数の単位回路をグローバルビット線ＧＢＬの延伸方向に沿って配置したものである。なお、実際にはグローバルビット線ＧＢＬの延伸方向に沿ってローカルビット線ＬＢＬＬ、ＬＢＬＲが交互に配置されるが、図１３の例では、左から順にローカルビット線ＬＢＬ０、ＬＢＬ１、ＬＢＬ２のように番号を付加して表記し、対応する信号線についても同様の番号を付加して表記している。

図１３において、ワード線延伸方向に並ぶ複数のグローバルビット線ＧＢＬに対し、左側及び右側のグローバルセンスアンプＧＳＡが交互に配置されている。同様に、複数のグローバルセンスアンプＧＳＡにそれぞれ対応する複数のローカルセンスアンプＬＳＡが千鳥配置されている。これにより、ローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡのワード線延伸方向の配線ピッチを２倍に緩和することができる。つまり、図１３のように配置されるグローバルセンスアンプＧＳＡ及びローカルセンスアンプＬＳＡは、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの配線ピッチに対し、その２倍のピッチになるので、グローバルセンスアンプＧＳＡ及びローカルセンスアンプＬＳＡを容易にレイアウトできるという効果が得られる。

また、図１３においては、１個の単位回路内の２本のローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続される４個のトランジスタが示されているが、これは図２のトランジスタＱ１０、Ｑ１１、図７のトランジスタＱ４４、Ｑ４５、図１０のトランジスタＱ５０、５１に相当する。つまり、図２、図７、図１０ではローカルセンスアンプＬＳＡの近端側に１対のスイッチ（２個のトランジスタ）を設けているのに対し、図１３では、ローカルセンスアンプＬＳＡの近端側と遠端側に２対のスイッチ（４個のトランジスタ）を設けている点が特徴的である。これにより、書き込み動作時に、ワード線方向に延伸される特定の配線を経由して、近端側と遠端側に交互に配置される各トランジスタに対して書き込み制御信号を供給することができる。よって、制御信号の配線数を増加させることなく、書き込み時間をより一層高速化することができる。

図１４は、メモリセルアレイ１０の第２の構成例であり、第１実施形態に対して適用することができる。図１４に示すメモリセルアレイ１０は、１本のグローバルビット線ＧＢＬに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。すなわち、図１４の例では、偶数番目の１対のローカルビット線ＬＢＬ１Ｅ、ＬＢＬ２Ｅ及びローカルセンスアンプＬＳＡを含む単位回路と、奇数番目の１対のローカルビット線ＬＢＬ１Ｏ、ＬＢＬ２Ｏ及びローカルセンスアンプＬＳＡを含む単位回路とが、グローバルビットＧＢＬを挟んで配置されている。そして、両方の単位回路のスイッチに対し、別々の書き込み制御信号が供給されている。

図１４において、例えば、左側の領域のワード線ＷＬ１＿０〜ＷＬ１＿１２７のうちの１本が選択された場合、一方の制御信号ＬＳ１Ｅをハイに制御することによりグローバルビット線ＧＢＬと偶数番目のローカルビット線ＬＢＬとを接続でき、他方の制御信号ＬＳ１Ｏをハイに制御することによりグローバルビット線ＧＢＬと奇数番目のローカルビット線ＬＢＬとを接続できる。このように、ワード線延伸方向において、２本のローカルビット線ＬＢＬに対して１本のグローバルビット線ＧＢＬを配置した構成であっても、同様の動作を実現することができる。なお、ローカルビット線ＬＢＬの本数とグローバルビット線ＧＢＬの本数の比率は、図１４の例では２対１であるが、これには限られず、Ｎ対１（Ｎは２以上の整数）に拡張することができる。

第２の構成例を採用することにより、製造上の制約が大きいグローバルビット線ＧＢＬの配線ピッチを緩和でき、製造工程を簡素化する効果が得られる。また、隣接するグローバルビット線ＧＢＬの間に、シールドとして機能する電源配線を配置してもよい。これにより、隣接するグローバルビット線ＧＢＬの間のカップリングノイズを低減することができるとともに、ローカルセンスアンプＬＳＡやグローバルセンスアンプＧＳＡに供給する電源を強化することによりセンスマージンの向上が可能となる。

図１５は、メモリセルアレイ１０の第３の構成例であり、第２実施形態に対して適用することができる。図１５に示すメモリセルアレイ１０は、図１４と同様の特徴を有し、１本のグローバルビット線ＧＢＬに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。例えば、左側の領域のワード線ＷＬ１＿０〜ＷＬ１＿１２７のうちの１本が選択された場合は、一方の読み出し制御信号ＲＥ２Ｅを一定期間ハイに制御した後に一方の書き込み制御信号ＷＥ１Ｅをハイに制御することにより偶数番目のローカルビット線ＬＢＬを用いて図７で説明した動作を実現でき、他方の読み出し制御信号ＲＥ０Ｏを一定期間ハイに制御した後に他方の書き込み制御信号ＷＥ１Ｏをハイに制御することにより奇数番目のローカルビット線ＬＢＬを用いて図７で説明した動作を実現できる。よって、第３の構成例では、第２の構成例と同様の効果が得られる。なお、第２の構成例と同様、ローカルビット線ＬＢＬの本数とグローバルビット線ＧＢＬの本数の比率をＮ対１に拡張することができる。

図１６は、メモリセルアレイ１０の第４の構成例であり、第３実施形態に対して適用することができる。図１６に示すメモリセルアレイ１０は、図１４及び図１５と同様の特徴を有し、１本のグローバルビット線ＧＢＬに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。例えば、左側の領域のワード線ＷＬ１＿０〜ＷＬ１＿１２７のうちの１本が選択された場合は、まず一方の制御信号ＬＳ１Ｅをハイに制御した後に一方のアシスト信号ＷＣ１Ｅをローに制御することにより偶数番目のローカルビット線ＬＢＬを用いて図１０で説明した動作を実現でき、他方の読み出し制御信号ＬＳ１Ｏを一定期間ハイに制御した後に他方のアシスト信号ＷＣ１Ｏをローに制御することにより奇数番目のローカルビット線ＬＢＬを用いて図１０で説明した動作を実現できる。よって、第４の構成例では、第１及び第２の構成例と同様の効果が得られる。なお、第１及び第２の構成例と同様、ローカルビット線ＬＢＬの本数とグローバルビット線ＧＢＬの本数の比率をＮ対１に拡張することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、本実施形態の内容に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、上記メモリセルアレイ１０に含まれる複数のメモリセルＭＣは、揮発性と不揮発性のいずれのメモリセルあってもよく、その両方を含んでいてもよい。また、本発明は、信号を伝送する回路を有する多様な半導体装置に対して適用することができる。本発明が適用される半導体装置を構成する各種回路は、上記各実施形態で開示された回路形式には限定されず、多様な回路形式を採用することができる。

本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、その他のメモリ等の多様な半導体装置に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様な形態を挙げることができる。

本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は第１導電型のトランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は第２導電型のトランジスタの代表例である。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

１０…メモリセルアレイ
１１…サブワードドライバ
１２…グローバルセンスアンプ列
１３…グローバルセンスアンプ駆動回路
１４…ロウデコーダ
１５…カラムデコーダ
１６…制御回路
ＧＢＬ…グローバルビット線
ＧＳＡ…グローバルセンスアンプ
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
ＲＩＯ…読み出しＩ／Ｏ線
ＷＩＯ…書き込みＩ／Ｏ線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｑ１０、Ｑ１１、Ｑ２０〜Ｑ２７、Ｑ３０〜Ｑ３８、Ｑ４０〜Ｑ４５、Ｑ５０〜Ｑ５３…トランジスタ

Claims

第１の領域に配置される複数のメモリセルと選択的に接続される第１のローカルビット線と、
第２の領域に配置される複数のメモリセルと選択的に接続される第２のローカルビット線と、
前記第１及び第２のローカルビット線の間の差電圧を増幅する差動型のローカルセンスアンプと、
前記ローカルビット線の延伸方向に配置されるグローバルビット線と、
前記第１のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第１のスイッチと、
前記第２のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第２のスイッチと、
を備えることを特徴とする半導体装置。
前記グローバルビット線の一端に接続されるシングルエンド型のグローバルセンスアンプを更に備えることを特徴とする請求項１に記載の半導体装置。
前記第１及び第２のスイッチを制御する制御回路を更に備え、
前記制御回路は、前記第１及び第２の領域のうちいずれかの選択メモリセルがアクセスされるとき、前記第１及び第２のスイッチのうちの一方を導通状態に制御し、他方を非導通状態に制御することを特徴とする請求項１に記載の半導体装置。
前記制御回路は、前記第１の領域の選択メモリセルの書き込み動作時に前記第１のスイッチを導通状態に制御し、前記第２の領域の選択メモリセルの書き込み動作時に前記第２のスイッチを導通状態に制御することを特徴とする半導体装置。
前記制御回路は、前記第１の領域の選択メモリセルの読み出し動作時に前記第１のスイッチを導通状態に制御し、前記第２の領域の選択メモリセルの読み出し動作時に前記第２のスイッチを導通状態に制御することを特徴とする請求項４に記載の半導体装置。
前記第１のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第３のスイッチと、
前記第２のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第４のスイッチと、
を更に備えることを特徴とする請求項５に記載の半導体装置。
前記制御回路は、前記第１の領域の選択メモリセルの書き込み動作時に前記第３のスイッチを非導通状態に制御し、前記第２の領域の選択メモリセルの書き込み動作時に前記第４のスイッチを非導通状態に制御することを特徴とする請求項６に記載の半導体装置。
ゲートが前記第２のローカルビット線に接続された第１のトランジスタと、
前記第１のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第５のスイッチと、
ゲートが前記第１のローカルビット線に接続された第２のトランジスタと、
前記第２のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第６のスイッチと、
を更に備えることを特徴とする請求項５に記載の半導体装置。
前記制御回路は、前記第１の領域の選択メモリセルの読み出し動作時に前記第５のスイッチを導通状態に制御するとともに前記第６のスイッチを非導通状態に制御し、前記第２の領域の選択メモリセルの読み出し動作時に前記第６のスイッチを導通状態に制御するとともに前記第５のスイッチを非導通状態に制御することを特徴とする請求項８に記載の半導体装置。
前記制御回路は、前記第１の領域の選択メモリセルの書き込み動作時に前記第１のスイッチを導通状態に制御し、前記第２の領域の選択メモリセルの書き込み動作時に前記第２のスイッチを導通状態に制御し、前記第１又は第２の領域の選択メモリセルの書き込み動作時に前記第５及び第６のスイッチをともに非導通状態に制御することを特徴とする請求項８に記載の半導体装置。
前記第１のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも２個のスイッチであり、
前記第２のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも２個のスイッチである、
ことを特徴とする請求項１に記載の半導体装置。
前記第１のローカルビット線は、前記グローバルビット線と平行に配置されたｎ本（ｎは２以上の整数）のローカルビット線であり、
前記第２のローカルビット線は、前記グローバルビット線と平行に配置されたｎ本（ｎは２以上の整数）のローカルビット線である、
ことを特徴とする請求項１に記載の半導体装置。
前記第１のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置され、前記第１のローカルビット線の前記ｎ本のローカルビット線のそれぞれに接続される少なくとも２ｎ個のスイッチであり、
前記第２のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置され、前記第２のローカルビット線の前記ｎ本のローカルビット線のそれぞれに接続される少なくとも２ｎ個のスイッチである、
ことを特徴とする請求項１２に記載の半導体装置。