JP2013110160A - Semiconductor nanodevice - Google Patents
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Abstract
Description
本発明は、半導体ナノデバイスに関するものであり、歪を有する半導体層を従来よりも厚く積層したナノ構造体を用いた半導体ナノデバイスに関する。 The present invention relates to a semiconductor nanodevice, and relates to a semiconductor nanodevice using a nanostructure in which semiconductor layers having strains are stacked thicker than in the past.
現在、産業に用いられている半導体レーザやフォトディテクタなどの光デバイス、或いは、高電子移動度トランジスタなどの電子デバイスには、半導体基板上に異種の半導体材料の薄膜を１層以上積層した半導体多層膜構造によって形成されている。 For optical devices such as semiconductor lasers and photodetectors currently used in the industry or electronic devices such as high electron mobility transistors, a semiconductor multilayer film in which one or more thin films of different semiconductor materials are stacked on a semiconductor substrate It is formed by the structure.
この半導体多層膜は、デバイス本来の機能を発現させたり、特性を向上させたりする上で必要不可欠であり、その一つの目的に、バンドギャップの異なる材料を組み合わせることによって、半導体内のキャリア制御がある。 This semiconductor multilayer film is indispensable for expressing the original functions of the device and improving the characteristics. For one purpose, the carrier control in the semiconductor can be controlled by combining materials with different band gaps. is there.
例えば、光デバイスにおいては、バンドギャップエネルギー差の大きな材料でヘテロ構造を形成することによって、発光層からのキャリアの漏れを防ぐことができ、温度特性の良好なデバイスが形成できる。このようなヘテロ構造の組み合わせとしては、ＩｎＡｓ／ＧａＡｓが代表的である。 For example, in an optical device, by forming a heterostructure with a material having a large band gap energy difference, leakage of carriers from the light emitting layer can be prevented, and a device with excellent temperature characteristics can be formed. A typical combination of such heterostructures is InAs / GaAs.
しかし、従来の半導体基板上の薄膜成長においては、薄膜の膜厚に制限があった。それは、基板材料と薄膜材料の格子定数の違いから生じる歪によって、ある膜厚を超えるとその歪を解放するために薄膜に転位が形成され、半導体の結晶性が著しく低下してしまうということが原因である。 However, in the conventional thin film growth on a semiconductor substrate, the thickness of the thin film is limited. The reason is that dislocations are formed in the thin film to release the strain when the film thickness exceeds a certain thickness due to the difference in lattice constant between the substrate material and the thin film material, and the crystallinity of the semiconductor is significantly reduced. Responsible.
ここで、半導体薄膜基板上の薄膜成長において生じる膜厚の制限について説明する。転位を生じないで薄膜を形成できる限界の膜厚は臨界膜厚ｈｃと呼ばれ、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓらの議論（例えば、非特許文献１参照）を基に、以下のように定式化することが可能である。
ｈｃ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｃ／ｂ）＋１｝
但し、
ε：歪
ｂ：バーガースベクトル（０．４ｎｍ）
ν：ポアッソン比（１／３）
図１１は、この方程式を数値計算により解いてグラフ化した結果を示したもので、歪量が１％以上の場合においては、量子効果の無い、バルク的な層（２５ｎｍ超）を積層することが不可能である。因みに、ＧａＡｓ基板上のＩｎＡｓ層で生じる７％の歪（ε＝０．０７）においては、積層可能な膜厚はわずか１．６ｎｍである。
Here, the limitation of the film thickness that occurs in the growth of the thin film on the semiconductor thin film substrate will be described. The limit film thickness at which a thin film can be formed without causing dislocation is called the critical film thickness h c . W. Based on the discussion by Matthews et al. (For example, see Non-Patent Document 1), it is possible to formulate as follows.
h c = (b / 2πε) × (1 + ν) −1 × {ln (h c / b) +1}
However,
ε: Strain b: Burgers vector (0.4 nm)
ν: Poisson's ratio (1/3)
FIG. 11 shows the result of solving this equation by numerical calculation and graphing. When the amount of strain is 1% or more, a bulk layer (over 25 nm) having no quantum effect is laminated. Is impossible. Incidentally, in the strain of 7% (ε = 0.07) generated in the InAs layer on the GaAs substrate, the stackable film thickness is only 1.6 nm.
このように、膜厚に制限があると、例えば、量子井戸構造を利用した半導体レーザの場合では、発光波長が限られてしまい、ＧａＡｓ基板上に形成したＩｎＡｓ量子井戸レーザでは、光通信帯で利用可能な１．３μｍ以上の長波長発光が実現できなかった。 Thus, when the film thickness is limited, for example, in the case of a semiconductor laser using a quantum well structure, the emission wavelength is limited. In an InAs quantum well laser formed on a GaAs substrate, the optical communication band A usable long wavelength light emission of 1.3 μm or more could not be realized.
一方、Ｓｉ基板等の上にＩｎＰ等の格子定数の差の大きな半導体層を成長させる方法として、Ａｕ等の触媒を用いて半導体層をナノ構造体として垂直方向に成長させることが提案されている（例えば、特許文献１或いは特許文献２参照）。
On the other hand, as a method of growing a semiconductor layer having a large difference in lattice constant such as InP on a Si substrate or the like, it has been proposed to grow the semiconductor layer vertically as a nanostructure using a catalyst such as Au. (For example, refer to
しかし、ナノ構造体を用いたデバイスにおいては、ナノ構造体の成長方向の一部を機能領域として利用するものであり、ヘテロ接合を形成する場合には、触媒を用いる関係から工程が複雑になるという問題がある。また、ナノ構造体の径は当然に小さいため、光出力や電気出力は非常に小さいものになり、用途が極めて制限されるという問題がある。 However, in a device using nanostructures, a part of the growth direction of nanostructures is used as a functional region. When forming a heterojunction, the process is complicated due to the use of a catalyst. There is a problem. Further, since the diameter of the nanostructure is naturally small, the light output and the electric output are very small, and there is a problem that the application is extremely limited.
したがって、本発明は、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることを目的とする。 Therefore, an object of the present invention is to form a semiconductor thin film having a strain exceeding a critical film thickness on a substrate to form a device region.
開示する一観点からは、基板と、前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイスが提供される。
From one aspect disclosed, formed on the substrate, a semiconductor nanowire core extending in a direction perpendicular to the growth surface of the substrate on the substrate and having a major axis of less than 1 μm, and a sidewall of the semiconductor nanowire core, The semiconductor nanowire core is made of a semiconductor material having a strain ε different by 1% or more, and the film thickness t [nm] and the strain ε [%]
−0.720 + 0.0988ε −1.2 <t ≦ −0.705 + 0.227ε −1.2
There is provided a semiconductor nanodevice having at least one semiconductor thin film satisfying the relationship, wherein a bonding interface between the semiconductor nanowire core and the semiconductor thin film or a bonding interface between the semiconductor thin films is used as a functional region. The
開示の半導体ナノデバイスによれば、基板上における臨界膜厚を超えた厚さの歪のある半導体薄膜を形成してデバイス領域とすることが可能になる。 According to the disclosed semiconductor nanodevice, a strained semiconductor thin film having a thickness exceeding the critical film thickness on the substrate can be formed to form a device region.
ここで、図１及び図２を参照して、本発明の実施の形態の半導体ナノデバイスを説明する。図１は、本発明の実施の形態の半導体ナノデバイスの構成説明図である。図１（ａ）に示すように、基板１上に、基板１の主面の法線方向に延在する半導体ナノワイヤコア２を設け、この半導体ナノワイヤコア２の側面に半導体薄膜３を形成し、半導体ナノワイヤコア２と半導体薄膜３との接合界面を機能領域とする。或いは、図１（ｂ）に示すように、半導体薄膜３を多層構造で形成して、半導体薄膜３同士の接合界面を機能領域とする。この時、半導体薄膜３のトータルの膜厚は、半導体基板上における臨界膜厚を超えた厚さになるように成長する。
Here, with reference to FIG.1 and FIG.2, the semiconductor nanodevice of embodiment of this invention is demonstrated. FIG. 1 is a configuration explanatory diagram of a semiconductor nanodevice according to an embodiment of the present invention. As shown in FIG. 1A, a
これは、半導体薄膜２と接合界面を形成する半導体ナノワイヤコア２が、弾性変形するため、積層可能な膜厚が大幅に増大するためである。本発明における臨界膜厚ｈｎｅｗは、半導体ナノワイヤコア２と歪を有する半導体薄膜３の弾性変形の度合いが１：１の状態をもとに導出することができ、
ｈｎｅｗ＝（ｂ／２πε）×（１＋ν）−１×｛ｌｎ（ｈｎｅｗ／ｂ）＋１｝
となる。
This is because the
h new = (b / 2πε) × (1 + ν) −1 × {ln (h new / b) +1}
It becomes.
図２は、本発明の半導体ナノワイヤ構造を用いた場合の臨界膜厚の説明図である。本発明によれば、歪みが１％以上、好適には、１％〜１６％の材料において、臨界膜厚を従来技術より改善しつつ量子効果も得られる薄膜（２５ｎｍ以下）として機能させることが可能である。例えば、ＧａＡｓナノワイヤコアの側面にはＩｎＡｓ薄膜を膜厚５ｎｍまで積層ができるようになり、従来技術の約３倍となる。また、従来技術では、薄膜が全く成長できなかったような、１６％の歪においても、薄膜として機能する膜厚１．３ｎｍの薄膜を成長することができる。このような大きな歪みの材料の組わせとして、ＡｌＰとＩｎＳｂ（歪み：１６％）がある。 FIG. 2 is an explanatory diagram of the critical film thickness when the semiconductor nanowire structure of the present invention is used. According to the present invention, a material having a strain of 1% or more, preferably 1% to 16%, can be made to function as a thin film (25 nm or less) that can obtain a quantum effect while improving the critical film thickness from the prior art. Is possible. For example, an InAs thin film can be laminated on the side surface of a GaAs nanowire core to a film thickness of 5 nm, which is about three times that of the prior art. In addition, a thin film having a film thickness of 1.3 nm that functions as a thin film can be grown even with a strain of 16%, in which the thin film could not be grown at all by the prior art. As a combination of such large strain materials, there are AlP and InSb (strain: 16%).
従来技術で転位を生じることなく積層することが不可能であった領域で、本発明によって初めて積層が可能となる膜厚ｔ〔ｎｍ〕の領域は、図２の曲線を、フィッティングにより近似化することにより求めることができ、歪εを〔％〕とした場合、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
となる。
The region of the film thickness t [nm] that can be stacked for the first time according to the present invention in the region where it was impossible to stack without causing dislocation in the prior art approximates the curve of FIG. 2 by fitting. When the strain ε is [%],
−0.720 + 0.0988ε −1.2 <t ≦ −0.705 + 0.227ε −1.2
It becomes.
この場合、基板１上にＡｕ，Ｃｕ，Ａｇ，Ｐｔ等の触媒金属を設け、成長温度において、溶融した触媒金属中に半導体材料を取り込んで、半導体ナノワイヤコア２が垂直方向に成長していく。この時、触媒金属は常に成長を続ける半導体ナノワイヤコア２の頂面に存在する。また、半導体ナノワイヤコア２の径は触媒金属の径に依存し、ほぼ同じサイズになる。
In this case, a catalytic metal such as Au, Cu, Ag, or Pt is provided on the
基板１は、Ｓｉ等のIV族半導体基板やＧａＡｓ等のIII−Ｖ族半導体基板を用いるものであるが、場合によっては、サファイア等の結晶性絶縁基板を用いても良い。また、基板１と半導体ナノワイヤコア２とは、ＧａＡｓ基板に対するＧａＡｓナノワイヤコア等の様に互いに同じ材料でも良いし、或いは、Ｓｉ基板に対するＩｎＰナノワイヤコア等のようにヘテロ接合を形成する材料の組み合わせでも良い。
The
半導体ナノワイヤコア２の成長方向に垂直な断面形状は、三角形、四角形、六角形或いは円形になり、その長径は、１μｍ未満、より好適には、１０ｎｍ〜４００ｎｍ、特に金属微粒子を用いた形成法においては、５０ｎｍ〜２００ｎｍが好ましい。長さは、長径の３倍以上が好適であり、１μｍ〜１０μｍ、より好適には２μｍ〜５μｍとする。
The cross-sectional shape perpendicular to the growth direction of the
なお、半導体ナノワイヤコア２の成長方向に垂直な断面形状は、基板１の主面の面方位が（１１１）面の場合に、三角形や六角形になりやすく、（００１）面の場合に、四角形になりやすく、円形は成長途中で現れやすい。
The cross-sectional shape perpendicular to the growth direction of the
また、基板１の面方位が（００１）面の場合には、半導体ナノワイヤコア２及び半導体薄膜３の結晶構造は閃亜鉛鉱型結晶構造になり、（１１１）面の場合には、ウルツ鉱型結晶構造になりやすい。
When the plane orientation of the
このように、本発明の実施の形態においては、従来技術では不可能であった厚さの歪層を有する構造体およびデバイスを形成することが可能となり、接合界面を機能領域とすることによって、半導体内のキャリア制御が可能となる。これによって、上述の特許文献１或いは特許文献２の従来のナノデバイスに比べて出力が大きく温度特性が良好な長波長のレーザや、散乱の少ない高電子移動度トランジスタを実現することができる。因みに、半導体ナノワイヤコア２をＧａＡｓとし、半導体薄膜３をＧａＡｓ／ＩｎＡｓ量子井戸とした場合には、１．３μｍより長波長で発振する半導体レーザを実現することができる。
As described above, in the embodiment of the present invention, it is possible to form a structure and a device having a strained layer having a thickness that was impossible with the prior art, and by using the bonding interface as a functional region, Carrier control in the semiconductor becomes possible. As a result, it is possible to realize a long-wavelength laser having a large output and good temperature characteristics as compared with the conventional nanodevice of
次に、図３乃至図６を参照して、本発明の実施例１の半導体レーザの製造工程を説明する。まず、図３（ａ）に示すように、（１１１）面を主面とし、不純物濃度が５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３のｎ型ＧａＡｓ基板１１上に、ＳｉＯ２膜１２を形成し、開口部１３を形成し、この開口部１３内に金微粒子１４を設ける。成長触媒となる金微粒子１４は、市販のコロイド粒子を用いても良いし、或いは、リソグラフィによって形成した小面積の金薄膜を加熱することによって粒子化しても良い。
Next, with reference to FIGS. 3 to 6, the manufacturing process of the semiconductor laser of Example 1 of the present invention will be described. First, as shown in FIG. 3A, SiO 2 is formed on an n-
次いで、図３（ｂ）に示すように、ＭＯＶＰＥ法によって、トリメチルガリウム（ＴＭＧ）とアルシン（ＡｓＨ３）とドーパントとしてのジシラン（Ｓｉ２Ｈ６）を供給することにより、ｎ型ＧａＡｓナノワイヤ１５を成長温度３００℃〜５００℃で成長する。この場合のｎ型ＧａＡｓナノワイヤ１５の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とする。
Next, as shown in FIG. 3B, trimethylgallium (TMG), arsine (AsH 3 ), and disilane (Si 2 H 6 ) as a dopant are supplied by the MOVPE method to form the n-
次いで、図３（ｃ）に示すように、金微粒子１４を除去した後、ノンドープのＧａＡｓ／ＩｎＡｓ量子井戸構造１６を形成する。ＩｎＡｓ井戸層１８は、単層でも多層であっても良く、多層の場合は、ＩｎＡｓ井戸層１８の合計の膜厚が本発明の臨界膜厚ｈｎｅｗ以下、すなわち５ｎｍ以下であれば良い。なお、図においては、３層のＧａＡｓバリア層１７と２層のＩｎＡｓ井戸層１８を示している。ＩｎＡｓ井戸層１８を成長させる場合には、同じくＭＯＶＰＥ法により、トリメチルインジウム（ＴＭＩ）とＡｓＨ３を供給することにより、成長温度３００℃〜５００℃で成長させる。
Next, as shown in FIG. 3C, after removing the
引き続いて、図４（ｄ）に示すように、ＭＯＶＰＥ原料としては、ＴＭＧ、ＡｓＨ３、Ａｌ原料としてトリメチルアルミニウム（ＴＭＡｌ）、ドーパント源としてジエチル亜鉛（ＤＥＺ）を供給して、ｐ型ＡｌＧａＡｓ層１９を成長させる。なお、ｐ型ＡｌＧａＡｓ層１９の不純物濃度は、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とし、膜厚は、５０ｎｍ〜３００ｎｍとする。なお、良好な導電性を得るために、ｐ型ＡｌＧａＡｓ層１９のＡｌ組成は、０．１〜０．３が好ましい。
Subsequently, as shown in FIG. 4D, as the MOVPE raw material, TMG, AsH 3 , trimethylaluminum (TMAl) as the Al raw material, and diethylzinc (DEZ) as the dopant source are supplied, and the p-
引き続いて、ＴＭＧ、ＡｓＨ３、ＤＥＺを供給して、厚さが１ｎｍ〜１０ｎｍのｐ型ＧａＡｓコンタクト層２０を成長させる。この場合、ＡｌＧａＡｓ及びＧａＡｓはｎ型ＧａＡｓ基板１１と格子整合しているので、成長膜厚に制限はない。なお、ｎ型ＧａＡｓナノワイヤ１５の頂面にも半導体薄膜が成長するが、側壁に成長する半導体薄膜よりかなり薄く且つ途中の工程でエッチング等により除去するので問題はない。
Subsequently, TMG, AsH 3 and DEZ are supplied to grow a p-type
次いで、図４（ｅ）に示すように、ＳｉＯ２膜１２に開口部を形成し、ＡｕＧｅ／Ａｕを堆積させてｎ側電極２１を形成する。次いで、図４（ｆ）に示すように、全面に厚さが１００ｎｍのＳｉＯ２膜２２を堆積する。次いで、図５（ｇ）に示すように、全面にフォトレジスト２３を塗布する。
Next, as shown in FIG. 4E, an opening is formed in the SiO 2 film 12, and AuGe / Au is deposited to form the n-
次いで、図５（ｈ）に示すように、フォトレジスト２３を露光したのち、現像することによって、ナノワイヤ構造より大径の開口部２５を有するレジストマスク２４を形成する。次いで、図５（ｉ）に示すように、レジストマスク２４をマスクとしてフッ酸系エッチング液によりナノワイヤ構造の側面及び頂面のＳｉＯ２膜２２を除去する。
Next, as shown in FIG. 5H, the
次いで、図６（ｊ）に示すように、全面にＡｕＺｎ／Ａｕ膜を堆積させた後、頂面に堆積したＡｕＧe／Ａｕ膜を選択的に除去することによって、ｐ側電極２６を形成する。次いで、図６（ｋ）に示すように、閾値電流を低減するために、上下に、誘電体多層膜２７，２８を形成する。なお、両方の誘電体多層膜２７，２８を反射膜としても良いし、一方の誘電体多層膜２７を反射防止膜としても良い。最後に、ｐ側電極２６の一部及びＳｉＯ２膜２２の一部を除去してコンタクトホール２９を形成することによって本発明の実施例１の半導体レーザの基本構造が完成する。
Next, as shown in FIG. 6J, after depositing an AuZn / Au film on the entire surface, the AuGe / Au film deposited on the top surface is selectively removed to form the p-
このように、本発明の実施例１においては、半導体ナノワイヤを用いているので、ＧａＡｓに対して歪の大きなＩｎＡｓを従来より厚く成長させることができるので、１．３μｍ以上の長波長帯での発振が可能になる。 As described above, in Example 1 of the present invention, since semiconductor nanowires are used, InAs having a large strain with respect to GaAs can be grown thicker than before, in a long wavelength band of 1.3 μm or more. Oscillation is possible.
次に、図７乃至図１０を参照して、本発明の実施例２の高電子移動度トランジスタの製造工程を説明する。まず、図７（ａ）に示すように、半絶縁性ＧａＡｓ基板３１上に開口部３３を有するＳｉＯ２膜３２を設け、この開口部３３内に金微粒子３４を設ける。
Next, a manufacturing process of the high electron mobility transistor according to the second embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 7A, an SiO 2 film 32 having an
次いで、図７（ｂ）に示すように、ＭＯＶＰＥ法により、ＴＭＩ、ＴＭＧ及びＡｓＨ３を供給してｉ型ＩｎＧａＡｓナノワイヤ３５を垂直方向に成長させる。次いで、図７（ｃ）に示すように、金微粒子３４を除去したのち、ＴＭＡｌ、ＴＭＧ、ＡｓＨ３及びＳｉ２H６を供給して、キャリア供給層として厚さが５ｎｍ〜３０ｎｍのｎ型ＡｌＧａＡｓ薄膜３６を成長させる。
Next, as shown in FIG. 7B, i-
次いで、図８（ｄ）に示すように、ＳｉＯ２膜３２を除去したのち、Ａｕ−Ｇｅを堆積させて上記の図５（ｉ）のように不要部分を除去することによってドレイン電極３７を形成する。次いで、図８（ｅ）に示すように、ゲート絶縁膜と層間絶縁膜を兼ねるＳｉＯ２膜３８を全面に堆積させる。
Next, as shown in FIG. 8D, after the SiO 2 film 32 is removed, Au—Ge is deposited, and unnecessary portions are removed as shown in FIG. 5I to form the
次いで、図８（ｆ）に示すように、Ｔｉ／Ａｕを堆積させて不要部分を除去することによってゲート電極３９を形成する。次いで、図９（ｇ）に示すように、図５（ｉ）と同様な方法で、ＳｉＯ２膜３８の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
Next, as shown in FIG. 8F, a
次いで、図９（ｈ）に示すように、層間絶縁膜となるＳｉＯ２膜４０を全面に成長させる。次いで、図９（ｉ）に示すように、ＳｉＯ２膜４０の不要部分を除去して、ソース領域となるｎ型ＡｌＧａＡｓ薄膜３６の側面を露出させる。
Next, as shown in FIG. 9H, a SiO 2 film 40 to be an interlayer insulating film is grown on the entire surface. Next, as shown in FIG. 9I, an unnecessary portion of the SiO 2 film 40 is removed to expose the side surface of the n-type AlGaAs
次いで、図１０（ｊ）に示すように、Ａｕ−Ｇｅを堆積させて不要部分を除去することによってソース電極４１を形成する。次いで、図１０（ｋ）に示すように、ＳｉＯ２膜４０の一部を除去してゲート電極３９を露出させる。
Next, as shown in FIG. 10J, the
最後に、図１０（ｌ）に示すように、ゲート電極３７の一部及びＳｉＯ２膜３８の一部を除去してドレイン電極３７に対するコンタクトホール４２を形成することによって、本発明の実施例２の高電子移動度トランジスタの基本構造が完成する。この場合、ｉ型ＩｎＧａＡｓナノワイヤ３５とｎ型ＡｌＧａＡｓ薄膜３６との界面近傍に発生する二次元電子ガス層がキャリア走行層になる。
Finally, as shown in FIG. 10 (l), part of the
このように、本発明の実施例２においては、ＩｎＧａＡｓナノワイヤ３５に対して歪の大きいＡｌＧａＡｓ薄膜を従来より厚く堆積することができるので、所定のキャリア濃度に制御することが可能になる。
As described above, in the second embodiment of the present invention, an AlGaAs thin film having a large strain can be deposited on the
なお、上記の各実施例においては、ＧａＡｓ基板上に同じIII−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させているが、製造コストを低減するために、基板としてシリコン基板を用いて、III−Ｖ族化合物半導体からなる半導体ナノワイヤを成長させても良い。 In each of the above embodiments, semiconductor nanowires made of the same group III-V compound semiconductor are grown on a GaAs substrate. However, in order to reduce manufacturing costs, a silicon substrate is used as the substrate, and III- A semiconductor nanowire made of a group V compound semiconductor may be grown.
例えば、シリコン基板上に触媒微粒子を堆積させ、ＭＯＶＰＥ法により、ＴＭＩとＰＨ３を供給してＩｎＰナノワイヤを形成する。次いで、ＴＭＩとＡｓＨ３を供給してＩｎＰナノワイヤの表面にＩｎＡｓ薄膜を成長させる。ＩｎＰナノワイヤ上のＩｎＡｓ薄膜の歪は３％であるため、目的に応じて膜厚が６〜１４ｎｍのＩｎＡｓ薄膜を用いることができる。また、ＩｎＡｓ薄膜を成長した後に、さらにＩｎＰナノワイヤに対して歪の無いＩｎＰ層をキャップ層として成長することも可能であり、これにより量子井戸構造を形成することが可能になる。 For example, catalyst fine particles are deposited on a silicon substrate, and TMI and PH 3 are supplied by MOVPE to form InP nanowires. Next, TMI and AsH 3 are supplied to grow an InAs thin film on the surface of the InP nanowire. Since the strain of the InAs thin film on the InP nanowire is 3%, an InAs thin film having a thickness of 6 to 14 nm can be used depending on the purpose. In addition, after growing the InAs thin film, it is possible to grow an InP layer having no distortion with respect to the InP nanowire as a cap layer, whereby a quantum well structure can be formed.
また、上記の実施例２においては、絶縁ゲート型のトランジスタとして説明しているが、ゲート絶縁膜を設けずに、ゲート領域のＡｌＧａＡｓ薄膜に直接ショットキー接合を形成する金属電極を形成してＭＥＳ型或いはＨＥＭＴ型のトランジスタとしても良い。 In the second embodiment, the transistor is described as an insulated gate type transistor. However, without providing a gate insulating film, a metal electrode that directly forms a Schottky junction is formed on the AlGaAs thin film in the gate region to form an MES. Or a HEMT transistor.
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）
基板と、
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が１μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。
（付記２）
前記半導体ナノワイヤコアと前記半導体薄膜とは、互いにバンドギャップエネルギーが異なる半導体材料からなることを特徴とする付記１に記載の半導体ナノデバイス。
（付記３）
前記半導体ナノワイヤコアが、前記基板と異なった材料からなることを特徴とする付記１または付記２に記載の半導体ナノデバイス。
（付記４）
前記半導体ナノワイヤコア及び前記半導体薄膜が、閃亜鉛鉱型結晶構造或いはウルツ鉱型結晶構造のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体ナノデバイス。
（付記５）
前記接合界面が発光領域或いは光吸収領域のいずれかであることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記６）
前記基板が半導体基板であり、前記半導体基板と前記半導体ナノワイヤコアとが第１の導電型であり、且つ、前記半導体薄膜の少なくとも最外層が前記第１の導電型と反対の導電型であることを特徴とする付記５に記載の半導体ナノデバイス。
（付記７）
前記半導体ナノワイヤコアがＡｌｘＧａ１−ｘＡｓ（但し、ｘは０を含む）からなり、且つ、前記半導体薄膜が、ＧａＡｓ／ＩｎＡｓからなる量子井戸構造膜からなり、前記量子井戸構造膜における発光波長が１．３μｍ以上の長波長であることを特徴とする付記６に記載の半導体ナノデバイス。
（付記８）
前記接合界面が、前記接合界面に沿ってキャリアを流す接合界面であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体ナノデバイス。
（付記９）
前記半導体薄膜の延在方向に、ソース電極、ゲート電極及びドレイン電極を順次配置し、少なくとも前記ソース電極と前記ドレイン電極とが前記半導体薄膜に電気的にコンタクトしていることを特徴とする付記８に記載の半導体ナノデバイス。
Here, the following supplementary notes are attached to the embodiments of the present invention including Example 1 and Example 2.
(Appendix 1)
A substrate,
A semiconductor nanowire core extending on the substrate in a direction perpendicular to a growth surface of the substrate and having a major axis of less than 1 μm;
The semiconductor nanowire core is formed of a semiconductor material having a strain ε different from the constituent material of the semiconductor nanowire core by 1% or more, and the film thickness t [nm] and the strain ε [%]
−0.720 + 0.0988ε −1.2 <t ≦ −0.705 + 0.227ε −1.2
And at least one semiconductor thin film satisfying the relationship
A semiconductor nanodevice comprising a bonding interface between the semiconductor nanowire core and the semiconductor thin film or a bonding interface between the semiconductor thin films as a functional region.
(Appendix 2)
The semiconductor nanodevice according to
(Appendix 3)
The semiconductor nanodevice according to
(Appendix 4)
The semiconductor nanodevice according to any one of
(Appendix 5)
The semiconductor nanodevice according to any one of
(Appendix 6)
The substrate is a semiconductor substrate, the semiconductor substrate and the semiconductor nanowire core are of a first conductivity type, and at least the outermost layer of the semiconductor thin film is of a conductivity type opposite to the first conductivity type. The semiconductor nanodevice according to
(Appendix 7)
The semiconductor nanowire core is made of Al x Ga 1-x As (where x includes 0), the semiconductor thin film is made of a quantum well structure film made of GaAs / InAs, and light emission in the quantum well structure film The semiconductor nanodevice according to appendix 6, wherein the wavelength is a long wavelength of 1.3 μm or more.
(Appendix 8)
The semiconductor nanodevice according to any one of
(Appendix 9)
Appendix 8 wherein a source electrode, a gate electrode, and a drain electrode are sequentially disposed in the extending direction of the semiconductor thin film, and at least the source electrode and the drain electrode are in electrical contact with the semiconductor thin film. The semiconductor nanodevice according to 1.
１ 基板
２ 半導体ナノワイヤコア
３ 半導体薄膜
１１ ｎ型ＧａＡｓ基板
１２ ＳｉＯ２膜
１３ 開口部
１４ 金微粒子
１５ ｎ型ＧａＡｓナノワイヤ
１６ ＧａＡｓ／ＩｎＡｓ量子井戸構造
１７ ＧａＡｓバリア層
１８ ＩｎＡｓ井戸層
１９ ｐ型ＡｌＧａＡｓ層
２０ ｐ型ＧａＡｓコンタクト層
２１ ｎ側電極
２２ ＳｉＯ２膜
２３ フォトレジスト
２４ レジストマスク
２５ 開口部
２６ ｐ側電極
２７，２８ 誘電体多層膜
２９ コンタクトホール
３１ 半絶縁性ＧａＡｓ基板
３２ ＳｉＯ２膜
３３ 開口部
３４ 金微粒子
３５ ｉ型ＩｎＧａＡｓナノワイヤ
３６ ｎ型ＡｌＧａＡｓ薄膜
３７ ドレイン電極
３８ ＳｉＯ２膜
３９ ゲート電極
４０ ＳｉＯ２膜
４１ ソース電極
４２ コンタクトホール
DESCRIPTION OF
Claims (5)
前記基板上に前記基板の成長面に対して垂直方向に延在し、長径が1μｍ未満の半導体ナノワイヤコアと、
前記半導体ナノワイヤコアの側壁に形成され、前記半導体ナノワイヤコアの構成材料との歪εが１％以上異なる半導体材料からなり、且つ、膜厚ｔ〔ｎｍ〕と歪ε〔％〕とが、
−０．７２０＋０．０９８８ε−１．２＜ｔ≦−０．７０５＋０．２２７ε−１．２
の関係を満たす少なくとも一層の半導体薄膜とを有し、
前記半導体ナノワイヤコアと前記半導体薄膜との接合界面或いは前記半導体薄膜同士の接合界面を機能領域としたことを特徴とする半導体ナノデバイス。 A substrate,
A semiconductor nanowire core extending on the substrate in a direction perpendicular to a growth surface of the substrate and having a major axis of less than 1 μm;
The semiconductor nanowire core is formed of a semiconductor material having a strain ε different from the constituent material of the semiconductor nanowire core by 1% or more, and the film thickness t [nm] and the strain ε [%]
−0.720 + 0.0988ε −1.2 <t ≦ −0.705 + 0.227ε −1.2
And at least one semiconductor thin film satisfying the relationship
A semiconductor nanodevice comprising a bonding interface between the semiconductor nanowire core and the semiconductor thin film or a bonding interface between the semiconductor thin films as a functional region.
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