JP2013105878A - 電子部品及びその製造方法 - Google Patents

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Abstract

【課題】 ロジックチップとメモリチップとを実装しながら、メモリチップで誤動作を生じさせない電子部品及びその製造方法を提供することにある
【解決手段】 放熱部材３００がロジックチップ９０Ａ及びメモリチップ９０Ｂ上に取り付けられる。放熱部材３００には、メモリチップ９０Ｂの上面と当接する部位に開口３０８が設けられている。このため、ロジックチップ９０Ａからの熱が放熱部材３００を介してメモリチップ９０Ｂへ伝わり難いため、ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。
【選択図】 図１０

Description

本発明は、絶縁層と導体パターンとを積層してなる第１基板と、第１基板上に実装されて絶縁層と導体パターンとを積層してなるコアレスの第２基板と、第２基板上に実装される半導体素子とを有する電子部品及びその製造方法に関するものである。
半導体素子を実装する基板として、高集積化のためコア基板に層間樹脂絶縁層と導体パターンとを交互に積層して成るビルドアップ多層配線板が用いられている。ここで、更に、集積率を高め、配線距離を短くするため、厚みのあるコア基板を除いたコアレスのビルドアップ多層配線板が提案されている。特許文献１には、複数のチップ（半導体チップ、電子チップ）を１つのパッケージ内に収めたマルチチップパッケージが開示されている。複数のチップのうち任意のチップから発生した熱を他のチップに伝え難くするため、各チップが個別に封止されている。そして、任意のチップを封止する封止材の上にはヒートシンクが設けられている。
特開２００８‐２８８２５０
近年、半導体素子（特にロジックチップ）は、プロセッサコア領域が小さくなる傾向にある。それに伴い、半導体素子に供給される電流の密度が高くなることから、半導体素子は発熱しやすくなる。
このため、マルチチップパッケージにおいては、ロジックチップで発生した熱を他のチップに伝え難くする構造への要求が高まっており、その点で依然として改善の余地があると考えられる。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、複数の半導体素子を有する場合でも、第１半導体素子（ロジックチップ）から発生した熱を第２半導体素子に伝達させにくくする電子部品を提供することにある。
本願発明の電子部品では、第１貫通孔を有するコア基板と、該コア基板の両面に形成されている第１導体回路と、該第１貫通孔に形成され該コア基板の両面の第１導体回路を接続するスルーホール導体と、前記コア基板及び前記第１導体回路上に形成されて第１樹脂絶縁層と第２導体回路とが交互に積層されてなるビルドアップ層と、を備える第１基板と、
第２貫通孔を備える複数の第２樹脂絶縁層と、該第２樹脂絶縁層上に形成されている第３導体回路と、該第２貫通孔内に設けられ該第２樹脂絶縁層の両面の第３導体回路を接続するビア導体と、を有する第２基板と、
端子の設けられた下面と、該下面との反対側の上面とを備え、前記第２基板上に該下面側が実装されるロジックチップ及びメモリチップと、
前記ロジックチップ及びメモリチップ上に取り付けられる放熱部材であって、前記ロジックチップの前記上面に当接されると共に、前記メモリチップの前記上面との当接部位に開口の設けられた放熱部材と、を備えることを技術的特徴とする。
本願発明では、第２半導体素子の直上に開口を有する放熱部材を採用する。このため、第１半導体素子（ロジックチップ）から発生した熱が第２半導体素子（メモリチップ）へ伝わり難くなるため、第１半導体素子からの熱的影響でメモリチップが誤動作し難くなると考えられる。
本発明の第１実施形態に係る第２基板の製造工程図である。 第１実施形態に係る第２基板の製造工程図である。 第１実施形態に係る第２基板の製造工程図である。 第１実施形態に係る第２基板の製造工程図である。 第１実施形態に係る第２基板の製造工程図である。 第１実施形態に係る第２基板の断面図である。 第１実施形態に係る第２基板の平面図である。 第１実施形態に係る第１基板の断面図である。 第１実施形態に係る第１基板に第２基板が実装された状態を示す断面図である。 第１実施形態に係る電子部品の断面図である。 第１実施形態に係る放熱部材の平面図である。 第２実施形態に係る第２基板の製造工程図である。 第２実施形態に係る第２基板の断面図である。 第２実施形態に係る第２基板の平面図である。
[第１実施形態]
図１０は、第１実施形態の電子部品１０の断面図である。
電子部品１０は、コア基板２３０を備える第１基板２００と、コア基板を備えない第２基板２０と、第２基板２０上に実装された第１半導体素子（ロジックチップ９０Ａ）及び第２半導体素子（メモリチップ９０Ｂ）とを有している。ロジックチップ９０Ａは第１封止材９６Ａにより封止されており、メモリチップ９０Ｂは第２封止材９６Ｂにより封止されている。
第２基板２０上には、ロジックチップ９０Ａ及びメモリチップ９０Ｂを覆う放熱部材３００が設けられている。さらに、放熱部材３００上には、ヒートシンク３２０が設けられている。
第１基板２００は、コア基板２３０と、コア基板２３０の両面に設けられているビルドアップ層２１０とを有している。図８に第１基板の断面が示される。コア基板２３０の内部には、表裏の導体パターンを電気的に接続するスルーホール導体２３６が設けられている。コア基板の両面に積層された第１絶縁層（層間樹脂絶縁層）２５０を貫通する貫通孔２３３が設けられ、該貫通孔２３３内にスルーホール導体２３６が形成されている。スルーホール導体の端部にはスルーホールランド２３７が形成されている。スルーホール導体２３６によりコア基板両面の第１導体パターン２３４が接続されている。第１絶縁層２５０上には、第１ビア導体２６６及び第１導体パターン２６８を備える第１絶縁層（層間樹脂絶縁層）２６０と、第１ビア導体２７６及び第１導体パターン２７８を備える第１絶縁層（層間樹脂絶縁層）２７０とから成るビルドアップ層２１０が形成されている。第１絶縁層２７０上には、開口２８１を備えるソルダーレジスト層２８０が形成され、上面側の開口２８１には第２基板２０を実装するためのパッド２７８Ｐが設けられ、下面側の開口２８１には、図示しない外部基板接続用のパッド２７９Ｐが設けられている。
第２基板２０の断面が図６に示される。
第２基板２０は、第１面Ｆとその第１面とは反対側の第２面Ｓとを有する第２絶縁層５０と、第２絶縁層５０の第１面Ｆ上に形成されている第２導体パターン５８と、第２絶縁層５０の第１面上及び第２導体パターン５８上に形成されている第２絶縁層１５０と、第２絶縁層１５０上に形成されている第２導体パターン１５８とを有している。
そして、第２絶縁層１５０の内部には貫通孔１５１が設けられていて、この貫通孔１５１の内部には、第２導体パターン５８と第２導体パターン１５８とを接続する第２ビア導体１６０が設けられている。
第２絶縁層５０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。
第２絶縁層５０の内部には貫通孔５１が設けられている。貫通孔５１の内部には、めっきからなる第２ビア導体６０が形成されている。第２ビア導体６０の先端部には、半田バンプ７７が配置される。
第２絶縁層１５０上にはソルダーレジスト層７０が設けられている。ソルダーレジスト層７０には、第２導体パターン１５８の少なくとも一部を露出する開口７１が設けられている。この開口７１の内部には半田バンプ７６が設けられている。そして、これら半田バンプ７６を介して第２基板２０上にロジックチップ９０Ａ、メモリチップ９０Ｂが実装されている。なお、ロジックチップ９０Ａを実装するバンプ７６のピッチは９０μｍ以下である。
ロジックチップ９０Ａの側面は第１封止材９６Ａで封止されている。この第１封止材９６Ａの表面とロジックチップ９０Ａの表面とは同一平面上に位置する。すなわち、ロジックチップ９０Ａの上面は第１封止材９６Ａから露出されている。メモリチップ９０Ｂの側面は第２封止材９６Ｂで封止され、メモリチップ９０Ｂの上面は第２封止材９６Ｂから露出されている。図７は、該第２基板２０の平面図である。第２基板の第１封止材９６Ａと第２封止材９６Ｂとの間には溝９６Ｃが設けられている。すなわち、第１封止材９６Ａと第２封止材９６Ｂとは分離している
図１０に示すように第１基板３００上には、ロジックチップ９０Ａ及びメモリチップ９０Ｂを覆うように放熱部材３００が取り付けられている。放熱部材３００を形成する材料としては、例えばアルミニウムや銅等が挙げられる。放熱部材３００は、凹状のキャビティ部３０４と、キャビティ部３０４の周囲に設けられた平板部状のフランジ部３０２とから成り、キャビティ部３０４には平板部３０６が設けられている。キャビティ部３０４内に、ロジックチップ９０Ａとメモリチップ９０Ｂとが収容されている。そして、該放熱部材３００は、フランジ部３０２を介して第１基板２００に固定されている。
図１１に、放熱部材３００が取り付けられた状態の第２基板の平面図が示される。
放熱部材３００の平板部３０６はメモリチップ９０Ｂ上に開口３０８を備え、放熱部材３００とメモリチップ９０Ｂとが直接接しないようにされている。図１０に示すように平板部３０６は、ロジックチップ９０Ａの上面、第１封止材９６Ａの上面、第２封止材９６Ｂの周縁側の上面と接している。放熱部材３００の平板部上には、放熱フィン３２２を備えるヒートシンク３２０が設けられている。
第１実施形態の電子部品では、ロジックチップ９０Ａ及びメモリチップ９０Ｂ上に放熱部材３００が取り付けられる。この放熱部材３００には、メモリチップ９０Ｂの上面との当接部位に開口３０８が設けられている。このため、ロジックチップ９０Ａからの熱が放熱部材３００を介してメモリチップ９０Ｂへ伝わり難くなるため、該ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。
第１実施形態の電子部品では、ロジックチップ９０Ａを封止する第１封止材９６Ａと、メモリチップ９０Ｂを封止する第２封止材９６Ｂとの間に溝９６Ｃが設けられている。このため、ロジックチップ９０Ａからの熱が封止材を介してメモリチップ９０Ｂへ伝わり難くなるため、該ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。
第１実施形態の電子部品では、メモリチップ９０Ｂの周囲の第２封止材９６Ｂは、放熱部材３００と当接している。このため、第２封止材９６Ｂが放熱部材３００で押さえられることになり、第２封止材９６Ｂの剥離を防止することができる。
第１実施形態の電子部品では、放熱部材３００上にヒートシンク３２０が取り付けられているので、ロジックチップ９０Ａからの熱を効率的に逃がすことができる。
第１実施形態の電子部品では、放熱部材３００は、凹状のキャビティ部３０４と該キャビティ部３０４の周縁のフランジ部３０２とを備え、キャビティ部３０４に、第２基板２０を、該第２基板に接触することなく収容するので、コアレスで強度的に弱い第２基板に熱的ストレスを与え難い。そして、コア基板を備え強度的に強い第１基板２００にフランジ部３０２を介して放熱部材３００が固定されているので、信頼性を高めることができる。
第１実施形態の電子部品では、第１封止材９６Ａの表面とロジックチップ９０Ａの表面とは同一平面上に位置する。このため、電子部品全体の厚みを低減できる。さらに、ロジックチップ９０Ａで発生した熱を放熱部材３００に伝えやすい。また、ロジックチップ９０Ａの表面は放熱部材３００に接している。このため、ロジックチップ９０Ａで発生した熱を放熱部材３００に伝えやすい。
第１実施形態の電子部品では、第１封止材９６Ａと第２封止材９６Ｂとは分離している。このため、ロジックチップ９０Ａで発生した熱をメモリチップ９０Ｂに伝え難い。また、放熱部材３００の開口３０８の径はメモリチップ９０Ｂの幅よりも大きい。すなわち、放熱部材３００とメモリチップ９０Ｂとが直接接することが避けられる。このため、ロジックチップ９０Ａで発生した熱をメモリチップ９０Ｂに伝え難い。更に、開口３０８によりメモリチップ９０Ｂの表面全体が露出される。このため、ロジックチップ９０Ａで発生した熱をメモリチップ９０Ｂに伝え難い。
[第２基板の製造方法]
第２基板の製造方法について、図１〜図７を参照して説明される。
（１）まず、厚さ約１．１mmのガラス板３０が用意される（図１（Ａ））。
ガラス板は、実装するシリコン製ＩＣチップとの熱膨張係数差が小さくなるように、ＣＴＥが約３．３（ｐｐｍ）以下で、且つ、後述する剥離工程において使用する３０８ｎｍのレーザ光に対して透過率が９割以上であることが望ましい。
（２）ガラス板３０の上に、主として熱可塑性ポリイミド樹脂からなる剥離層３２が設けられる（図１（Ｂ））。
（３）剥離層３２の上に導体パターン３４が形成される（図１（Ｃ））。
（４）剥離層３２の上に第２絶縁層５０が形成される（図１（Ｄ））。
（５）ＣＯ2ガスレーザにて、第２絶縁層５０を貫通し、剥離層３２に至る電極体用開口５１が設けられる（図１（Ｅ）参照）。
（６）スパッタリングにより、第２絶縁層５０上にＴｉＮ、Ｔｉ及びＣｕからなる導体層５２が形成される（図２（Ａ））。
（７）導体層５２上に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約１５μｍのめっきレジスト５４が設けられる（図２（Ｂ））。
（８）導体層５２を給電層として用い、電解めっきが施され電解めっき膜５６が形成される（図２（Ｃ））。
（９）めっきレジスト５４が剥離除去される。そして、剥離しためっきレジスト下の導体層５２が除去され、導体層５２及び電解めっき膜５６からなる第２導体パターン５８及び第２ビア導体６０が形成される（図２（Ｄ））。
（１０）上記（４）〜（１０）と同様にして、第２絶縁層５０及び第２導体パターン５８上に第２絶縁層１５０及び第２導体パターン１５８、第２ビア導体１６０が形成される（図３（Ａ）、図３（Ｂ）、図３（Ｃ））。
（１１）第２絶縁層１５０上にソルダーレジスト層７０が形成される。その後、ソルダーレジスト層７０の内部に開口７１が設けられて、第２導体パターン１５８の一部が露出される（図３（Ｄ））。第２導体パターン１５８のうち、開口７１により露出された部位によりパッド１５８Ｐが構成される。
（１２）次に、パッド１５８Ｐ上にＮｉめっきが施された後、半田めっき（Ｓｎ−Ａｇ）が施され、パッド１５８Ｐに半田バンプ７６が形成されることで、中間体１００が製造される。（図３（Ｅ））。この中間体１００は、ガラス板３０と、ガラス板３０上に形成されている第２基板２０とから形成されている。
（１３）次いで、中間体１００上に半田バンプ７６を介してロジックチップ９０Ａ、メモリチップ９０Ｂが実装される（図４（Ａ））。このとき、ガラス板３０がＩＣチップ９０Ａ、９０Ｂと熱膨張率が近いので、第２基板２０に加わる応力が低減される。
（１４）第２基板２０とロジックチップ９０Ａ、メモリチップ９０Ｂとの間にアンダーフィル９４が充填される（図４（Ｂ））。
（１５）モールド型内で、ロジックチップ９０Ａ、メモリチップ９０Ｂが封止材９６で封止される（図４（Ｃ））。
（１６）ダイシング又はレーザにより封止材に溝９６Ｃが設けられ、封止材が第１封止材９６Ａと第２封止材９６Ｂとに分断される（図４（Ｄ））。
（１７）第１封止材９６Ａ、第２封止材９６Ｂが研磨され、ロジックチップ９０Ａ、メモリチップ９０Ｂの上面が露出される（図５（Ａ））。これにより、ロジックチップ９０Ａに放熱部材３００を直接取り付けることが可能になる。さらに、電子部品全体の高さも抑制される。
（１８）次いで、３０８ｎｍのレーザ光がガラス板３０を透過させて剥離層３２に照射され、剥離層３２が軟化される。そして、第２基板２０に対してガラス板３０がスライドされ、ガラス板３０が剥離される（図５（Ｂ））。
（１９）アッシングにより剥離層３２が除去され、第２絶縁層５０及び第２ビア導体６０が露出される（図５（Ｃ））。
（２０）そして、第２ビア導体６０のパッド３４上に半田バンプ７７が形成され、第２基板２０が完成される（図５（Ｄ））。
（２１）第２基板２０は、図８を参照して上述した第１基板２００上に、半田バンプ７７を介して実装される。そして、第１基板２００と第２基板２０との間には、アンダーフィル９８が充填される（図９）。
該第１基板２００上に、ヒートシンク３２０の固定された放熱部材３００が取り付けられ、その放熱部材３００とロジックチップ９０Ａの上面とが接触する（図１０）。
[第２実施形態]
図１３は、第２実施形態の第２基板２０の断面図であり、図１４は第２基板の平面図であり、図１４中のＸ−Ｘ断面が図１３に対応する。
図６を参照して上述した第１実施形態では、ロジックチップ９０Ａを封止する第１封止材９６Ａと、メモリチップ９０Ｂを封止する第２封止材９６Ｂとが分離されていた。これに対して、第２実施形態では、ロジックチップ９０Ａとメモリチップ９０Ｂとが一体の封止材９６に封止され、ロジックチップ９０Ａとメモリチップ９０Ｂとの周囲を封止材９６の環状部９６Ｄが囲み、封止材９６の中央部に溝９６Ｅが設けられる。
第２実施形態の電子部品の製造方法を図１２を参照し説明される。
図１〜図４（Ｂ）を参照して上述した第１実施形態と同様に、第２基板が製造され、ロジックチップ９０Ａとメモリチップ９０Ｂとが実装される（図１２（Ａ））。そして、溝９６Ｅを設ける部位を備えるモールド型内で、ロジックチップ９０Ａとメモリチップ９０Ｂとが封止材９６により封止される（図１２（Ｂ））。
第２実施形態の電子部品では、封止材９６は、ロジックチップ９０Ａ及びメモリチップ９０Ｂの側面を環状に保持する環状部９６Ｅを備え、該環状部の中央に溝９６Ｅが設けられている。このため、ロジックチップ及びメモリチップを封止して接続信頼性を高めながら、溝９６Ｅによりロジックチップからの熱が封止材９６を介してメモリチップへ伝わり難くすることができる。
１０ 電子部品
２０ 第２基板
５０ 第２絶縁層
５８ 第２導体パターン
６０ 第２ビア導体
９０Ａ ロジックチップ
９０Ｂ メモリチップ
９６ 封止材
９６Ａ 第１封止材
９６Ｂ 第２封止材
１５０ 第２絶縁層
１６０ ビア導体
１５８ 第２導体パターン
２００ 第２基板
３００ 放熱部材
３０８ 開口

Claims (11)

  1. 複数の第１絶縁層と該第１絶縁層上の第１導体パターンと上下の第１導体パターン同士を電気的に接続する第１ビア導体とを有する第１基板と、
    該第１基板上に実装され、複数の第２絶縁層と該第２絶縁層上の第２導体パターンと上下の第２導体パターン同士を電気的に接続する第２ビア導体とを有する第２基板と、
    該第２基板上に実装される第１半導体素子及び第２半導体素子と、
    前記第１半導体素子を封止する第１封止材と、
    前記第２半導体素子を封止する第２封止材と、
    前記第１半導体素子及び前記第２半導体素子を覆うように前記第１基板上に設けられる放熱部材と、
    を備える電子部品であって、
    前記放熱部材は、前記第２半導体素子の直上に開口を有する。
  2. 請求項１の電子部品であって：
    前記第１半導体素子はロジックチップであり、前記第２半導体素子はメモリチップである。
  3. 請求項２の電子部品であって：
    前記第１封止材の表面と前記第１半導体素子の表面とは同一平面上に位置する。
  4. 請求項２の電子部品であって：
    前記第１半導体素子の表面は前記放熱部材に接している。
  5. 請求項２の電子部品であって：
    前記第１封止材と前記第２封止材とは分離している。
  6. 請求項２の電子部品であって：
    前記開口の径は、前記第２半導体素子の幅よりも大きい。
  7. 請求項２の電子部品であって：
    前記開口により、前記第２半導体素子の表面全体が露出される。
  8. 請求項１の電子部品であって：
    前記放熱部材上にヒートシンクが取り付けられている。
  9. 請求項２の電子部品であって：
    前記第２基板は、前記第１半導体素子を実装するバンプを有しており、該バンプのピッチは９０μｍ以下である。
  10. 請求項１の電子部品であって：
    前記放熱部材は、前記第１半導体素子及び前記第２半導体素子を収容するキャビティ部と、前記第１基板に当接し得るフランジ部とを備えている。
  11. 前記請求項１に記載の電子部品の製造方法。
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* Cited by examiner, † Cited by third party
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226487A (ja) * 1992-02-14 1993-09-03 Nec Corp 半導体装置
JPH07263618A (ja) * 1994-03-24 1995-10-13 Nippondenso Co Ltd 混成集積回路装置
JPH0888299A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd 半導体装置
JPH08162575A (ja) * 1994-12-07 1996-06-21 Hitachi Ltd 半導体装置およびその製造方法
JP2001210737A (ja) * 2000-01-27 2001-08-03 Tdk Corp 半導体チップパッケージおよびその製造方法
JP2001298131A (ja) * 2000-03-13 2001-10-26 Internatl Business Mach Corp <Ibm> 効率のよい熱伝達のための内部構造を備えたチップ・パッケージ
JP2003100924A (ja) * 2001-09-21 2003-04-04 Kyocera Corp 半導体装置
JP2005500668A (ja) * 2000-12-14 2005-01-06 インテル・コーポレーション 高容量の熱インターフェイスを備えた電子組立体及びその製造方法
JP2008288250A (ja) * 2007-05-15 2008-11-27 Nec Electronics Corp マルチチップパッケージ
JP2013042030A (ja) * 2011-08-18 2013-02-28 Shinko Electric Ind Co Ltd 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226487A (ja) * 1992-02-14 1993-09-03 Nec Corp 半導体装置
JPH07263618A (ja) * 1994-03-24 1995-10-13 Nippondenso Co Ltd 混成集積回路装置
JPH0888299A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd 半導体装置
JPH08162575A (ja) * 1994-12-07 1996-06-21 Hitachi Ltd 半導体装置およびその製造方法
JP2001210737A (ja) * 2000-01-27 2001-08-03 Tdk Corp 半導体チップパッケージおよびその製造方法
JP2001298131A (ja) * 2000-03-13 2001-10-26 Internatl Business Mach Corp <Ibm> 効率のよい熱伝達のための内部構造を備えたチップ・パッケージ
JP2005500668A (ja) * 2000-12-14 2005-01-06 インテル・コーポレーション 高容量の熱インターフェイスを備えた電子組立体及びその製造方法
JP2003100924A (ja) * 2001-09-21 2003-04-04 Kyocera Corp 半導体装置
JP2008288250A (ja) * 2007-05-15 2008-11-27 Nec Electronics Corp マルチチップパッケージ
JP2013042030A (ja) * 2011-08-18 2013-02-28 Shinko Electric Ind Co Ltd 半導体装置

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