JP2013105878A - 電子部品及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 78
- 239000004020 conductor Substances 0.000 claims description 56
- 239000003566 sealing material Substances 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 31
- 230000017525 heat dissipation Effects 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000005855 radiation Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 55
- 229920005989 resin Polymers 0.000 description 13
- 239000011347 resin Substances 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 13
- 239000011521 glass Substances 0.000 description 9
- 238000007747 plating Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000000805 composite resin Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000029 sodium carbonate Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229920006259 thermoplastic polyimide Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- H01L2924/1815—Shape
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Abstract
【解決手段】 放熱部材300がロジックチップ90A及びメモリチップ90B上に取り付けられる。放熱部材300には、メモリチップ90Bの上面と当接する部位に開口308が設けられている。このため、ロジックチップ90Aからの熱が放熱部材300を介してメモリチップ90Bへ伝わり難いため、ロジックチップからの熱的影響でメモリチップが誤動作し難くなる。
【選択図】 図10
Description
このため、マルチチップパッケージにおいては、ロジックチップで発生した熱を他のチップに伝え難くする構造への要求が高まっており、その点で依然として改善の余地があると考えられる。
第2貫通孔を備える複数の第2樹脂絶縁層と、該第2樹脂絶縁層上に形成されている第3導体回路と、該第2貫通孔内に設けられ該第2樹脂絶縁層の両面の第3導体回路を接続するビア導体と、を有する第2基板と、
端子の設けられた下面と、該下面との反対側の上面とを備え、前記第2基板上に該下面側が実装されるロジックチップ及びメモリチップと、
前記ロジックチップ及びメモリチップ上に取り付けられる放熱部材であって、前記ロジックチップの前記上面に当接されると共に、前記メモリチップの前記上面との当接部位に開口の設けられた放熱部材と、を備えることを技術的特徴とする。
図10は、第1実施形態の電子部品10の断面図である。
電子部品10は、コア基板230を備える第1基板200と、コア基板を備えない第2基板20と、第2基板20上に実装された第1半導体素子(ロジックチップ90A)及び第2半導体素子(メモリチップ90B)とを有している。ロジックチップ90Aは第1封止材96Aにより封止されており、メモリチップ90Bは第2封止材96Bにより封止されている。
第2基板20上には、ロジックチップ90A及びメモリチップ90Bを覆う放熱部材300が設けられている。さらに、放熱部材300上には、ヒートシンク320が設けられている。
第2基板20は、第1面Fとその第1面とは反対側の第2面Sとを有する第2絶縁層50と、第2絶縁層50の第1面F上に形成されている第2導体パターン58と、第2絶縁層50の第1面上及び第2導体パターン58上に形成されている第2絶縁層150と、第2絶縁層150上に形成されている第2導体パターン158とを有している。
そして、第2絶縁層150の内部には貫通孔151が設けられていて、この貫通孔151の内部には、第2導体パターン58と第2導体パターン158とを接続する第2ビア導体160が設けられている。
第2絶縁層50の内部には貫通孔51が設けられている。貫通孔51の内部には、めっきからなる第2ビア導体60が形成されている。第2ビア導体60の先端部には、半田バンプ77が配置される。
放熱部材300の平板部306はメモリチップ90B上に開口308を備え、放熱部材300とメモリチップ90Bとが直接接しないようにされている。図10に示すように平板部306は、ロジックチップ90Aの上面、第1封止材96Aの上面、第2封止材96Bの周縁側の上面と接している。放熱部材300の平板部上には、放熱フィン322を備えるヒートシンク320が設けられている。
第2基板の製造方法について、図1〜図7を参照して説明される。
(1)まず、厚さ約1.1mmのガラス板30が用意される(図1(A))。
ガラス板は、実装するシリコン製ICチップとの熱膨張係数差が小さくなるように、CTEが約3.3(ppm)以下で、且つ、後述する剥離工程において使用する308nmのレーザ光に対して透過率が9割以上であることが望ましい。
図13は、第2実施形態の第2基板20の断面図であり、図14は第2基板の平面図であり、図14中のX−X断面が図13に対応する。
図6を参照して上述した第1実施形態では、ロジックチップ90Aを封止する第1封止材96Aと、メモリチップ90Bを封止する第2封止材96Bとが分離されていた。これに対して、第2実施形態では、ロジックチップ90Aとメモリチップ90Bとが一体の封止材96に封止され、ロジックチップ90Aとメモリチップ90Bとの周囲を封止材96の環状部96Dが囲み、封止材96の中央部に溝96Eが設けられる。
図1〜図4(B)を参照して上述した第1実施形態と同様に、第2基板が製造され、ロジックチップ90Aとメモリチップ90Bとが実装される(図12(A))。そして、溝96Eを設ける部位を備えるモールド型内で、ロジックチップ90Aとメモリチップ90Bとが封止材96により封止される(図12(B))。
20 第2基板
50 第2絶縁層
58 第2導体パターン
60 第2ビア導体
90A ロジックチップ
90B メモリチップ
96 封止材
96A 第1封止材
96B 第2封止材
150 第2絶縁層
160 ビア導体
158 第2導体パターン
200 第2基板
300 放熱部材
308 開口
Claims (11)
- 複数の第1絶縁層と該第1絶縁層上の第1導体パターンと上下の第1導体パターン同士を電気的に接続する第1ビア導体とを有する第1基板と、
該第1基板上に実装され、複数の第2絶縁層と該第2絶縁層上の第2導体パターンと上下の第2導体パターン同士を電気的に接続する第2ビア導体とを有する第2基板と、
該第2基板上に実装される第1半導体素子及び第2半導体素子と、
前記第1半導体素子を封止する第1封止材と、
前記第2半導体素子を封止する第2封止材と、
前記第1半導体素子及び前記第2半導体素子を覆うように前記第1基板上に設けられる放熱部材と、
を備える電子部品であって、
前記放熱部材は、前記第2半導体素子の直上に開口を有する。 - 請求項1の電子部品であって:
前記第1半導体素子はロジックチップであり、前記第2半導体素子はメモリチップである。 - 請求項2の電子部品であって:
前記第1封止材の表面と前記第1半導体素子の表面とは同一平面上に位置する。 - 請求項2の電子部品であって:
前記第1半導体素子の表面は前記放熱部材に接している。 - 請求項2の電子部品であって:
前記第1封止材と前記第2封止材とは分離している。 - 請求項2の電子部品であって:
前記開口の径は、前記第2半導体素子の幅よりも大きい。 - 請求項2の電子部品であって:
前記開口により、前記第2半導体素子の表面全体が露出される。 - 請求項1の電子部品であって:
前記放熱部材上にヒートシンクが取り付けられている。 - 請求項2の電子部品であって:
前記第2基板は、前記第1半導体素子を実装するバンプを有しており、該バンプのピッチは90μm以下である。 - 請求項1の電子部品であって:
前記放熱部材は、前記第1半導体素子及び前記第2半導体素子を収容するキャビティ部と、前記第1基板に当接し得るフランジ部とを備えている。 - 前記請求項1に記載の電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248550A JP5974454B2 (ja) | 2011-11-14 | 2011-11-14 | 電子部品 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011248550A JP5974454B2 (ja) | 2011-11-14 | 2011-11-14 | 電子部品 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013105878A true JP2013105878A (ja) | 2013-05-30 |
JP5974454B2 JP5974454B2 (ja) | 2016-08-23 |
Family
ID=48625220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011248550A Active JP5974454B2 (ja) | 2011-11-14 | 2011-11-14 | 電子部品 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5974454B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102661833B1 (ko) | 2019-04-17 | 2024-05-02 | 삼성전자주식회사 | 반도체 패키지 |
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-
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Also Published As
Publication number | Publication date |
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