CN106160728B

CN106160728B - 输出电路

Info

Publication number: CN106160728B
Application number: CN201510143946.8A
Authority: CN
Inventors: 水藤克年
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2015-03-30
Filing date: 2015-03-30
Publication date: 2019-03-19
Anticipated expiration: 2035-03-30
Also published as: CN106160728A

Abstract

本发明提供一种输出电路。所述输出电路包括：上拉用PMOS晶体管，连接于VDD电源与输出节点之间；下拉用NMOS晶体管，连接于基准电位与输出节点之间；逻辑电路，根据所输入的数据的逻辑电平来对上拉节点供给上拉控制信号，且对下拉节点供给下拉控制信号；及负电压生成电路，当上拉晶体管导通时，使上拉节点的电压变化成负电压。负电压生成电路包括：PMOS晶体管，连接于上拉控制信号的供给节点与上拉节点间；以及延迟电路，连接于供给节点，使上拉控制信号延迟，且，延迟电路的输出电容耦合于上拉节点。本发明的输出电路能更高速地驱动连接于输出节点的负载。

Description

输出电路

技术领域

本发明涉及一种输出电路，其包含上拉(pull up)用的P型金属氧化物半导体(P-type metal-oxide-semiconductor，简称：PMOS)晶体管(transistor)与下拉(pull down)用的N型金属氧化物半导体(N-type metal-oxide-semiconductor，简称：NMOS)晶体管，本发明尤其涉及一种形成在半导体集成电路或半导体存储装置等中的输出电路。

背景技术

在半导体装置等的输出电路中，使用有包含PMOS晶体管与NMOS晶体管的推挽型(push-pull type)的互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor Transistor，简称：CMOS)逆变器(inverter)或CMOS缓冲器(buffer)。公开有使构成此种CMOS逆变器的晶体管低耐压地构成且能输出高电压信号的输出电路(专利文献1)、抑制了开关噪声(switching noise)的输出电路(专利文献2)等。

现有技术文献

专利文献

专利文献1：日本专利特开2013-90278号公报

专利文献2：日本专利特开2012-65235号公报

发明内容

[发明所要解决的问题]

图1是表示现有的输出电路的一结构例的图。输出电路包括构成推挽型CMOS逆变器的上拉用PMOS晶体管P1及下拉用NMOS晶体管N1。使PMOS晶体管P1的漏极(drain)与NMOS晶体管N1的漏极耦合的输出节点(node)OUT例如电性耦合于输出焊垫(pad)10。锁存(latch)电路或前置缓冲器(prebuffer)电路20包括接收数据DATA的逆变器IN1、或非(NotOR，简称：NOR)栅极(gate)、对上拉节点PU供给上拉控制信号的逆变器IN2、与非(Not AND，简称：NAND)栅极、及对下拉节点PD供给下拉控制信号的逆变器IN3。锁存电路20生成使数据DATA的逻辑电平反转的上拉控制信号及下拉控制信号，并将这些信号供给至上拉节点PU及下拉节点PD。

上拉用PMOS晶体管P1为了对连接于输出节点OUT、即连接于输出焊垫10的负载进行驱动而需要一定的驱动能力。但是，伴随半导体集成电路的微细化，当推进内部电源电压VDD的低电压化时，上拉用PMOS晶体管P1的栅极/源极(source)间电压Vgs变小，从而有可能无法对连接于输出节点OUT的负载进行高速驱动。例如，当电源电压VDD从3.3V变为1.8V时，PMOS晶体管P1导通(ON)时的栅极/源极间电压Vgs变小，因此PMOS晶体管P1的漏极电流Id变小，对连接于输出焊垫10的负载进行驱动需要耗费过多的时间。

本发明的目的在于解决此类的现有问题，提供一种推挽型的输出电路，能够更高速地驱动连接于输出节点的负载。

[解决问题的技术手段]

本发明的输出电路包括：P沟道型的上拉晶体管，连接于第1电源与输出节点之间；下拉晶体管，连接于第2电源与所述输出节点之间；供给电路，根据所输入的数据的逻辑电平来对上拉晶体管的上拉节点供给上拉控制信号，且对下拉晶体管的下拉节点供给下拉控制信号；以及电路，当上拉晶体管通过所述上拉控制信号而导通时，使所述上拉节点的电压变化成负电压。

在优选的方案中，所述使上拉节点的电压变化成负电压的电路包括：PMOS晶体管，连接于所述供给电路的上拉控制信号的供给节点与所述上拉节点之间；以及延迟电路，连接于所述供给节点，使所述上拉控制信号延迟，且，所述延迟电路的输出电容耦合于所述上拉节点。优选的是，当所述上拉控制信号从高电平迁移至低电平时，所述上拉节点的电压变化成负电压。优选的是，所述PMOS晶体管包含形成在p型半导体区域内的N阱、以及形成在该N阱内的p型的第1扩散区域及第2扩散区域，第1扩散区域连接于所述供给节点，第2扩散区域连接于所述上拉节点，N阱电性耦合于正的电源电压。优选的是，所述输出节点电性耦合于半导体芯片(chip)的输出焊垫。

[发明的效果]

根据本发明，通过设置有当上拉晶体管导通时使上拉节点的电压变化成负电压的电路，从而能够使流经上拉晶体管的电流增加，因而能够更高速地驱动输出节点。

附图说明

图1是表示现有的输出电路的一结构例的图；

图2是表示本发明的实施例的输出电路的结构例的图；

图3(A)、图3(B)是对本发明的实施例的输出电路的动作波形进行说明的图；

图4是表示本发明的实施例的输出电路的具体结构例的图；

图5是图4所示的输出电路的PMOS晶体管的概略剖面图；

图6是表示图4所示的输出电路的各节点的电压波形的图；

图7是表示自举型(bootstrap type)输出电路的图。

附图标记说明：

10：输出焊垫；

20：锁存电路(前置缓冲器电路)；

100：输出电路；

200：逻辑电路；

210：输入部；

220：负电压生成电路；

240、IN1、IN2、IN3：逆变器；

300：p型硅基板；

310：N阱；

320：n型扩散区域；

330：p型扩散区域；

340：p型扩散区域；

DATA：数据；

DL：延迟电路；

N1、TR2：NMOS晶体管；

NAND：与非；

NOR：或非；

NPU、PU_C：节点；

OUT：输出节点；

P1、P2：PMOS晶体管；

PD：下拉节点；

PU：上拉节点；

t1、t1：时刻；

T1～T5：时刻；

TR1：上拉用晶体管；

Vcc：电源；

VDD：电源电压；

Vth：PMOS晶体管P2的阈值。

具体实施方式

本发明的输出电路是形成在半导体集成电路、半导体存储装置等半导体装置或半导体芯片内。而且，本发明的输出电路可用于驱动半导体装置内的电路，或者对与半导体装置的输出端子连接的其他半导体装置或电路进行驱动。

以下，参照附图来说明本发明的实施例。图2是表示本发明的实施例的输出电路的结构例的图。本实施例的输出电路100包括逻辑电路200及推挽型的逆变器240。逻辑电路200在输入部210中接收数据DATA，并根据数据DATA的逻辑电平来生成具有相辅关系的上拉控制信号及下拉控制信号，并将这些控制信号供给至上拉节点PU及下拉节点PD。

逆变器240包括上拉用PMOS晶体管P1及下拉用NMOS晶体管N1。PMOS晶体管P1的源极连接于电源电压VDD，栅极连接于上拉节点PU，漏极连接于输出节点OUT。NMOS晶体管N1的源极连接于基准电位即GND，栅极连接于下拉节点PD，漏极连接于输出节点OUT。PMOS晶体管P1及NMOS晶体管N1根据上拉控制信号及下拉控制信号来进行推挽动作。即，当上拉控制信号为L电平且下拉控制信号为L电平时，PMOS晶体管P1导通，NMOS晶体管N1断开(OFF)，漏极电流Id从电源电压VDD流向输出节点OUT。另一方面，当上拉控制信号为H电平且下拉控制信号为H电平时，PMOS晶体管P1断开，NMOS晶体管N1导通，漏极电流Id从输出节点OUT流向GND。输出节点OUT连接于半导体装置的输出焊垫或者其他集成电路。

进而，本实施例的逻辑电路200包括负电压生成电路220，该负电压生成电路220用于在上拉用PMOS晶体管P1导通时，使供给至上拉节点PU的L电平的上拉控制信号变化成负电压或在负方向上变化。即，当PMOS晶体管P1导通时，上拉节点PU迁移至比0V低的负电压，从而使PMOS晶体管P1强力导通。负电压生成电路220只要是可使上拉节点PU的电压迁移至负方向的电路，则其结构并无特别限定。负电压生成电路220例如如后所述般，利用电容耦合来使上拉节点PU变化成负电压。

图3(A)示意性地表示不具备负电压生成电路220的现有的输出电路的各节点的电压波形，图3(B)表示本实施例的具备负电压生成电路的输出电路的各节点的电压波形。当数据DATA在时刻t1至时刻t2的期间内从H电平迁移至L电平时，逻辑电路200对上拉节点PU供给L电平的上拉控制信号，且对下拉节点PD供给L电平的下拉控制信号。由此，上拉用PMOS晶体管P1导通，下拉用NMOS晶体管N1断开，输出节点OUT输出使数据DATA的逻辑电平反转的H电平的信号。例如，当电源电压VDD低电压化(3.3V→1.8V)时，PMOS晶体管P1的栅极/源极间电压会变得不够充分，与此相应地，漏极电流Id也变小，对连接于输出节点OUT的负载电容进行驱动需要耗费时间。

另一方面，本实施例的输出电路100中，当数据DATA从H电平迁移至L电平时，负电压生成电路220如图3(B)所示，使L电平的上拉控制信号迁移至负电压(-V)。因此，与图3(A)所示的不变化成负电压的输出电路相比较，能够使上拉用PMOS晶体管P1的栅极/源极间电压增大，其结果，能够使流经PMOS晶体管P1的漏极电流Id增大。因此，能够高速驱动输出节点OUT的负载电容。

接下来，对本实施例的输出电路的具体结构例进行说明。图4是本实施例的输出电路，对于与图1的输出电路相同的结构标注相同的参照编号。如该图4所示，本实施例的输出电路100除了锁存电路20、CMOS逆变器P1/N1的结构以外，还包括负电压产生电路220，该负电压产生电路220用于使上拉节点PU的电压变化成负电压。在上拉用PMOS晶体管P1的源极上，例如连接有1.8V的VDD电源。而且，在输出节点OUT上连接有输出焊垫等。

锁存电路20对节点NPU生成上拉控制信号，对下拉节点PD生成与该上拉控制信号相辅的下拉控制信号。负电压生成电路220包括：PMOS晶体管P2，连接于锁存电路20的节点NPU与上拉节点PU之间；以及延迟电路DL，连接于节点NPU，使上拉控制信号延迟。延迟电路DL的输出电容耦合于上拉节点PU，当对上拉节点PU供给L电平的上拉控制信号时，使上拉节点PU的电压迁移至负电压。延迟电路DL例如可包含多个逆变器。

图5表示PMOS晶体管P2的概略剖面图。如该图5所示，PMOS晶体管P2形成在N阱310内，该N阱310形成在p型硅(silicon)基板300内。对p型硅基板300供给GND(0V)，对于N阱310，经由n型扩散区域320而供给例如3.3V的电源Vcc。PMOS晶体管P2的其中一个p型扩散区域330连接于锁存电路20的节点NPU，另一个p型扩散区域340连接于上拉节点PU。对栅极供给有GND，PMOS晶体管P2始终处于导通状态。

接下来，对本实施例的输出电路的动作进行说明。图6示意性地表示输出电路的各节点的电压波形。在时刻T1，朝向锁存电路20的数据DATA从L电平迁移至H电平。响应于此，NAND栅极的输出迁移至H电平，因此在时刻T2，下拉节点PD从H电平迁移至L电平，下拉用NMOS晶体管N1断开。

NOR栅极根据来自逆变器IN1的L电平的输入与下拉节点PD的L电平的输入而输出H电平，因此在时刻T3，节点NPU从H电平(Vcc)迁移至L电平(0V)。而且，在时刻T3，由于PMOS晶体管P2处于导通状态，因此对节点NPU生成的L电平的上拉控制信号被供给至上拉节点PU。此时，上拉节点PU的电压从Vcc下降至Vth(Vth为PMOS晶体管P2的阈值)。响应于上拉节点被驱动至L电平的情况，上拉用晶体管P1导通。

进而，在时刻T4，延迟电路DL对节点PU_C输出延迟了固定时间的上拉控制信号。即，节点PU_C从H电平迁移至L电平。由于节点PU_C电容耦合于上拉节点PU，因此当节点PU_C的电压下降时，与此相应地，上拉节点PU的电压被拉向负方向。本实施例中，上拉节点PU的电容耦合比等受到调整，以成为负电压。当上拉节点PU迁移至负电压时，不在p型扩散区域340与N阱310之间形成顺向偏压(bias)，因此无贯穿电流流经与p型硅基板300之间。

由于上拉节点PU的负电压持续固定期间，因此，在此期间，PMOS晶体管P1的栅极/源极间电压变大，PMOS晶体管P1强力导通，大的漏极电流Id被供给至输出节点OUT。因此，能够对连接于输出节点OUT的负载进行高速驱动。

图7是通过自举来驱动上拉晶体管的输出电路。上拉用晶体管TR1包含NMOS，在上拉用晶体管TR1的栅极上，连接有连接至电源电压VDD的NMOS晶体管TR2。当对节点NPU供给H电平的上拉控制信号时，上拉节点PU经由NMOS晶体管TR2而变为Vcc-Vth，上拉用晶体管TR1导通，输出节点OUT迁移至H电平。由于电容耦合于上拉节点PU，因此响应于输出节点OUT的电压上升的情况，输出节点OUT的电压上升，上拉用晶体管TR1的栅极/源极间电压变大，与此相应地，上拉用晶体管TR1强力导通。但是，若连接于输出节点OUT的负载电容为固定以上，则输出节点OUT的电位会立即下降，因此无法将上拉节点PU的电压维持为VDD+Vth。与此相对，本实施例的输出电路并非通过输出节点OUT的电压来使上拉节点PU的电压发生变化的结构，因此能够使上拉节点PU的负电压稳定地持续固定期间，因此，能够保持上拉晶体管强力导通的状态。

所述实施例中，表示了逻辑电路200包含锁存电路20的例子，但这只是一例，并不限定于此。逻辑电路200例如也可包含电平转换电路(电平转换器(level shifter))，还可包含前置缓冲器等其他电路或逻辑电路以外的电路元件，所述电平转换电路使输入至输入部210的数据的逻辑电平的电压变化成其他电压。进而，所述实施例中，例示了逻辑电路200包含负电压生成电路220的情况，但负电压生成电路220也可不包含在逻辑电路200中，而采用独立于逻辑电路200的结构。进而，供给至逻辑电路200的电源Vcc与供给至上拉用晶体管的电源电压VDD既可为相同的电压值，也可为不同的电压值。进而，逻辑电路200也可生成与所输入的数据的逻辑电平为相同的逻辑电平的上拉控制信号及下拉控制信号、或者使所输入的数据的逻辑电平反转的逻辑电平的上拉控制信号及下拉控制信号。

进而，所述实施例中，作为使上拉节点的电压变化成负电压的电路，例示了负电压生成电路220，但本发明并不局限于负电压生成电路220的名称，可适用具备使上拉节点的电压在负方向上变化的功能的电路。进而，本实施例中，示出了将输出电路的输出节点连接于输出焊垫的例子，但输出节点可适用于对其他电路或者其他装置等各种负载进行驱动的情况。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种输出电路，其特征在于，包括：

P沟道型的上拉晶体管，连接于第1电源与输出节点之间；

下拉晶体管，连接于第2电源与所述输出节点之间；

供给电路，根据所输入的数据的逻辑电平来对上拉晶体管的上拉节点供给上拉控制信号，且对下拉晶体管的下拉节点供给下拉控制信号；以及

当上拉晶体管通过所述上拉控制信号而导通时，使所述上拉节点的电压变化成负电压的电路，

其中所述使上拉节点的电压变化成负电压的电路包括：

P型金属氧化物半导体晶体管，连接于所述供给电路的上拉控制信号的供给节点与所述上拉节点之间；以及

延迟电路，连接于所述供给节点，使所述上拉控制信号延迟，

所述延迟电路的输出电容耦合于所述上拉节点。

2.根据权利要求1所述的输出电路，其特征在于，

当所述上拉控制信号从高电平迁移至低电平时，所述上拉节点的电压变化成负电压。

3.根据权利要求1所述的输出电路，其特征在于，

所述P型金属氧化物半导体晶体管包含形成在p型半导体区域内的N阱、以及形成在所述N阱内的p型的第1扩散区域及第2扩散区域，

第1扩散区域连接于所述供给节点，第2扩散区域连接于所述上拉节点，N阱电性耦合于正的电源电压。

4.根据权利要求2所述的输出电路，其特征在于，

5.根据权利要求1所述的输出电路，其特征在于，

所述输出节点电性耦合于半导体芯片的输出焊垫。

6.根据权利要求2所述的输出电路，其特征在于，

所述输出节点电性耦合于半导体芯片的输出焊垫。

7.根据权利要求3所述的输出电路，其特征在于，

所述输出节点电性耦合于半导体芯片的输出焊垫。

8.根据权利要求4所述的输出电路，其特征在于，

所述输出节点电性耦合于半导体芯片的输出焊垫。