JP2013077868A - Pll回路 - Google Patents
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Abstract
【課題】本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することを目的とする。
【解決手段】基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、基準信号についての出力信号の整数分周及び小数分周の和並びに当該所望倍数について差分を計算し、発振部に当該差分を0にするように出力信号を出力させる位相比較部と、を備えるPLL回路において、TDC2は、小数分周の初期値を設定し、初期値を計測値として出力するデジタルコード発生器23と、初期値に基づく位相比較部及び発振部の動作後に、当該差分を0にする方向に、小数分周の分解能を1ステップとして段階的に、小数分周を初期値から最適値へと更新し、最適値を計測値として出力するデジタルコード発生器23及び加減算器24と、を備える。
【選択図】図5
【解決手段】基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、基準信号についての出力信号の整数分周及び小数分周の和並びに当該所望倍数について差分を計算し、発振部に当該差分を0にするように出力信号を出力させる位相比較部と、を備えるPLL回路において、TDC2は、小数分周の初期値を設定し、初期値を計測値として出力するデジタルコード発生器23と、初期値に基づく位相比較部及び発振部の動作後に、当該差分を0にする方向に、小数分周の分解能を1ステップとして段階的に、小数分周を初期値から最適値へと更新し、最適値を計測値として出力するデジタルコード発生器23及び加減算器24と、を備える。
【選択図】図5
Description
本発明は、基準信号に基づいて所望の周波数の信号を出力するPLL(Phase−Locked Loop)回路に関する。
無線通信回路の周波数シンセサイザやクロック生成回路においてPLL回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルPLL(ADPLL)回路が研究されている(例えば、非特許文献1を参照。)。
PLL回路の構成を図1に示す。PLL回路Pは、DCO(Digital Controlled Oscillator)1、TDC(Time−to−Digital Converter)2、サンプラ3、基準位相アキュムレータ4、乗算器5、可変位相アキュムレータ6、サンプラ7、位相検出器8、ループフィルタ9及びゲイン正規化回路10から構成される。
DCO1は、バラクタ(可変容量ダイオード)配列を持ち、発振周波数を2進数コードで制御する。TDC2は、DCO1の出力信号CKVと基準信号FREFのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
サンプラ3は、基準信号FREFの立上りエッジをDCO1の出力信号CKVの立上りエッジに同期させ、リタイミングされた基準信号CKRを出力する。基準信号CKRにより系全体が同期動作する。例えば、基準位相アキュムレータ4やサンプラ7は、基準信号CKRに基づいてデータ更新タイミングを同期させる。
基準位相アキュムレータ4は、分周データFCWを基準信号CKRのタイミングで累積し、位相検出器8に出力する。乗算器5は、DCO1におけるDCO分周周期とTDC2の出力の周期を調整するための正規化係数を乗じる。
可変位相アキュムレータ6は、DCO1の出力信号CKVの立ち上がりエッジ毎に+1カウントアップし、そのデジタル値を出力する。サンプラ7は、基準信号CKRの立ち上がりエッジで可変位相アキュムレータ6からの出力値を位相検出器8へ出力する。すなわち、基準信号CKRの周期にDCO1の出力信号CKVの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
位相検出器8は、基準位相アキュムレータ4の出力値、乗算器5の出力値、サンプラ7の出力値を演算により比較し、位相誤差としてループフィルタ9へ出力する。ループフィルタ9の出力は、ゲイン正規化回路10へ入力される。ゲイン正規化回路10は、ループフィルタ9の出力を元に、発振周波数を制御する2進数コードをDCO1に出力する。
出力信号CKVと基準信号FREFの関係を図2に示す。基準信号FREFの1周期Trefは、出力信号CKVの1周期Tckvに対して、整数倍の整数分周に相当する時間Tint及び小数倍の小数分周に相当する時間Tfracを含む。図1で説明したように、整数分周はサンプラ7により計測され、小数分周はTDC2により計測され、整数分周及び小数分周の和が目的値に到達するようにフィードバック制御がなされる。
従来技術のTDCの構成を図3に示す。TDC2は、複数の遅延素子21、複数のラッチ回路22及びデジタルコード発生器23から構成される。図3では具体的に、遅延素子21及びラッチ回路22の段数はそれぞれ8段である。
複数の遅延素子21は、直列に接続され入力端で出力信号CKVを入力される。複数のラッチ回路22は、複数の遅延素子21が出力する複数の遅延クロック信号を、基準信号FREFのエッジタイミングでそれぞれラッチする。デジタルコード発生器23は、複数のラッチ回路22が出力する複数のラッチ出力信号をコーディングすることにより、基準信号FREFのエッジタイミングに対する出力信号CKVの相対的な時間の関係を示すデジタルコードDoutを発生する。以下に具体的に説明する。
出力信号CKVと基準信号FREFと遅延クロック信号の関係を図4に示す。遅延クロック信号D1、D2、・・・、D7、D8は、それぞれ遅延素子21−1、21−2、・・・、21−7、21−8が出力する信号である。遅延素子21の8段分の遅延時間は、出力信号CKVの1周期Tckvに等しい。ラッチ出力信号Q1、Q2、・・・、Q7、Q8は、それぞれラッチ回路22−1、22−2、・・・、22−7、22−8が、基準信号FREFのエッジタイミングに基づいて出力する信号である。
Q1=0、Q2=1、Q3=1、Q4=1、Q5=1、Q6=0、Q7=0、Q8=0となることに基づいて、基準信号FREFの立ち上がりエッジが遅延クロック信号D5、D6の立ち上がりエッジの間にあることが分かる。デジタルコード発生器23は、小数分周に相当する時間Tfracが5/8×Tckv≦Tfrac<6/8×Tckvを満たすことを示すデジタルコードDout=5を出力する。
"ALL−DIGITAL FREQUENCY SYNTHEZSIZER in DEEP−SUBMICRON CMOS" Robert Bogdan Staszewski/Poras T.Balsara 著
ここで、TDC2の性能は、遅延素子21の遅延時間の長さにより決定され、つまり小数分周の分解能により決定される。小数分周の分解能を高めるためには、遅延素子21の遅延時間の長さを短くすればよい。また、TDC2の性能は、遅延素子21の遅延時間の揃い具合により決定され、つまり位相検出の線形性により決定される。位相検出の線形性を高めるためには、遅延素子21の遅延時間のばらつきが問題となるが、遅延素子21の遅延時間のばらつきを補償するように、デジタルコードDoutを補正すればよい。しかし、TDC2の構成及び処理が複雑になる問題があった。
そこで、前記課題を解決するために、本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することを目的とする。
上記目的を達成するために、複数の遅延素子を利用して、小数分周を1回で計測することに代えて、複数の遅延素子を利用せず、小数分周の分解能を1ステップとして段階的に、小数分周を初期値から最適値へと更新することとした。
具体的には、本発明は、基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を0にするように前記出力信号を出力させる位相比較部と、を備えるPLL回路において、前記小数分周計測部は、前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を0にする方向に、前記小数分周の分解能を1ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、を備えることを特徴とするPLL回路である。
この構成によれば、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することができる。
また、本発明は、前記初期値設定部は、前記初期値を0.5に設定し、前記初期値を計測値として出力することを特徴とするPLL回路である。
この構成によれば、初期値から最適値への小数分周の収束を、0以上で1以下のいかなる最適値に対しても同様に高速に行わせることができる。
本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないTDCを提供することができる。
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
本発明のTDCの構成及び処理を図5、6に示す。遅延素子21及びラッチ回路22については、従来技術では複数段であるが本発明では単数段である点で異なる。デジタルコード発生器23及び加減算器24については、従来技術及び本発明で異なる。
従来技術では、遅延素子21及びラッチ回路22が複数段であるため、複数の遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、複数のラッチ出力信号を生成することができ、デジタルコードを出力することができる。本発明では、遅延素子21及びラッチ回路22が単数段であるため、単数の遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、単数のラッチ出力信号を生成するのみであり、従来技術と同様にはデジタルコードを出力することができない。
そこで、本発明では、ある遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、ラッチ出力信号を生成した後に、その遅延クロック信号と異なる遅延時間を有する遅延クロック信号について、基準信号FREFのエッジタイミングでラッチして、ラッチ出力信号を生成する。つまり、本発明では、遅延素子21の遅延時間は、実際には固定であるが、仮想的に可変である。以下に具体的に説明する。
小数分周の分解能2π/Nを決定する(ステップS1)。具体的には、出力信号の1周期Tckvが遅延素子21の遅延時間をN段分含むことを確認して、小数分周の分解能2π/Nを決定する。本発明でも従来技術と同様に、Nは8であるとする。
上述したように、TfracがTckvの何倍になるかは、1回の測定のみでは決定されないが、初期値から最適値への段階的な更新で決定される。デジタルコード発生器23は、Tfrac=Tckv/2と仮定して、Dout=N/2を出力する(ステップS2)。具体的には、デジタルコード発生器23は、Dout=8/2=4を出力する。後述するように、初期値から最適値への段階的な更新を高速に行わせるためである。
TDC2が出力した初期値Dout=4に基づいて、位相検出器8及びDCO1が動作する(ステップS3)。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD4の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=1を示している(ステップS4)。つまり、Dout=4が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に4段分に見える。
加減算器24は、ラッチ回路22からQt=1を入力するため(ステップS5でQt=1)、デジタルコード発生器23にCd=+1を出力する(ステップS6)。デジタルコード発生器23は、Dout=Dout+Cdを実行して、Dout=4からDout=5へと更新する(ステップS8)。処理は続行される(ステップS9でNO)。
TDC2が出力した初期値Dout=5に基づいて、位相検出器8及びDCO1が動作する(ステップS3)。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD5の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=1を示している(ステップS4)。つまり、Dout=5が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に5段分に見える。
加減算器24は、ラッチ回路22からQt=1を入力するため(ステップS5でQt=1)、デジタルコード発生器23にCd=+1を出力する(ステップS6)。デジタルコード発生器23は、Dout=Dout+Cdを実行して、Dout=5からDout=6へと更新する(ステップS8)。処理は続行される(ステップS9でNO)。
TDC2が出力した初期値Dout=6に基づいて、位相検出器8及びDCO1が動作する(ステップS3)。その後、ラッチ回路22のD端子が入力する信号は、図4に示したD6の信号と同様な信号であり、ラッチ回路22のC端子が入力する信号は、図4に示した基準信号FREFであり、ラッチ回路22のQ端子が出力する信号は、Qt=0を示している(ステップS4)。つまり、Dout=6が出力されることにより、遅延素子21の遅延時間は、実際には1段分であるが、仮想的に6段分に見える。
加減算器24は、ラッチ回路22からQt=0を入力するため(ステップS5でQt=0)、デジタルコード発生器23にCd=−1を出力する(ステップS7)。デジタルコード発生器23は、Dout=Dout+Cdを実行して、Dout=6からDout=5へと更新する(ステップS8)。処理は続行される(ステップS9でNO)。
その後は、処理が続行される限り(ステップS9でNO)、Dout=5及びDout=6が交互に出力される。つまり、小数分周の段階的な更新を経た後に、小数分周に相当する時間Tfracが5/8×Tckv≦Tfrac<6/8×Tckvを満たすことが分かる。しかも、本発明では従来技術と異なり、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。
ステップS2では、小数分周の初期値を0.5としているが、その理由を説明する。小数分周の初期値を0.5より大きく設定すれば、実際の小数分周が0.5より大きい図4の場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が0.5より小さい場合には、初期値から最適値への小数分周の収束が遅くなる。小数分周の初期値を0.5より小さく設定すれば、実際の小数分周が0.5より小さい場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が0.5より大きい図4の場合には、初期値から最適値への小数分周の収束が遅くなる。そこで、小数分周の初期値を0.5とすることにより、初期値から最適値への小数分周の収束を、0以上で1以下のいかなる最適値に対しても同様に高速に行わせるのである。
このように、デジタルコード発生器23は、初期値設定部として、小数分周の初期値(上述の説明では、Dout=4)を設定し、初期値を計測値として出力する。そして、デジタルコード発生器23及び加減算器24は、最適値更新部として、初期値に基づく位相検出器8及びDCO1の動作後に、実際の出力周波数及び目的の出力周波数についての差分を0にする方向に、小数分周の分解能(上述の説明では、遅延素子の遅延時間に対応する小数分周の分解能)を1ステップとして段階的に、小数分周を初期値から最適値(上述の説明では、Dout=5)へと更新し、最適値を測定値として出力する。よって、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。
本発明を適用すれば、構成及び処理が複雑なTDCを構成及び処理が簡便なTDCに置き換えることができ、PLL回路の構成及び処理をより簡便にすることができる。
P:PLL回路
1:DCO
2:TDC
3:サンプラ
4:基準位相アキュムレータ
5:乗算器
6:可変位相アキュムレータ
7:サンプラ
8:位相検出器
9:ループフィルタ
10:ゲイン正規化回路
21:遅延素子
22:ラッチ回路
23:デジタルコード発生器
24:加減算器
1:DCO
2:TDC
3:サンプラ
4:基準位相アキュムレータ
5:乗算器
6:可変位相アキュムレータ
7:サンプラ
8:位相検出器
9:ループフィルタ
10:ゲイン正規化回路
21:遅延素子
22:ラッチ回路
23:デジタルコード発生器
24:加減算器
Claims (2)
- 基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、
前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、
前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、
前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を0にするように前記出力信号を出力させる位相比較部と、
を備えるPLL回路において、
前記小数分周計測部は、
前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、
前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を0にする方向に、前記小数分周の分解能を1ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、
を備えることを特徴とするPLL回路。 - 前記初期値設定部は、前記初期値を0.5に設定し、前記初期値を計測値として出力することを特徴とする、請求項1に記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011214856A JP2013077868A (ja) | 2011-09-29 | 2011-09-29 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011214856A JP2013077868A (ja) | 2011-09-29 | 2011-09-29 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013077868A true JP2013077868A (ja) | 2013-04-25 |
Family
ID=48481063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011214856A Withdrawn JP2013077868A (ja) | 2011-09-29 | 2011-09-29 | Pll回路 |
Country Status (1)
Country | Link |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018125232A1 (en) * | 2016-12-30 | 2018-07-05 | Intel IP Corporation | Dpll with adjustable delay in integer operation mode |
CN117169593A (zh) * | 2023-11-02 | 2023-12-05 | 成都电科星拓科技有限公司 | 时间数字转换器步长间接测量方法、***、设备及介质 |
-
2011
- 2011-09-29 JP JP2011214856A patent/JP2013077868A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018125232A1 (en) * | 2016-12-30 | 2018-07-05 | Intel IP Corporation | Dpll with adjustable delay in integer operation mode |
US10686451B2 (en) | 2016-12-30 | 2020-06-16 | Apple Inc. | DPLL with adjustable delay in integer operation mode |
CN117169593A (zh) * | 2023-11-02 | 2023-12-05 | 成都电科星拓科技有限公司 | 时间数字转换器步长间接测量方法、***、设备及介质 |
CN117169593B (zh) * | 2023-11-02 | 2024-01-30 | 成都电科星拓科技有限公司 | 时间数字转换器步长间接测量方法、***、设备及介质 |
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