JP2004342988A - 半導体パッケージの製造方法、及び半導体装置の製造方法 - Google Patents

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明宣 井上
Atsunori Kajiki
篤典 加治木
Satoo Yamanishi
学雄 山西
Takashi Tsubota
崇 坪田
Hiroyuki Takatsu
浩幸 高津
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Abstract

【課題】歩留まりを向上させることが可能な半導体パッケージの製造方法及び半導体装置の製造方法を提供すること。
【解決手段】第１パッド７ａを有する一層目金属配線層（第１導体パターン）７をポリイミドフィルム（絶縁性基材）１上に形成する工程と、第２パッド８ａを有する四層目金属配線層（第２導体パターン）８をポリイミドフィルム１の他方の面上に形成する工程と、第１パッド７ａの全側面が露出する大きさの開口９ａを備えた第１ソルダーレジスト層９をポリイミドフォルム１上に形成する工程と、第１パッド７ａ上に第１はんだバンプ１２を介して半導体素子１１を接続する工程と、ポリイミドフィルム１と半導体素子１１との間を絶縁性接着剤１３で充填する工程と、第２はんだバンプ１４を加熱することにより第２パッド８ａ上に接合する工程と、を有することを特徴とする半導体パッケージの製造方法による。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージの製造方法及び半導体装置の製造方法に関し、より詳細には、半導体パッケージと半導体装置の歩留まりを向上させるのに有用な技術に関する。
【０００２】
【従来の技術】
近年の電子機器の小型化に伴い、その電子機器に搭載される半導体パッケージを小型化したり、電子機器内のマザーボード上に半導体パッケージを高密度に実装することが求められている。そのような要求を満足する半導体パッケージとして、内部構造の工夫によって外形寸法を半導体素子の寸法に抑えたＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）がある。
【０００３】
そのＣＳＰには様々なタイプがあるが、中でもＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれるタイプの半導体パッケージは、マザーボード上に高密度に実装することができ、電子機器の小型化に大きく寄与する。
【０００４】
図１はそのＢＧＡタイプの半導体パッケージの拡大断面図である。このパッケージは、絶縁性基材１０１の両面に導電性の第１パッド１０３と第２パッド１０７とを形成してなるインターポーザ１１０を有し、半導体素子１０５が第１パッド１０３上に第１はんだバンプ１０４を介して電気的に接続される。そして、インターポーザ１１０の実装面側にある第２パッド１０７上には、この半導体パッケージの外部接続端子として機能する第２はんだバンプ１０８が接合されており、この第２はんだバンプ１０８を介して上記のＢＧＡが実装基板１１１上に電気的に接続される。
【０００５】
第１バンプ１０４は、それをリフローすることによって第１パッド１０３上に電気的に接続されるが、そのリフローの際、第１パッド１０３と同じ面内にある導体パターンにはんだが付着するのを防止するため、第１パッド１０３以外の部分の絶縁性基材１０１上には、第１ソルダーレジスト層１０２が形成される。同様の理由により、第２パッド１０７が形成される側の絶縁性基材１０１上に第２ソルダーレジスト層１０６が形成される。
【０００６】
このＢＧＡタイプの半導体パッケージでは、第１はんだバンプ１０４の個数が少ないと、半導体素子１０５とインターポーザ１１０との接合強度が弱くなり、半導体素子１０５とインターポーザ１１０との間に導通不良が発生し易くなる。そこで、通常は、半導体素子１０５とインターポーザ１１０との間にアンダーフィル樹脂と呼ばれる絶縁性の接着剤１０９を流し込み、半導体素子１０５とインターポーザ１１０との接合強度を補強する。
【０００７】
なお、本発明に関連する技術として、特許文献１〜３には、上記のようにはんだバンプを介して半導体素子をインターポーザや実装基板に電気的に接続する技術が開示される。
【０００８】
【特許文献１】
特開平１１−８７８９９号公報
【特許文献２】
特開平１１−１５０２０６号公報
【特許文献３】
特開平１１−２９７８８９号公報
【０００９】
【発明が解決しようとする課題】
ところで、第２はんだバンプ１０８は、それをリフローすることによって第２パッド１０７上に接合されるが、このリフローによって、第１はんだバンプ１０４も加熱されて溶融されることになる。
【００１０】
この際、溶融した第１はんだバンプ１０４は、熱膨張によってその体積が増えるのに対し、第１はんだバンプ１０４の周囲を囲う接着剤１０９は固化したままなので、膨張したはんだバンプ１０４は、密着強度の弱い第１パッド１０３とソルダーレジスト１０２との界面に滲みだすことになる。
【００１１】
こうなると、点線円内に示すように、滲みだしたはんだによって隣接する第１はんだバンプ１０４同士がショートしてしまうので、半導体パッケージの歩留まりが低下してしまう。
【００１２】
本発明は係る従来例の問題点に鑑みて創作されたものであり、歩留まりを向上させることが可能な半導体パッケージの製造方法、及び半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の一観点によれば、第１パッドを有する第１導体パターンを絶縁性基材の一方の面上に形成する工程と、第２パッドを有する第２導体パターンを前記絶縁性基材の他方の面上に形成する工程と、前記第１パッドの全ての側面が露出する大きさの開口を備えたソルダーレジスト層を前記絶縁性基材の一方の面上に形成する工程と、前記第１パッド上に第１はんだバンプを介して半導体素子を電気的に接続する工程と、前記絶縁性基材の一方の面と前記半導体素子との間を絶縁性接着剤で充填する工程と、前記絶縁性接着材を充填した後、前記第２パッドの上に第２はんだバンプを載せ、該第２はんだバンプを加熱して溶融することにより前記第２パッド上に接合する工程と、を有することを特徴とする半導体パッケージの製造方法が提供される。
【００１４】
本発明によれば、第１パッドの全ての側面が露出する大きさにソルダーレジスト層の開口を形成するので、第１パッドとソルダーレジスト層とが重ならず、それらの界面が存在しない。従って、第２はんだバンプを加熱して溶融させる際に第１はんだバンプが溶融しても、溶融した第１はんだバンプが第１パッドとソルダーレジスト層との界面に滲み出さないので、滲み出したはんだによって隣接する第１はんだバンプ同士が電気的にショートする危険性を低減することができ、ひいては半導体パッケージの歩留まりを向上させることができる。
【００１５】
よって、この本発明は、第２はんだバンプの加熱温度が第１はんだバンプの融点以上に設定され、第２はんだバンプの加熱時に第１はんだバンプが確実に溶融してしまう場合に特に有用である。
【００１６】
更に、第２はんだバンプが加熱される場合の他に、第１はんだバンプの融点以上の熱履歴が該第１はんだバンプに加わる場合にも、上記と同様の利点を得ることができる。
【００１７】
また、本発明の別の観点によれば、上記した半導体パッケージが備える前記第２はんだバンプを加熱して溶融することにより、実装基板の端子上に前記第２はんだバンプを電気的に接続することを特徴とする半導体装置の製造方法が提供される。
【００１８】
本発明によれば、第２はんだバンプを加熱して溶融する際、半導体パッケージの第１はんだバンプが溶融しても、上記した理由により、隣接する第１はんだバンプ同士が電気的にショートするのを防止することができる。
【００１９】
このような利点は、第２はんだバンプを上記端子上に接続した後、加熱されて溶融したはんだを介して電子部品を実装基板上に電気的に接続する工程においても得ることができる。
【００２０】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２１】
図２〜図３は、本発明の実施の形態に係る半導体パッケージの製造方法を工程順に示す断面図である。
【００２２】
最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
【００２３】
まず、両面に銅箔が貼り付けられた可撓性のポリイミドフィルム（絶縁性基材）１に対し、レーザや機械ドリル等を用いてスルーホール１ａを形成する。続いて、このスルーホール１ａの内面と銅箔の表面とに無電解銅めっき層を形成し、更にこの無電解銅めっき層上に電解銅めっき層を成長させることにより、銅箔とこれらの銅めっき層よりなる厚さ約３５μｍの銅層をポリイミドフィルム１上に形成する。その後に、この銅層をパターニングし、これによりポリイミドフィルム１の両面に残った銅層を二層目金属配線層２、三層目金属配線層３とする。各金属配線層２、３は、スルーホール１ａ内に形成された上記の電解銅めっき層と無電解銅めっき層よりなるスルーホール内銅めっき層４によって電気的に接続されることになる。
【００２４】
続いて、ポリイミドフィルム１の両面にカーテンコート法により感光性ポリイミド樹脂を厚さ３０μｍに塗布した後、それを露光、現像し、更に加熱して硬化する。これにより、二層目金属配線層２に至る深さの第１ビアホール５ａを備えた第１層間絶縁層５が二層目金属配線層２上に形成されると共に、三層目金属配線層３に至る深さの第２ビアホール６ａを備えた第２層間絶縁層６が三層目金属配線層３上に形成される。
【００２５】
なお、感光性ポリイミド樹脂に代えて、非感光性ポリイミド樹脂やエポキシ樹脂等により各絶縁層５、６を構成してもよい。その場合、各ビアホール５ａ、６ａは、各絶縁層５、６にレーザを照射し、レーザが照射された部分の樹脂を蒸散させることにより形成される。
【００２６】
その後、各絶縁層５、６の表面に無電解銅めっき層を形成し、更にこの無電解銅めっき層を給電層にして電解銅めっき層を成長させ、これら無電解銅めっき層と電解銅めっき層とで構成される厚さ約１３μｍの銅層を各絶縁層５、６上に形成する。その後に、第１層間絶縁層５の上の銅層をパターニングして一層目金属配線（第１導体パターン）７とすると共に、第２層間絶縁層６の上の銅層をパターニングして四層目金属配線（第２導体パターン）８とする。
【００２７】
その一層目金属配線７は、第１ビアホール５ａを介して二層目金属配線２と電気的に接続されると共に、後述する半導体素子のはんだバンプが接合される第１パッド７ａを有する。その第１パッド７ａの平面形状は円形であり、その直径は約１００μｍ程度である。
【００２８】
また、四層目金属配線８は、第２ビアホール６ａを介して三層目金属配線３と電気的に接続されると共に、パッケージの外部接続端子として機能するはんだバンプが後で接合される第２パッド８ａを有する。第１パッド７ａと同様に、この第２パッド８ａの平面形状は円形であり、その直径は約４００μｍ程度である。
【００２９】
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
【００３０】
まず、感光性の樹脂よりなるソルダーレジストを第１層間絶縁層５の上に塗布し、それを露光・現像することにより厚さ約２３μｍ程度の第１ソルダーレジスト層９とする。その第１ソルダーレジスト層９は、第１パッド７ａの全ての側面が露出する大きさの円形の第１開口９ａを有し、その第１開口９ａと第１パッド７ａのそれぞれの側面の間隔ｄは約５０μｍ程度である。また、この第１開口９ａの直径は、特に限定されないが、約２００μｍ程度である。
【００３１】
その後、第１ソルダーレジスト層９を形成したのと同様の方法を用いることにより、第２層間絶縁層８の上に第２ソルダーレジスト層１０を厚さ３３μｍに形成する。その第２ソルダーレジスト層１０には、第２パッド８ａが露出する大きさの第２開口１０ａが形成される。
【００３２】
以上により、ソルダーレジスト層９、１０が両面に形成されたインターポーザ２０の基本構造が完成する。
【００３３】
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
【００３４】
まず、共晶はんだボールを半導体素子１１の電極端子１１ａ上に搭載し、これをリフローすることにより第１はんだバンプ１２とする。そして、この第１はんだバンプ１２が冷えて固化した後、第１はんだバンプ１２を第１パッド７ａ上に当接させ、この状態で第１はんだバンプ１２をその融点（約１８３℃）以上の温度でリフローする。
【００３５】
これにより、第１はんだバンプ１２が溶融して第１パッド７ａ上に濡れ拡がり、はんだが冷却して固化した後は、この第１はんだバンプ１２を介して半導体素子１１と第１パッド７ａとが電気的に接続される。そのような接続構造は、フリップチップ接続とも呼ばれる。
【００３６】
また、第１はんだバンプ１２の配列方法は特に限定されないが、本実施形態では、半導体素子１１の電極形成面にグリッド状に５０数個配列する。
【００３７】
ところで、このように第１はんだバンプ１２が５０数個と少ないと、半導体素子１１とインターポーザ２０との接合強度が全体として低下し、半導体素子１１が第１パッド７ａから剥がれ易くなってしまう。
【００３８】
そこで、本実施形態では、この接合強度の不足を補うため、図３（ａ）に示すように、半導体素子１１と第１ソルダーレジスト層９との間にエポキシ系のアンダーフィル樹脂を絶縁性接着材１３として充填する。その絶縁性接着材１３は、充填前には液状であるが、充填後には約１５０℃に加熱されて固化する。
【００３９】
この絶縁性接着材１３により、半導体素子１１がインターポーザ２０から剥がれ難くなり、半導体素子１１と第１パッド７ａとの接続不良を防止することができる。
【００４０】
次いで、図３（ｂ）に示すように、第１はんだバンプ１２と同じ組成の共晶はんだよりなる第２はんだバンプ１４を第２パッド８ａ上に載せ、熱風法や遠赤外線法によりその第２はんだバンプ１４をリフローして第２パッド８ａ上に接合する。このリフローの温度プロファイルは、図５に示すように、共晶はんだの融点（約１８３℃）未満、例えば１２０℃〜１４０℃の温度に第２はんだバンプ１４を５０秒〜７０秒間加熱する予備加熱部と、それに引き続き行われるリフロー部とを有する。そして、リフロー部においては、共晶はんだの融点以上、例えば最低温度２２５℃でピーク温度が２４５℃の温度に第２はんだバンプ１４を約４０秒〜６０秒間加熱する。
【００４１】
なお、リフロー前の第２はんだバンプ１４のことをはんだボールと言う場合もある。
【００４２】
このようなリフローによって溶融した第２はんだバンプ１４は、冷却して固化することにより、第２パッド８ａ上に接合されることになる。
【００４３】
以上により、本実施形態に係るＢＧＡタイプの半導体パッケージの基本構造が完成する。
【００４４】
上記した実施形態によれば、図３（ｂ）の工程において第２はんだバンプ１４をリフローする際、第２はんだバンプ１４と同じ材料よりなる第１はんだバンプ１２も溶融し、固化した絶縁性接着材１３内で熱膨張しようとするが、第１ソルダレジスト９を第１電極パッド７ａに重ならないように形成したので、第１ソルダレジスト９と第１電極パッド７ａとの密着強度の弱い界面が存在せず、溶融した第１はんだバンプ１２がその界面に沿って滲み出すことが無い。
【００４５】
これにより、滲み出したはんだによって隣接するはんだバンプ１２同士が電気的にショートする危険性が低減されるので、半導体パッケージの歩留まりを向上させることができる。
【００４６】
なお、第１層間絶縁層５は、第１電極パッド７ａと比較して第１ソルダーレジスト層９との密着性が良いので、溶融したはんだが第１層間絶縁層５と第１ソルダーレジスト層９との界面から滲み出すことは殆ど無い。
【００４７】
また、上記では、第２はんだバンプ１４のリフロー時における第１はんだバンプ１２の滲み出しを考えたが、第１はんだバンプ１２が溶融するような温度の熱履歴がこの半導体パッケージに加わる場合でも上記と同様の利点を得ることができる。
【００４８】
そのような熱履歴としては、図４の断面図に示すように、上記の半導体パッケージを実装基板１５上に実装して半導体装置を作製する際に行われる種々のリフロー工程が挙げられる。
【００４９】
例えば、上記の実装を行うには、半導体パッケージの第２はんだバンプ１４が実装基板１５の第１端子１６上に当接した状態で全体をリフロー雰囲気に置くが、このリフローにより、第２はんだバンプ１４だけでなく、第１はんだバンプ１２も溶融する。このように溶融しても、上記した理由によって、隣接する第１はんだバンプ１２同士が電気的にショートするのを防ぐことができる。
【００５０】
更に、この実装が終了後、別の半導体パッケージやチップコンデンサ等の電子部品１８をはんだ１９によって実装基板１５の第２端子１７に電気的に接続する場合も、はんだ１９を溶融するための熱が半導体パッケージに加わるが、この場合でも上記と同様の利点を得ることができる。
【００５１】
この電子部品１８は、実装基板１５の一方の面のみに実装してもよいし、両面に実装してもよい。特に、両面に実装する場合は、片面ずつ計２回のリフロー工程が行われ、各リフロー工程を行う度に第１はんだバンプ１２が溶融するので、第１はんだバンプ１２同士のショートの抑止効果が顕著に現れる。
【００５２】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【００５３】
例えば、上記では可撓性のあるポリイミドフィルム１を使用したが、これに代えて、ガラス・エポキシ基板のようなリジッドな基板を使用してもよい。
【００５４】
また、上記では、全部で４層の配線層をインターポーザ２０に形成したが、配線の積層数はこれに限定されず、配線層を５層以上形成してもよい。その場合は、最上層の配線層に上記の第１パッド７ａを形成し、最下層の配線層に上記の第２パッド８ａを形成すればよい。
【００５５】
更に、半導体素子１１に代えて、半導体素子上に半導体素子の電極と接続した再配線層を形成し、該再配線層のパッドにはんだバンプを形成したＣＳＰをインターポーザ２０に搭載する場合でも、上記した本発明を適用することができる。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、第１パッドの全ての側面が露出する大きさにソルダーレジスト層の開口を形成するので、溶融した第１はんだバンプが第１パッドとソルダーレジスト層との界面に滲み出さず、隣接する第１はんだバンプが電気的にショートする危険性を低減することができ、ひいては半導体パッケージや半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体パッケージの断面図である。
【図２】図２は、本発明の実施の形態に係る半導体パッケージの製造方法を工程順に示す断面図（その１）である。
【図３】図３は、本発明の実施の形態に係る半導体パッケージの製造方法を工程順に示す断面図（その２）である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図である。
【図５】図５は、本発明の実施の形態におけるリフローの温度プロファイルを示すグラフである。
【符号の説明】
１…ポリイミドフィルム、２…二層目金属配線層、３…三層目金属配線層、４…スルーホール内銅めっき層、５…第１層間絶縁層、５ａ…第１ビアホール、６…第２層間絶縁層、６ａ…第２ビアホール、７…一層目金属配線層、７ａ、１０３…第１パッド、８…四層目金属配線層、８ａ、１０７…第２パッド、９、１０２…第１ソルダーレジスト層、９ａ…第１開口、１０、１０６…第２ソルダーレジスト層、１０ａ…第２開口、１１、１０５…半導体素子、１１ａ…電極、１２、１０４…第１はんだバンプ、１３、１０９…絶縁性接着剤、１４、１０８…第２はんだバンプ、１５、１１１…実装基板、１６…第１端子、１７…第２端子、１８…電子部品、１０１…絶縁性基材、１１０…インターポーザ。

Claims (9)

  1. 第１パッドを有する第１導体パターンを絶縁性基材の一方の面上に形成する工程と、
    第２パッドを有する第２導体パターンを前記絶縁性基材の他方の面上に形成する工程と、
    前記第１パッドの全ての側面が露出する大きさの開口を備えたソルダーレジスト層を前記絶縁性基材の一方の面上に形成する工程と、
    前記第１パッド上に第１はんだバンプを介して半導体素子を電気的に接続する工程と、
    前記絶縁性基材の一方の面と前記半導体素子との間を絶縁性接着剤で充填する工程と、
    前記絶縁性接着材を充填した後、前記第２パッドの上に第２はんだバンプを載せ、該第２はんだバンプを加熱して溶融することにより前記第２パッド上に接合する工程と、
    を有することを特徴とする半導体パッケージの製造方法。
  2. 前記第２はんだバンプの加熱温度は、前記第１はんだバンプの融点以上であることを特徴とする請求項１に記載の半導体パッケージの製造方法。
  3. 前記第１はんだバンプ及び前記第２はんだバンプを共晶はんだで構成することを特徴とする請求項１に記載の半導体パッケージの製造方法。
  4. 前記第２はんだバンプを前記第２パッド上に接合した後、前記第１はんだバンプの融点以上の熱履歴が該第１はんだバンプに加わることを特徴とする請求項１に記載の半導体パッケージの製造方法。
  5. 前記絶縁性基材の一方の面上に一層以上の配線層を形成し、前記配線層の最上層として前記第１導体パターンを形成することを特徴とする請求項１に記載の半導体パッケージの製造方法。
  6. 前記絶縁性基材の他方の面上に一層以上の配線層を形成し、前記配線層の最下層として前記第２導体パターンを形成することを特徴とする請求項１に記載の半導体パッケージの製造方法。
  7. 請求項１に記載の半導体パッケージが備える前記第２はんだバンプを加熱して溶融することにより、実装基板の端子上に前記第２はんだバンプを電気的に接続することを特徴とする半導体装置の製造方法。
  8. 前記第２はんだバンプの加熱温度は、前記第１はんだバンプの融点以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２はんだバンプを前記端子上に接続した後、加熱されて溶融したはんだを介して電子部品を前記実装基板上に電気的に接続する工程を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
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