JP2013038347A

JP2013038347A - 半導体装置

Info

Publication number: JP2013038347A
Application number: JP2011175318A
Authority: JP
Inventors: Naonori Obata; 尚功小畑
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-08-10
Filing date: 2011-08-10
Publication date: 2013-02-21

Abstract

【課題】未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出できるようにする。
【解決手段】抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。
【選択図】図１

Description

本発明は、隣り合う端子が短絡しているか否かを検出することができる半導体装置に関する。

半導体装置を電子装置の一部として使用するためには、半導体装置をプリント配線基板に実装する必要がある。一方、特許文献１には、チップが動作している状態での回路ブロックの電流を測定するための技術が記載されている。具体的には、回路ブロックごとに電源を供給するスイッチを設け、このスイッチの端子間電圧と、オン抵抗とに基づいて電流を算出する、というものである。

特開２００８−１７２１９９号公報

半導体装置をプリント配線基板に実装する際に、隣り合う端子同士が短絡する可能性がある。特許文献１に記載の技術を、端子同士の短絡の検出に用いることも考えられる。しかし、半導体装置の端子のうちユーザが使用しない端子（以下、未使用端子と記載）が存在し、かつこの未使用端子がオープンのままである場合、特許文献１に記載の技術では、未使用端子とその隣に位置する端子が短絡したことを検出することは難しい。

本発明によれば、複数の端子と、
前記複数の端子それぞれに設けられた短絡検出部と、
前記短絡検出部の設定を制御する制御部と、
を備え、
前記短絡検出部は、
一端が前記端子に接続する抵抗素子と、
前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、
前記抵抗素子と前記端子の間に設けられたスイッチ素子と、
前記抵抗素子の前記一端の電圧を測定する電圧測定部と、
を有し、
前記制御部は、
前記スイッチ素子を制御する端子制御部と、
前記電圧選択部を制御する接続制御部と、
を有する半導体装置が提供される。

本発明によれば、隣り合う２つの端子が短絡した場合、抵抗素子の一端の電圧が、短絡していない場合と比べて異なる値を示す。抵抗素子の他端は電源又は接地の一方に接続されているため、２つの端子のいずれかがオープンである場合においても、上記した効果を得ることができる。従って、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。

本発明によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。

第１の実施形態に係る半導体装置の構成を示す回路図である。第２の実施形態に係る半導体装置の構成を示す回路図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。半導体装置１０は、半導体チップをリードフレームやインターポーザに搭載し、その後封止樹脂で封止した構造を有している。半導体装置１０は、プリント配線基板に実装された状態で、電子装置の一部として機能する。半導体装置１０は、プリント配線基板に接続するための端子２００を有している。端子２００は、例えばリード、又はハンダボールである。

半導体装置１０を有する電子装置としては、例えば自動車などの車両制御装置がある。車両制御装置は、例えば車両のブレーキ制御やエンジン制御などを行うＥＣＵ（Electronic Control Unit）である。このような用途において、半導体装置１０をプリント配線基板に実装するときに、半導体装置１０の端子２００が互いに短絡していないか検出することは、電子装置の信頼性を高める上で望ましい。

半導体装置１０は、複数の端子２００のほかに、短絡検出部、及び制御部を有している。

短絡検出部は、抵抗素子６２、電圧選択部６４、スイッチ素子６６、及び電圧測定回路７０を有している。抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧選択部６４は、例えばマルチプレクサである。スイッチ素子６６は、例えば電界効果型トランジスタであり、抵抗素子６２と端子２００の間に設けられている。すなわちスイッチ素子６６は、抵抗素子６２と端子２００との間の接続をオン／オフする。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。

制御部は、端子制御回路（端子制御部）２０及び接続制御回路（接続制御部）３０を備えている。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。

本実施形態において、半導体装置１０はさらに測定端子選択回路５０、選択制御回路４０、異常検出回路８０、出力端子２０２、及び記憶装置１２０を有している。

測定端子選択回路５０は、いずれの短絡検出回路６０を電圧測定回路７０に接続するかを選択する回路である。具体的には、測定端子選択回路５０は、短絡検出回路６０別に、スイッチ素子５２を有している。スイッチ素子５２は、例えば電界効果型トランジスタであり、抵抗素子６２の一端側と、電圧測定回路７０の間に設けられている。選択制御回路４０は、測定端子選択回路５０のスイッチ素子５２を制御する。

異常検出回路８０は、電圧測定回路７０が測定した電圧に基づいて、端子２００に短絡があるか否かを判断する。具体的には、異常検出回路８０は、電圧測定回路７０が測定した電圧が、端子２００に短絡が生じていないときの抵抗素子６２の一端側の電圧（以下、基準電圧と記載）に対して一定以上離れていたとき、端子２００に短絡が生じていると判断する。この判断の具体例については、後述する。出力端子２０２は、異常検出回路８０の判断結果を外部に出力する。

記憶装置１２０は、電圧制御情報及び接続制御情報を、複数の端子２００別に記憶している。電圧制御情報は、電圧選択部６４が電源及び接地のいずれを抵抗素子６２の他端に接続すべきかを示している。接続制御情報は、スイッチ素子６６がオンすべきか否かを示している。また記憶装置１２０は、異常検出回路８０が判断に用いるための基準電圧も記憶している。

次に、本実施形態に係る半導体装置において、第１の端子２００−１と、第２の端子２００−２が短絡しているか否かを検出する方法について説明する。第１の端子２００−１は未使用端子でオープンのままであり、かつ第２の端子２００−２はプルダウンされている。さらに、第２の端子２００−２を介して第１の端子２００−１とは逆側に位置する第３の端子２００−３はプルアップされている場合を考える。

半導体装置１０をプリント配線基板に実装する者（以下、ユーザと記載）は、あらかじめ、プリント配線基板に実装するときに処置した端子情報に基づいた制御用の情報をコード化して、記憶装置１２０へ書き込む。書き込まれた情報は、記憶装置１２０内の所定のアドレスに記憶される。なお、ここでの書き込みとは、例えば記憶装置１２０がフラッシュＥＥＰＲＯＭである場合、フラッシュＥＥＰＲＯＭへユーザーコードを書き込むことである。

制御用の情報には、上記した電圧制御情報及び接続制御情報のほかに、選択制御回路４０が測定端子選択回路５０を制御するための情報も含まれている。記憶装置１２０に記憶されている情報のうち、接続制御情報は、データバス１２１を介して端子制御回路２０によって読み出され、電圧制御情報は、データバス１２２を介して接続制御回路３０に読み出される。また選択制御回路４０が測定端子選択回路５０を制御するための情報は、データバス１２３を介して選択制御回路４０に読み出される。

またユーザは、記憶装置１２０に、異常検出回路８０が異常の有無を判断するための基準電圧を書き込む。この基準電圧は、データバス１２４を介して異常検出回路８０に読み出される。

そして端子制御回路２０は、記憶装置１２０から読み出した接続制御情報に基づいて、複数の短絡検出回路６０それぞれについて、隣接端子処置信号Ａを生成し、生成した隣接端子処置信号Ａをスイッチ素子６６のゲート電極に印加することにより、スイッチ素子６６を制御する。

また接続制御回路３０は、記憶装置１２０から読み出した電圧制御情報に基づいて、複数の短絡検出回路６０それぞれについて、電圧負荷極性信号Ｂを生成し、生成した電圧負荷極性信号Ｂを電圧選択部６４に入力することにより、電圧選択部６４を制御する。

さらに選択制御回路４０は、記憶装置１２０から読み出した情報に基づいて、複数のスイッチ素子５２に入力すべき測定対象端子指定信号Ｃを生成し、生成した測定対象端子指定信号Ｃをスイッチ素子５２のゲート電極に入力することにより、いずれの短絡検出回路６０における電圧測定を行うかを制御する。

例えば図１に示す例では、第１の端子２００−１のスイッチ素子６６はＯＮされ、第２の端子２００−２のスイッチ素子６６はＯＮされ、第３の端子２００−３はＯＦＦされる。また第１の端子２００−１の抵抗素子６２は、他端が電源に接続され、第２の端子２００−２の抵抗素子６２は、他端が電源に接続され、第３の端子２００−３の抵抗素子６２は、他端が接地される。そして測定端子選択回路５０のスイッチ素子５２のうち、第２の端子２００−２の抵抗素子６２の一端に接続しているスイッチ素子５２のみがＯＮされ、他のスイッチ素子５２はＯＦＦされる。

このような状態において、第１の端子２００−１と第２の端子２００−２の間に短絡が生じると、第２の端子２００−２に接続している抵抗素子６２の一端側の電圧は、短絡が生じていない場合（すなわち記憶装置１２０が記憶している基準電圧）とは異なる値を示す。従って、異常検出回路８０は、第１の端子２００−１と第２の端子２００−２の間に短絡が生じたことを検出できる。この検出結果は、異常がない場合も含め、出力端子２０２を介して外部に出力される。

なお、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２は接地され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が電源に接続されても良い。逆に、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２が電源に接続され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が接地されても良い。

一方、第２の端子２００−２がプルアップされている場合、第１の端子２００−１のスイッチ素子６６はＯＮされ、第２の端子２００−２のスイッチ素子６６はＯＮされ、第３の端子２００−３はＯＦＦされる。また第１の端子２００−１の抵抗素子６２は、他端が接地に接続され、第２の端子２００−２の抵抗素子６２は、他端が接地に接続され、第３の端子２００−３の抵抗素子６２は、他端が接地される。そして測定端子選択回路５０のスイッチ素子５２のうち、第２の端子２００−２の抵抗素子６２の一端に接続しているスイッチ素子５２のみがＯＮされ、他のスイッチ素子５２はＯＦＦされる。

このような状態においても、第１の端子２００−１と第２の端子２００−２の間に短絡が生じると、第２の端子２００−２に接続している抵抗素子６２の一端側の電圧は、短絡が生じていない場合（すなわち記憶装置１２０が記憶している基準電圧）とは異なる値を示す。従って、異常検出回路８０は、第１の端子２００−１と第２の端子２００−２の間に短絡が生じたことを検出できる。

なお、この場合においても、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２は接地され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が電源に接続されても良い。逆に、第１の端子２００−１の短絡検出回路６０において、抵抗素子６２が電源に接続され、第２の端子２００−２の短絡検出回路６０において、抵抗素子６２が接地されても良い。

以上、本実施形態によれば、未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出することができる。

（第２の実施形態）
図２は、第２の実施形態に係る半導体装置１０の構成を示す回路図である。本実施形態に係る半導体装置１０は、以下の点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。

まず、端子制御回路２０、接続制御回路３０、及び選択制御回路４０の代わりに、シフトレジスタ１４０を有している。シフトレジスタ１４０は、端子２００別に設けられており、直列に接続されている。そして記憶装置１２０と最初のシフトレジスタ１４０の間には、一次格納レジスタ１３０が設けられている。一次格納レジスタ１３０と記憶装置１２０は、一本のデータバス１２５によって接続されている。

シフトレジスタ１４０に入力される情報は、例えば最初のビットが隣接端子処置信号Ａに対応しており、２番目のビットが電圧負荷極性信号Ｂに対応しており、３番目のビットが測定対象端子指定信号Ｃに対応している。最初のビットすなわち隣接端子処置信号Ａが１の場合、スイッチ素子６６はオンする。２番目のビットすなわち電圧負荷極性信号Ｂが１の場合、電圧選択部６４は抵抗素子６２の他端を電源に接続する。３番目のビットすなわち測定対象端子指定信号Ｃが１の場合、スイッチ素子５２はオンする。

そして図２に示す例では、記憶装置１２０から一次格納レジスタ１３０に読み出される信号は、「１，１，０」となる。このため、第１の端子２００−１に対応するシフトレジスタ１４０−１には、「１，１，０」が入力され、第２の端子２００−２に対応するシフトレジスタ１４０−２には、「１，１，１」が入力され、第３の端子２００−３に対応するシフトレジスタには、「０，０，０」が入力される。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、記憶装置１２０に接続するデータバスを少なくすることができるため、半導体装置１０の配線の設計が容易になる。この効果は、記憶装置１２０の近傍に一次格納レジスタ１３０を設けたり、シフトレジスタ１４０を端子２００の近傍に設けることで、さらに大きくなる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０半導体装置
２０端子制御回路
３０接続制御回路
４０選択制御回路
５０測定端子選択回路
５２スイッチ素子
６０短絡検出回路
６２抵抗素子
６４電圧選択部
６６スイッチ素子
７０電圧測定回路
８０異常検出回路
１２０記憶装置
１２１データバス
１２２データバス
１２３データバス
１２４データバス
１２５データバス
１３０一次格納レジスタ
１４０シフトレジスタ
２００端子
２０２出力端子

Claims

複数の端子と、
前記複数の端子それぞれに設けられた短絡検出部と、
前記短絡検出部の設定を制御する制御部と、
を備え、
前記短絡検出部は、
一端が前記端子に接続する抵抗素子と、
前記抵抗素子の他端を電源及び接地の一方に選択的に接続させる電圧選択部と、
前記抵抗素子と前記端子の間に設けられたスイッチ素子と、
前記抵抗素子の前記一端の電圧を測定する電圧測定部と、
を有し、
前記制御部は、
前記スイッチ素子を制御する端子制御部と、
前記電圧選択部を制御する接続制御部と、
を有する半導体装置。
請求項１に記載の半導体装置において、
前記電圧選択部が電源及び接地のいずれを前記抵抗素子の前記他端に接続すべきかを示す電圧制御情報、及び前記スイッチ素子がオンすべきか否かを示す接続制御情報を、前記複数の端子別に記憶する制御情報記憶部をさらに備える半導体装置。
請求項２に記載の半導体装置において、
前記端子制御部及び前記接続制御部は、前記端子別に設けられたシフトレジスタであり、
前記複数の端子それぞれの前記シフトレジスタは直列に接続されており、
前記制御情報記憶部と最初の前記シフトレジスタの間に設けられた一次格納レジスタを備える半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
第１の前記端子はオープンであり、かつ前記第１の端子の隣に位置する第２の前記端子はプルアップされており、
前記第１の端子の前記電圧選択部は、前記第１の端子に対応する前記抵抗素子の前記他端を接地させ、
前記第２の端子の前記電圧選択部は、前記第２の端子に対応する前記抵抗素子の前記他端を接地させる半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
第１の前記端子はオープンであり、かつ前記第１の端子の隣に位置する第２の前記端子はプルダウンされており、
前記第１の端子の前記電圧選択部は、前記第１の端子に対応する前記抵抗素子の前記他端を電源に接続させ、
前記第２の端子の前記電圧選択部は、前記第２の端子に対応する前記抵抗素子の前記他端を電源に接続させる半導体装置。