JP2013030647A

JP2013030647A - 高電圧試験方法

Info

Publication number: JP2013030647A
Application number: JP2011166346A
Authority: JP
Inventors: Toshiaki Furukabu; 利昭古株; Shinichi Sato; 眞一里
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-07-29
Filing date: 2011-07-29
Publication date: 2013-02-07

Abstract

【課題】簡単な構成でウェハの高電圧試験において空気放電を防止できる高電圧試験方法を提供する。
【解決手段】電極パッド形成工程の後のレジストパターン形成工程において、互いに隣接するソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とを覆うように、かつ、互いに隣接するソース電極パッド３の露出部３aとドレイン電極パッド４の露出部４aの最短距離が予め設定された電極間距離よりも長くなるように、レジストパターン６を形成する。
【選択図】図２

Description

この発明は、ウェハの検査に使用される高電圧試験方法に関する。

従来、高電圧試験方法としては、半導体素子が形成されたウェハに対して、化学的に不活性なガス(窒素,アルゴンなど)を吹き付けて高電圧試験を行うものがある(例えば、特開２００２−１５８２６７号公報(特許文献１)参照)。

しかしながら、上記高電圧試験方法では、不活性ガスをウェハの検査領域に留めておくことができず、不活性ガスを連続的に供給しなければならない。また、上記高電圧試験方法では、検査領域に周囲の空気が混入するのを防ぐことができないため、高電圧試験では空気放電が発生して、耐圧テストができないという欠点がある。

特開２００２−１５８２６７号公報

そこで、この発明の課題は、簡単な構成でウェハの高電圧試験において空気放電を防止できる高電圧試験方法を提供することにある。

上記課題を解決するため、この発明の高電圧試験方法は、
複数の半導体素子と上記複数の半導体素子の各端子に接続された複数の電極パッドとが形成されたウェハ上にフォトレジストを塗布してパターニングすることにより、上記複数の電極パッドの露出すべき領域上に開口部を有するレジストパターンを形成するレジストパターン形成工程と、
上記レジストパターンが形成された上記ウェハの上記電極パッドの露出部に高電圧を印加して耐電圧テストを行う耐電圧テスト工程と、
上記耐電圧テスト工程後に上記レジストパターンを除去するレジストパターン除去工程と
を有すると共に、
上記レジストパターン形成工程において、上記複数の電極パッドのうちの互いに隣接する電極パッド間の隙間領域上とその隙間領域の近傍の上記電極パッドの外縁領域上とを覆うように、かつ、上記互いに隣接する電極パッドの露出部の最短距離が予め設定された電極間距離よりも長くなるように、上記レジストパターンを形成することを特徴とする。

上記構成によれば、レジストパターン形成工程において、複数の電極パッドのうちの互いに隣接する電極パッド間の隙間領域上とその隙間領域の近傍の電極パッドの外縁領域上とを覆うように、かつ、互いに隣接する電極パッドの露出部の最短距離が予め設定された電極間距離よりも長くなるように、レジストパターンを形成することによって、空気放電を防止することが可能になる。すなわち、耐電圧テスト工程で高電圧を印加する互いに隣接する電極パッドでは、レジストパターンがないと電極パッド間の隙間領域が狭くて空気放電が起きる場合であっても、レジストパターンで電極パッド間の隙間領域を覆うと共にその隙間領域の近傍の電極パッドの外縁領域も覆って、印加する高電圧で空気放電が起きる放電距離よりも電極パッドの露出部同士の最短距離を長くすることで、空気放電を防止することが可能になる。このように、簡単な構成でウェハの高電圧試験において空気放電を防止できる。

また、一実施形態の高電圧試験方法では、
上記レジストパターン形成工程で用いる上記フォトレジストは、上記電極パッド形成工程において上記電極パッドを形成するときのエッチングマスクとして用いたフォトレジストと同じである。

上記実施形態によれば、電極パッドを形成するときのエッチングマスクとして用いたフォトレジストをレジストパターン形成工程でも用いることによって、電極パッドを形成する工程で用いたレジストパターンと同じ製造プロセスを用いて、次に耐電圧テスト工程で高電圧を印加する互いに隣接する電極パッド間の隙間領域上とその隙間領域の近傍の電極パッドの外縁領域上とをレジストパターンで覆うことができ、同一製造装置をそのまま用いてレジストパターン形成工程を行うことができ、製造プロセスを簡略化してコストを低減できる。

また、一実施形態の高電圧試験方法では、
上記レジストパターン形成工程の上記互いに隣接する電極パッドは、上記耐電圧テスト工程において、上記複数の電極パッドのうちの上記高電圧を印加して耐電圧テストが行われる電極パッドである。

上記実施形態によれば、耐電圧テスト工程において、複数の電極パッドのうちの高電圧を印加する電極パッドについて、レジストパターン形成工程において、その電極パッド間の隙間領域上とその隙間領域の近傍の電極パッドの外縁領域上とを覆うように、レジストパターンを形成する一方で、高電圧を印加しない電極パッド間では特にレジストパターンで覆う必要はなく、パターニングを簡略化できる。

また、一実施形態の高電圧試験方法では、
上記耐電圧テスト工程において、空気雰囲気中で上記ウェハに対して上記耐電圧テストを行う。

上記実施形態によれば、耐電圧テスト工程において、空気雰囲気中でウェハに対して耐電圧テストを行うので、不活性ガスを用いたりせず、また特別な器具や密閉容器などを設けることなく、通常の試験装置で耐電圧テストを行うことができる。

また、一実施形態の高電圧試験方法では、
上記レジストパターン形成工程における上記予め設定された電極間距離は、上記耐電圧テスト工程において空気雰囲気中で上記ウェハに印加する上記高電圧で空気放電が起こる放電距離よりも長い。

上記実施形態によれば、レジストパターン形成工程における上記予め設定された電極間距離は、耐電圧テスト工程において空気雰囲気中でウェハに印加する高電圧で空気放電が起こる放電距離よりも長いので、互いに隣接する電極パッド間の隙間領域上とその隙間領域の近傍の電極パッドの外縁領域上とを覆うレジストパターンで確実に空気放電を防止できる。

以上より明らかなように、この発明の高電圧試験方法によれば、簡単な構成でウェハの高電圧試験において空気放電を防止できる高電圧試験方法を提供することができる。

図１はこの発明の実施の一形態の高電圧試験方法が用いられるウェハの要部の平面図である。図２は上記ウェハ上にレジストパターンを形成した要部の平面図である。図３は上記高電圧試験方法を説明するためのフロー図である。図４は上記高電圧試験方法に用いられる試験装置の斜視図である。図５は電極パッド間のスペースと印加電圧との関係を示す図である。

以下、この発明の高電圧試験方法を図示の実施の形態により詳細に説明する。

図１はこの発明の実施の一形態の高電圧試験方法が用いられるウェハの要部の平面図を示している。図１では、ウェハ１０に形成される複数の半導体素子の一例としてのＧaＮ系ＨＦＥＴ１を１つのみ示している。なお、半導体素子はＨＦＥＴに限らず、能動素子であればよく、受動素子であってもよい。

図１に示すように、ＨＦＥＴ１は、ウェハ１０上に形成された図示しないソース電極とドレイン電極およびゲート電極上に層間絶縁膜２を形成し、その層間絶縁膜２上にソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５を形成している。ソース電極パッド３はソース電極と複数のビア(図示せず)を介して接続され、ドレイン電極パッド４はドレイン電極と複数のビア(図示せず)を介して接続され、ゲート電極パッド５はゲート電極と複数のビア(図示せず)を介して接続されている。

ここで、上記ＨＦＥＴ１は、パワーデバイスであり、電流容量の大きなボンディングワイヤでボンディングするので、ソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５の厚さを３μｍと厚くしている。

図１では、互いに隣接するソース電極パッド３とドレイン電極パッド４との間の隙間領域の幅Ｌ１は、３０μｍである。

半導体素子を小型化することでチップコストを下げる要請と、ワイヤボンドやフィリップチップなどの電極パッドを形成するための電極面積を広く取る要請から、半導体素子における電極パッド間の距離が狭くなる傾向にあり、樹脂モールドでチップが覆われたときに十分な耐圧が得られるように設計される。

次に、図２はウェハ１０上にレジストパターン６を形成した要部の平面図を示している。

図２に示すように、ソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５が形成されたウェハ１０上に、スピンコート法などによって厚さ３μｍ以上のフォトレジストを塗布し、露光と現像を行ってパターニングして、ソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５の露出すべき領域上に開口部６a,６b,６cを有するレジストパターン６を形成している。このレジストパターン６の膜厚は、３.５μｍとしている。

この実施の形態では、フォトレジストにノボラック系レジスト(ヘキスト社製型番：ＡＺ４９０３)を用いている。

図３は上記高電圧試験方法を説明するためのフロー図を示している。

図３に示すように、ステップＳ１の電極パッド形成工程において、複数のＨＦＥＴ１が形成されたウェハ１０(図１,図２に示す)上にＨＦＥＴ１のソース電極に接続されたソース電極パッド３と、ＨＦＥＴ１のドレイン電極に接続されたドレイン電極パッド４と、ＨＦＥＴ１のゲート電極に接続されたゲート電極パッド５とを形成する。

次に、ステップＳ２のレジストパターン形成工程に進み、複数のＨＦＥＴ１と複数の電極パッド(ソース電極パッド３,ドレイン電極パッド４およびゲート電極パッド５)とが形成されたウェハ１０上にフォトレジストを塗布してパターニングすることにより、複数のソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５の露出すべき領域上に開口部６a,６b,６cを有するレジストパターン６を形成する。

次に、ステップＳ３のウェハテスト工程(耐電圧テストを含む)に進み、ウェハ１０を試験装置１１(図４に示す)にセットして、ウェハ１０のソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５にプローブの先端を接続させて、電気的試験を行う。ここで、レジストパターンが形成されたウェハ１０のソース電極パッド３の露出部３aとドレイン電極パッド４の露出部４aとの間に高電圧を印加して耐電圧テストを行う。詳しくは、ソース電極パッド３の露出部３aに接地側のプローブの先端を接続し、ドレイン電極パッド４の露出部４aに高電圧側のプローブの先端を接続してＤＣ６００Ｖの高電圧を印加する。この実施の形態のＨＦＥＴ１は、ノーマリーオンタイプのトランジスタであり、ゲート電極パッド５の露出部５aを負電位としてＨＦＥＴ１をオフ状態にして、耐電圧テストを行う。

次に、ステップＳ４のレジストパターン除去工程に進み、ステップＳ３のウェハテスト工程(耐電圧テストを含む)後にレジストパターン６を除去する。このとき、ウェハ１０のレジストパターン６をアッシングにより分解,除去した後、ウェハ１０を洗浄する。

次に、ステップＳ５のダイシング工程に進み、ウェハ１０をダイシングによりＨＦＥＴ１毎のチップに分割する。

次に、ステップＳ６のダイボンド工程に進み、ＨＦＥＴ１のチップをリードフレーム(図示せず)上にダイボンド材を用いて接着して熱硬化させることにより固定する。

次に、ステップＳ７のワイヤボンド工程に進み、ＨＦＥＴ１のチップのソース電極パッド３,ドレイン電極パッド４およびゲート電極パッド５を、リードフレームのインナーリードにワイヤボンディングにより夫々接続する。

次に、ステップＳ８の樹脂モールド工程に進み、ＨＦＥＴ１のチップが取り付けられたリードフレームをモールド金型にセットし、そのモールド金型にプラスチック樹脂を注入してパッケージを成形する。

そして、ステップＳ９の検査工程に進み、パッケージ部やリード部の外観検査を行ってデバイスが完成する。なお、この検査工程前に、リードフレームのアウターリードのメッキ処理や、パッケージへのマーキング処理などが行われる。

図４はステップＳ３のウェハテスト工程に用いられる試験装置１１の斜視図を示している。

この試験装置１１は、図４に示すように、本体部１２と、ＤＣボックス１３と、ＡＣボックス１４と、本体部１２上側に載置された切替器１５,１６と、本体部１２の内部に設けられた位置決めステージ(図示せず)とを備えている。ステップＳ３のウェハテスト工程において、ウェハ１０が位置決めステージにセットされ、プローブカード１７に取り付けられた複数のプローブの先端が、ウェハ１０上の所定の箇所に接触するように、位置決めステージによりウェハ１０を移動させる。

このとき、ＤＣボックス１３またはＡＣボックス１４のいずれか一方において、テスト項目に応じたテスト電圧が出力され、ＤＣボックス１３またはＡＣボックス１４からのテスト電圧が切替器１５,１６で選択されて、プローブを介してウェハ１０に印加される。ＤＣ６００Ｖの高電圧は、ＤＣボックス１３から出力される。

図５は電極パッド間のスペースと印加電圧との関係を示している。図５において、横軸は電極パッド間のスペースｎ[μｍ]を表し、縦軸は印加電圧[Ｖ]を表しており、実線は放電電圧の理論値を示し、点線は設計ルールを示している。

図５に示す実線の理論値は、次のようにして求められる。

放電のおこる電圧(火花電圧)に関するパッシェンの法則に基づき、平行な電極間で火花放電の生じる電圧Ｖは次式で表される。
Ｖ＝ａ(ｐｄ)／(ｌｎ(ｐｄ)+ｂ)
ただし、ｐは圧力、ｄは電極間距離、ａ,ｂは気体によって決まる定数

ここで、空気雰囲気中では、定数ａ,ｂは、
ａ＝４３.６×１０^６[Ｖ／ａｔｍ・ｍ]
ｂ＝１２.８
である。そして、電極間距離ｄをスペースｎ[μｍ]に置き換え、ｐは大気圧１[ａｔｍ]とすると、放電電圧ＢＶは、
ＢＶ＝４３.６ｎ／(ｌｎ(ｎ×１０^−６)＋１２.８)
で表される(図５の実線)。

この放電電圧ＢＶの理論値に基づき、電極間のスペースｎを７０μｍと８０μｍとしてテスト条件をＤＣ６００Ｖで耐電圧テストを行うと、空気放電が生じることが判明した。このため、本発明者は、様々な条件で実験を行ってその実験結果から見直しを行った。その実験結果により見直した設計ルール(図５の点線)では、空気放電は生じなかった。例えば、電極間のスペースｎを１６０μｍとし、ＤＣ６５０Ｖで耐電圧テストを行った結果、空気放電は生じなかった。

このように、上記高電圧試験方法では、レジストパターン形成工程によりレジストパターン６を形成して、電極間のスペースｎを広げることで空気放電の耐電圧を上げる。

また、耐電圧テストで試験装置のプローブの先端が電極パッドに接触するコンタクト時にゴミ(メタルくず)が発生し、そのゴミにより空気放電が発生しやすくなるが、絶縁性のレジストパターン６の形成によってゴミによる空気放電で破壊されるのを防止する。

また、ウェハテスト工程(耐電圧テストを含む)後、レジストパターン除去工程で上記ゴミも同時に取り除くため、チップ表面が洗浄され空気放電の危険性が低下する。

上記高電圧試験方法によれば、レジストパターン形成工程において、ソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５のうちの互いに隣接するソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とを覆うように、かつ、ソース電極パッド３の露出部３aとドレイン電極パッド４の露出部４aの最短距離が予め設定された電極間距離よりも長くなるように、レジストパターン６を形成することによって、空気放電を防止することが可能になる。

すなわち、耐電圧テスト工程で高電圧を印加するソース電極パッド３とドレイン電極パッド４では、レジストパターン６がないとソース電極パッド３とドレイン電極パッド４との間の隙間領域が狭くて空気放電が起きる場合であっても、レジストパターン６でソース電極パッド３とドレイン電極パッド４との間の隙間領域を覆うと共にその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域も覆って、印加する高電圧で空気放電が起きる放電距離よりもソース電極パッド３とドレイン電極パッド４の露出部３a,４a同士の最短距離を長くすることで、空気放電を防止することが可能になる。

このように、上記高電圧試験方法によれば、簡単な構成でウェハの高電圧試験において空気放電を防止することができる。

また、上記電極パッド形成工程においてソース電極パッド３とドレイン電極パッド４およびゲート電極パッド５のエッチングマスクとして用いたフォトレジストをレジストパターン形成工程でも用いることによって、電極パッド形成工程で形成したレジストパターンと同じ製造プロセスを用いて、次にウェハテスト工程で高電圧を印加するソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とをレジストパターン６で覆うことができ、同一製造装置をそのまま用いてレジストパターン形成工程を行うことができ、製造プロセスを簡略化してコストを低減できる。

また、上記ウェハテスト工程において、複数の電極パッドのうちの高電圧を印加するソース電極パッド３とドレイン電極パッド４について、レジストパターン形成工程において、そのソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とを覆うように、レジストパターン６を形成してもよい。この場合、高電圧を印加しない電極パッド間では特にレジストパターンで覆う必要はなく、パターニングを簡略化できる。

また、上記ウェハテスト工程において、空気雰囲気中でウェハ１０に対して耐電圧テストを行うので、不活性ガスを用いたりせず、また特別な器具や密閉容器などを設けることなく、通常の試験装置で耐電圧テストを行うことができる。

また、上記レジストパターン形成工程における予め設定された電極間距離は、耐電圧テスト工程において空気雰囲気中でウェハに印加する高電圧で空気放電が起こる放電距離よりも長いので、ソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とを覆うレジストパターン６で確実に空気放電を防止できる。

上記実施の形態では、レジストパターンを形成するためのフォトレジストにノボラック系レジスト(ヘキスト社製型番：ＡＺ４９０３)を用いたが、これに限らず、他のフォトレジストや感光性ポリイミドなどを用いてもよい。

この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。

１…ＨＦＥＴ
２…層間絶縁膜
３…ソース電極パッド
４…ドレイン電極パッド
５…ゲート電極パッド
６…レジストパターン
６a,６b,６c…開口部
１１…試験装置
１２…本体部
１３…ＤＣボックス
１４…ＡＣボックス
１５,１６…切替器
１７…プローブカード

Claims

複数の半導体素子と上記複数の半導体素子の各端子に接続された複数の電極パッドとが形成されたウェハ上にフォトレジストを塗布してパターニングすることにより、上記複数の電極パッドの露出すべき領域上に開口部を有するレジストパターンを形成するレジストパターン形成工程と、
上記レジストパターンが形成された上記ウェハの上記電極パッドの露出部に高電圧を印加して耐電圧テストを行う耐電圧テスト工程と、
上記耐電圧テスト工程後に上記レジストパターンを除去するレジストパターン除去工程と
を有すると共に、
上記レジストパターン形成工程において、上記複数の電極パッドのうちの互いに隣接する電極パッド間の隙間領域上とその隙間領域の近傍の上記電極パッドの外縁領域上とを覆うように、かつ、上記互いに隣接する電極パッドの露出部の最短距離が予め設定された電極間距離よりも長くなるように、上記レジストパターンを形成することを特徴とする高電圧試験方法。
請求項１に記載の高電圧試験方法において、
上記レジストパターン形成工程で用いる上記フォトレジストは、上記電極パッド形成工程において上記電極パッドを形成するときのエッチングマスクとして用いたフォトレジストと同じであることを特徴とする高電圧試験方法。
請求項１または２に記載の高電圧試験方法において、
上記レジストパターン形成工程の上記互いに隣接する電極パッドは、上記耐電圧テスト工程において、上記複数の電極パッドのうちの上記高電圧を印加して耐電圧テストが行われる電極パッドであることを特徴とする高電圧試験方法。
請求項１から３までのいずれか１つに記載の高電圧試験方法において、
上記耐電圧テスト工程において、空気雰囲気中で上記ウェハに対して上記耐電圧テストを行うことを特徴とする高電圧試験方法。
請求項４に記載の高電圧試験方法において、
上記レジストパターン形成工程における上記予め設定された電極間距離は、上記耐電圧テスト工程において空気雰囲気中で上記ウェハに印加する上記高電圧で空気放電が起こる放電距離よりも長いことを特徴とする高電圧試験方法。