JPS63140550A - 冗長回路用電気ヒユ−ズ - Google Patents
冗長回路用電気ヒユ−ズInfo
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- JPS63140550A JPS63140550A JP61287331A JP28733186A JPS63140550A JP S63140550 A JPS63140550 A JP S63140550A JP 61287331 A JP61287331 A JP 61287331A JP 28733186 A JP28733186 A JP 28733186A JP S63140550 A JPS63140550 A JP S63140550A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体メモリにおいて冗長回路に用いられる
冗長回路用電気ヒユーズに関し、特に低電圧で容易にか
つ確実に溶断てきる冗長回路用電気ヒユーズの構造に関
するものである。
冗長回路用電気ヒユーズに関し、特に低電圧で容易にか
つ確実に溶断てきる冗長回路用電気ヒユーズの構造に関
するものである。
[従来の技術]
MOSダイナミックRAMの大容量化に伴いチップサイ
ズの増大が製造プロセスの微細化とともに避けられない
ものになっている。このチップサイズの増大と微細化プ
ロセスとは、結晶欠陥が1個のチップに存在する確率を
増大させ、また製造プロセス中に生じるパターン欠陥や
ごみの不良メモリセル発生に対する影響を大きなものに
している。このため、近年、MOSダイナミックRAM
のメモリチップ内にスペアの冗長メモリセルを設け、結
晶欠陥やパターン欠陥やごみによって発生した不良メモ
リセルを冗長メモリセルと置換して、メモリチップを救
済する、いわゆる冗長回路を用いることが広く行なわれ
つつある。
ズの増大が製造プロセスの微細化とともに避けられない
ものになっている。このチップサイズの増大と微細化プ
ロセスとは、結晶欠陥が1個のチップに存在する確率を
増大させ、また製造プロセス中に生じるパターン欠陥や
ごみの不良メモリセル発生に対する影響を大きなものに
している。このため、近年、MOSダイナミックRAM
のメモリチップ内にスペアの冗長メモリセルを設け、結
晶欠陥やパターン欠陥やごみによって発生した不良メモ
リセルを冗長メモリセルと置換して、メモリチップを救
済する、いわゆる冗長回路を用いることが広く行なわれ
つつある。
この冗長回路においては、不良メモリセルと冗長メモリ
セルを置換するために冗長回路用ヒユーズが必要であり
、このヒユーズとして、■レーザ光源によりヒユーズを
溶断するものと、■電気によりヒユーズを溶断するもの
(冗長回路用電気ヒユーズ)との2種類がある。
セルを置換するために冗長回路用ヒユーズが必要であり
、このヒユーズとして、■レーザ光源によりヒユーズを
溶断するものと、■電気によりヒユーズを溶断するもの
(冗長回路用電気ヒユーズ)との2種類がある。
第5A図は、従来のMOSダイナミックRAMにおいて
冗長回路に用いられる冗長回路用電気ヒユーズの構造を
示す平面図であり、第5B図は第5A図のX−X =線
断面図である。
冗長回路に用いられる冗長回路用電気ヒユーズの構造を
示す平面図であり、第5B図は第5A図のX−X =線
断面図である。
図において、シリコン基板1表面にフィールド酸化膜2
が形成されており、このフィールド酸化膜2は通常0.
5〜1.0μmの膜厚を有する。
が形成されており、このフィールド酸化膜2は通常0.
5〜1.0μmの膜厚を有する。
フィールド酸化膜2表面に多結晶シリコン膜からなるヒ
ユーズ部30が形成されており、このヒユーズ部30は
、幅Wの溶断部30cと、この両端に連なる端子部30
a、30bとから構成される。
ユーズ部30が形成されており、このヒユーズ部30は
、幅Wの溶断部30cと、この両端に連なる端子部30
a、30bとから構成される。
溶断部30cは、これに成る一定電流以上の電流を流す
ことによって電気的に溶断される。端子部30aはアル
ミ配線4aとコンタクト5aにより電気的に接続されて
おり、端子部30bはアルミ配線4bとコンタク゛ト5
bにより電気的に接続されている。
ことによって電気的に溶断される。端子部30aはアル
ミ配線4aとコンタクト5aにより電気的に接続されて
おり、端子部30bはアルミ配線4bとコンタク゛ト5
bにより電気的に接続されている。
第6図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。
ユーズ回路を示す図である。
図において、ヒユーズ部30の一端はアルミ配置14a
を介して電流供給用の電源Vppに接続され、その他端
はMOSトランジスタTのドレインに接続されている。
を介して電流供給用の電源Vppに接続され、その他端
はMOSトランジスタTのドレインに接続されている。
MOSトランジスタTのソースは接地レベル(0■)に
接続され、そのゲート電極に制御クロック信号φが与え
られる。ヒユーズ部30の溶断部を溶断するには、電源
VFPのレベルを10〜15V程度に上げ、さらに制御
クロック信号φのレベルを10〜15V程度に上げてM
OS)ランジスタをオン状態にする。これによって、電
源VPFから電流がヒユーズ部30に流れてその溶断部
が電気的に溶断される。このとき、溶断部30cに流れ
る電流密度を上げることが重要で、溶断部30cの幅W
をできるだけ細くすることが必要になる。
接続され、そのゲート電極に制御クロック信号φが与え
られる。ヒユーズ部30の溶断部を溶断するには、電源
VFPのレベルを10〜15V程度に上げ、さらに制御
クロック信号φのレベルを10〜15V程度に上げてM
OS)ランジスタをオン状態にする。これによって、電
源VPFから電流がヒユーズ部30に流れてその溶断部
が電気的に溶断される。このとき、溶断部30cに流れ
る電流密度を上げることが重要で、溶断部30cの幅W
をできるだけ細くすることが必要になる。
[発明が解決しようとする問題点]
ところで、従来の冗長回路用電気ヒユーズにおいては、
溶断部30cの幅Wは写真製版技術によって律則されて
おり、この幅Wが1μm前後であるのが通常である。こ
のため、溶断部30cに流れる電流密度を上げるには、
印加される電源VpPのレベルおよび制御クロック信号
φのレベルを上げることが必要で、これらがIOV以上
になることが多い。IOV以上もの過電圧を印加するこ
とは、メモリチップに信頓性上好ましくない影響を与え
ることがあり、さらに、製造プロセスの微細化に伴うp
n接合耐圧の低下やMOSトランジスタのソース・ドレ
イン間耐圧の低下のために、実質的にIOV以上の過電
圧を印加することができないという問題点があった。
溶断部30cの幅Wは写真製版技術によって律則されて
おり、この幅Wが1μm前後であるのが通常である。こ
のため、溶断部30cに流れる電流密度を上げるには、
印加される電源VpPのレベルおよび制御クロック信号
φのレベルを上げることが必要で、これらがIOV以上
になることが多い。IOV以上もの過電圧を印加するこ
とは、メモリチップに信頓性上好ましくない影響を与え
ることがあり、さらに、製造プロセスの微細化に伴うp
n接合耐圧の低下やMOSトランジスタのソース・ドレ
イン間耐圧の低下のために、実質的にIOV以上の過電
圧を印加することができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、低電圧で容易にかつ確実に溶断てきる冗長回
路用電気ヒユーズを得ることを目的とする。
たもので、低電圧で容易にかつ確実に溶断てきる冗長回
路用電気ヒユーズを得ることを目的とする。
c問題点を解決するための手段]
この発明に係る冗長回路用電気ヒユーズは、シリコン基
板表面に第1絶縁膜を形成し、第1絶縁膜表面に下敷膜
を形成し、第1絶縁膜表面および下敷膜表面に第2絶縁
膜を形成し、第1絶縁膜と下敷膜との段差部に対応して
第2絶縁膜に形成される表面段差部に下敷膜の辺に沿っ
てヒユーズ材料を形成したものである。
板表面に第1絶縁膜を形成し、第1絶縁膜表面に下敷膜
を形成し、第1絶縁膜表面および下敷膜表面に第2絶縁
膜を形成し、第1絶縁膜と下敷膜との段差部に対応して
第2絶縁膜に形成される表面段差部に下敷膜の辺に沿っ
てヒユーズ材料を形成したものである。
[作用]
この発明においては、第1絶縁膜表面および下敷膜表面
に第2絶縁膜を形成すると、この第2絶縁膜に第1絶縁
膜と下敷膜との段差部に対応して下敷膜の辺に沿って表
面段差部が形成される。そして、ヒユーズ材料からなる
膜パターンを第2絶縁膜表面の上記表面段差部を含む所
定領域に形成し、この膜パターンをRIEの技術によっ
てエツチングすると、上記段差部に下敷膜の辺に沿って
この膜バクーンの一部がサイドウオールとして残り、こ
れによって幅の狭いヒユーズ部の溶断部が得られる。
に第2絶縁膜を形成すると、この第2絶縁膜に第1絶縁
膜と下敷膜との段差部に対応して下敷膜の辺に沿って表
面段差部が形成される。そして、ヒユーズ材料からなる
膜パターンを第2絶縁膜表面の上記表面段差部を含む所
定領域に形成し、この膜パターンをRIEの技術によっ
てエツチングすると、上記段差部に下敷膜の辺に沿って
この膜バクーンの一部がサイドウオールとして残り、こ
れによって幅の狭いヒユーズ部の溶断部が得られる。
[実施例]
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第1A図は、この発明の実施例である、MOSダイナミ
ックRAMにおいて冗長回路に用いられる冗長回路用電
気ヒユーズの構造を示す平面図であり、第1B図は第1
A図のX−X−線断面図である。
ックRAMにおいて冗長回路に用いられる冗長回路用電
気ヒユーズの構造を示す平面図であり、第1B図は第1
A図のX−X−線断面図である。
この実施例の構成が第5A図、第5B図の冗長回路用電
気ヒユーズの構成と異なる点は以下の点である。すなわ
ち、フィールド酸化膜2表面に多結晶シリコン膜からな
る下敷膜6が形成されており、フィールド酸化膜2表面
および下敷膜6表面に絶縁膜7が形成されている。絶縁
膜7表面に、ポリシリコン膜からなる溶断部32cと、
この両端に連なる端子部31a、31bとから構成され
るヒユーズ部32が形成されている。そして、この溶断
部32cは、現在の1μm前後の写真製版技術によって
フィールド酸化膜2と下敷膜6との段差部に対応して絶
縁膜7に形成された表面段差部70に下敷膜6の一辺に
沿って形成されており、溶断部32cの幅W゛は0.1
〜0.2μmと従来の場合の溶断部30cの幅Wと比べ
て細くなっている。
気ヒユーズの構成と異なる点は以下の点である。すなわ
ち、フィールド酸化膜2表面に多結晶シリコン膜からな
る下敷膜6が形成されており、フィールド酸化膜2表面
および下敷膜6表面に絶縁膜7が形成されている。絶縁
膜7表面に、ポリシリコン膜からなる溶断部32cと、
この両端に連なる端子部31a、31bとから構成され
るヒユーズ部32が形成されている。そして、この溶断
部32cは、現在の1μm前後の写真製版技術によって
フィールド酸化膜2と下敷膜6との段差部に対応して絶
縁膜7に形成された表面段差部70に下敷膜6の一辺に
沿って形成されており、溶断部32cの幅W゛は0.1
〜0.2μmと従来の場合の溶断部30cの幅Wと比べ
て細くなっている。
第2A図および第2B図〜第4A図および第4B図は、
MOSダイナミックRAMにおいて冗長回路に用いられ
る冗長回路用電気ヒユーズの製造方法を示す工程平面図
および断面図であり、第2B図は第2A図のX−X−線
断面図、第3B図は第3A図のX−X−線断面図、第4
B図は第4A図のX−X−線断面図である。
MOSダイナミックRAMにおいて冗長回路に用いられ
る冗長回路用電気ヒユーズの製造方法を示す工程平面図
および断面図であり、第2B図は第2A図のX−X−線
断面図、第3B図は第3A図のX−X−線断面図、第4
B図は第4A図のX−X−線断面図である。
この製造方法について説明すると、まず、シリコン基板
1表面にフィールド酸化膜2を形成する。
1表面にフィールド酸化膜2を形成する。
次に、フィールド酸化膜2表面に第1多結晶シリコン膜
を形成し、この第1多結晶シリコン膜をパターニングし
て下敷膜6を形成する。次に、フィールド酸化膜2表面
および下敷膜6表面に絶縁膜7を形成する。このとき、
フィールド酸化膜2と下敷膜6との段差部に対応して絶
縁膜7に下敷膜6の一辺に沿って表面段差部70が形成
される。
を形成し、この第1多結晶シリコン膜をパターニングし
て下敷膜6を形成する。次に、フィールド酸化膜2表面
および下敷膜6表面に絶縁膜7を形成する。このとき、
フィールド酸化膜2と下敷膜6との段差部に対応して絶
縁膜7に下敷膜6の一辺に沿って表面段差部70が形成
される。
次に、絶縁膜7表面にヒユーズ材料である第2多結晶シ
リコン膜を形成し、この第2多結晶シリコン膜をバター
ニングして、溶断部を形成するための領域31cと端子
部31a、31bから構成される膜パターン31を形成
する。このとき、領域31cを表面段差部70を覆うよ
うに形成し、領域31cの約半分が下敷膜6上に形成さ
れるようにする。ここで、下敷膜6と領域31cとは絶
縁膜7によって電気的に絶縁されている(第2A図。
リコン膜を形成し、この第2多結晶シリコン膜をバター
ニングして、溶断部を形成するための領域31cと端子
部31a、31bから構成される膜パターン31を形成
する。このとき、領域31cを表面段差部70を覆うよ
うに形成し、領域31cの約半分が下敷膜6上に形成さ
れるようにする。ここで、下敷膜6と領域31cとは絶
縁膜7によって電気的に絶縁されている(第2A図。
第2B図)。次に、全表面に写真製版用のレジスト8を
塗布する。次に、領域31cとその側部の領域を露出す
るようにレジスト8を選択的に除去して開口部80を形
成する(第3A図、第3B図)。次に、レジスト8をマ
クとして領域31cをRI E (Reactlve
Jon Etching :反応性イオンエツチング)
の技術によってエツチングすると、表面段差部70に下
敷膜6の一辺に沿って領域31cの一部がいわゆるサイ
ドウオール(side wall )として残り溶断部
32cが形成される。このようにして、絶縁膜7表面に
サイドウオールからなる溶断部32cと、端子部3ia
、31bから構成されるヒユーズ部32が形成される。
塗布する。次に、領域31cとその側部の領域を露出す
るようにレジスト8を選択的に除去して開口部80を形
成する(第3A図、第3B図)。次に、レジスト8をマ
クとして領域31cをRI E (Reactlve
Jon Etching :反応性イオンエツチング)
の技術によってエツチングすると、表面段差部70に下
敷膜6の一辺に沿って領域31cの一部がいわゆるサイ
ドウオール(side wall )として残り溶断部
32cが形成される。このようにして、絶縁膜7表面に
サイドウオールからなる溶断部32cと、端子部3ia
、31bから構成されるヒユーズ部32が形成される。
このサイドウオールからなる溶断部32cの幅W゛は第
1および第2多結晶シリコン膜の膜厚ならびに絶縁膜7
の膜厚などで制御され、この幅W′を現在の1μm前後
の写真製版技術によって容易に0. 1〜0、 2μm
とすることができる(場合によっては2μm前後の写真
製版技術でもこれが可能である)(第4A図、第4B図
)。このため、ヒユーズ溶断時に印加する電源VPPの
レベルおよび制御りロック信号φのレベルを5v程度に
抑えることができ、低電圧で容易にかつ確実に溶断てき
る冗長回路用電気ヒユーズを得ることができる。
1および第2多結晶シリコン膜の膜厚ならびに絶縁膜7
の膜厚などで制御され、この幅W′を現在の1μm前後
の写真製版技術によって容易に0. 1〜0、 2μm
とすることができる(場合によっては2μm前後の写真
製版技術でもこれが可能である)(第4A図、第4B図
)。このため、ヒユーズ溶断時に印加する電源VPPの
レベルおよび制御りロック信号φのレベルを5v程度に
抑えることができ、低電圧で容易にかつ確実に溶断てき
る冗長回路用電気ヒユーズを得ることができる。
なお、上記実施例では、下敷膜が多結晶シリコン膜から
なる場合について示したが、この下敷膜を絶縁膜で形成
するようにしてもよい。
なる場合について示したが、この下敷膜を絶縁膜で形成
するようにしてもよい。
また、上記実施例では、ヒユーズ材料が多結晶シリコン
膜である場合について示したが、ヒユーズ材料としてア
ルミなどの金属膜を用いるようにしてもよい。
膜である場合について示したが、ヒユーズ材料としてア
ルミなどの金属膜を用いるようにしてもよい。
また、上記実施例では、MOSダイナミックRAMの冗
長回路用電気ヒユーズについて示したが、この発明は、
MOSスタティックRAMやROMなどの他の半導体メ
モリの冗長回路用電気ヒユーズに適用することができる
。
長回路用電気ヒユーズについて示したが、この発明は、
MOSスタティックRAMやROMなどの他の半導体メ
モリの冗長回路用電気ヒユーズに適用することができる
。
[発明の効果]
以上のようにこの発明によれば、RIEの技術によって
ヒユーズ材料のサイドウオールを形成し、これをヒユー
ズ部の溶断部とするので、溶断部の幅を0.1〜0.2
μm程度と細くすることができ、低電圧で容易にかつ確
実に溶断できる冗長回路用電気ヒユーズを得ることがで
きる。
ヒユーズ材料のサイドウオールを形成し、これをヒユー
ズ部の溶断部とするので、溶断部の幅を0.1〜0.2
μm程度と細くすることができ、低電圧で容易にかつ確
実に溶断できる冗長回路用電気ヒユーズを得ることがで
きる。
第1A図および第1B図は、この発明の実施例である冗
長回路用電気ヒユーズの構造を示す平面図および断面図
である。 第2A図および第2B図〜第4A図および第4B図は、
第1A図および第1B図の冗長回路用電気ヒユーズの製
造方法を示す工程平面図および断面図である。 第5A図および第5B図は、従来の冗長回路用電気ヒユ
ーズの構造を示す平面図および断面図である。 第6図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。 図において、1はシリコン基板、2はフィールド酸化膜
、4a、4bはアルミ配線、5a、5bはコンタクト、
32はヒユーズ部、31a、31bは端子部、32cは
溶断部、6は下敷膜、7は絶縁膜、70は表面段差部で
ある。 なお、各図中同一符号は同一または相当部分を示す。
長回路用電気ヒユーズの構造を示す平面図および断面図
である。 第2A図および第2B図〜第4A図および第4B図は、
第1A図および第1B図の冗長回路用電気ヒユーズの製
造方法を示す工程平面図および断面図である。 第5A図および第5B図は、従来の冗長回路用電気ヒユ
ーズの構造を示す平面図および断面図である。 第6図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。 図において、1はシリコン基板、2はフィールド酸化膜
、4a、4bはアルミ配線、5a、5bはコンタクト、
32はヒユーズ部、31a、31bは端子部、32cは
溶断部、6は下敷膜、7は絶縁膜、70は表面段差部で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- (1)半導体メモリにおいて不良メモリセルと冗長メモ
リセルとを置換するための冗長回路に用いられる冗長回
路用電気ヒューズに関するものであって、 シリコン基板と、 前記シリコン基板表面に形成される第1絶縁膜と、 前記第1絶縁膜表面に形成される下敷膜と、前記第1絶
縁膜表面および前記下敷膜表面に形成される第2絶縁膜
と、 前記第1絶縁膜と前記下敷膜との段差部に対応して前記
第2絶縁膜に形成される表面段差部に前記下敷膜の辺に
沿って形成されるヒューズ材料とを備えた冗長回路用電
気ヒューズ。 - (2)前記下敷膜は多結晶シリコン膜である特許請求の
範囲第1項記載の冗長回路用電気ヒューズ。 - (3)前記下敷膜は絶縁膜である特許請求範囲第1項記
載の冗長回路用電気ヒューズ。 - (4)前記ヒューズ材料は多結晶シリコン膜である特許
請求の範囲第1項ないし第3項のいずれかに記載の冗長
回路用電気ヒューズ。 - (5)前記ヒューズ材料は金属膜である特許請求の範囲
第1項ないし第3項のいずれかに記載の冗長回路用電気
ヒューズ。
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JP61287331A JPS63140550A (ja) | 1986-12-01 | 1986-12-01 | 冗長回路用電気ヒユ−ズ |
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