JP2013012674A - 半導体チップの製造方法、回路実装体及びその製造方法 - Google Patents
半導体チップの製造方法、回路実装体及びその製造方法 Download PDFInfo
- Publication number
- JP2013012674A JP2013012674A JP2011145806A JP2011145806A JP2013012674A JP 2013012674 A JP2013012674 A JP 2013012674A JP 2011145806 A JP2011145806 A JP 2011145806A JP 2011145806 A JP2011145806 A JP 2011145806A JP 2013012674 A JP2013012674 A JP 2013012674A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- manufacturing
- outer edge
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
- H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Dicing (AREA)
Abstract
【解決手段】半導体チップ1が、チップ本体11及び電極21を備える。チップ本体11は、一方の面12と、他方の面13と、一方の面12の外縁と他方の面13の外縁とを結ぶ周側面14と、周側面14に凹設され、一方の面12から他方の面13にかけて延びた溝18と、を有する。電極21が溝18に埋め込まれている。チップ本体11の一方の面12又は他方の面13がプリント配線板51の表面52に向いて、電極21がパッド54に近接するよう半導体チップ1がプリント配線板51の表面52に搭載され、ろう材55がチップ本体11の周側面14の外側においてパッド54及び電極21に接合されている。
【選択図】図1
Description
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法である。
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法である。
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体である。
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法である。
図1は、半導体チップ1の斜視図である。図2は、図1に示されたII−IIに沿った断面を矢印方向に見て示した断面図である。
図3は、プリント回路実装体(printed circuit assembly)50を示した斜視図である。図4は、プリント回路実装体50を分解して示した分解斜視図である。図5は、図3に示されたIII−IIIに沿った断面を矢印方向に見て示した断面図である。図6〜図9は、変形例に係るIII−III断面図である。
半導体チップ1について説明する。
図10は、半導体ウエハ111の平面図である。図11は、図10のXI−XIに沿った断面を矢印方向に見て示した断面図である。
次に、図16に示すように、メッキ法によってビアホール118内に導体121を成長させることで、ビアホール118内に導体121を埋め込む。前の工程で形成したビアホール118が貫通孔である場合には、ビアホール118内に導体121を埋め込むことによって、導体121が半導体ウエハ111の一方の面112から他方の面113に貫通し、貫通導体(導体121)が形成される。なお、金属ナノペーストをビアホール118内に注入して、その金属ナノペーストを硬化することで、ビアホール118内に導体121を埋め込んでもよい。
上述の半導体チップの製造方法(1)では、ダイサーを用いて半導体ウエハ111を複数の個片体101に細分割した後に、個片体101の枠状縁部分(チップ領域Aよりも外側の部分)を切断又は研削により除去した。それに対して、製造方法(2)では、図20に示すように、ダイサーによって半導体ウエハ111及び導体121をチップ領域Aの外縁に重なった格子線G2に沿って切断することによって、半導体ウエハ111を直接的に複数の半導体チップ1に細分割する。勿論、導体121は半分に切断される。
半導体ウエハ111から直接的に複数の半導体チップ1を切り出したから、この製造方法(2)は上述の製造方法(1)よりも工程数が少ない。
上述の半導体チップの製造方法(1)では、格子線G1の各マス目C内にあるチップ領域Aの外縁に沿って複数のビアホール118を配列するように、複数のビアホール118をチップ領域Aの外縁に形成した。それに対して、図21に示すように、複数のビアホール118を格子線G1に沿って配列するように、複数のビアホール118を格子線G1上に形成してもよい。この際、格子線G1がこれらビアホール118の中心を通るようにする。従って、マス目Cがチップ領域となる。
製造方法(3)によって細分割された半導体チップ1と、製造方法(1),(2)によって半導体チップ1のサイズが同じであれば、半導体ウエハ111から取り出せる半導体チップ1の数は、製造方法(3)の方が製造方法(1),(2)よりも多い。
プリント回路実装体50の製造方法について説明する。
まず、図24に示すように、チップ本体11の一方の面12又は他方の面13をプリント配線板51の一方の面52に向けて、チップ本体11とプリント配線板51を互いに近づける。こうして、チップ本体11をプリント配線板51の一方の面52のうち複数のパッド54の内側に搭載する。この際、チップ本体11とプリント配線板51を接着材によって接着してもよいし、接着材を用いなくてもよい。
図25に示すように、2つの半導体チップ1がスタックされている。上の半導体チップ1の電極21と下の半導体チップ1の電極21が重なっている。ろう材55は、上の半導体チップ1の電極21の側面24にも、下の半導体チップ1の側面24にも接合されている。
上述の説明では、配線板がプリント配線板51であった。プリント配線板51をインターポーザー基板に代えてもよい。勿論、プリント配線板51と同様に、インターポーザ基板の内部や表面には配線が設けられ、インターポーザー基板の表面にパッドが形成されている。インターポーザー基板の両面のうち半導体チップ1が実装された面上に封止層が積み重ねられ、半導体チップ1及びろう材55が封止層に埋め込まれている。但し、封止層を省略し、半導体チップ1が露出していてもよい。
本発明の実施の形態やその変形例は、以下のような効果を奏する。
(1) ろう材55は、チップ本体11の一方の面12とプリント配線板51の一方の面52の間に挟まれているわけではない。つまり、ろう材55は、チップ本体11の周側面14の外側において電極21の側面24とパッド54に接合されている。そのため、実装高さはチップ本体11の厚み程度であり、本実施形態の実装方式は低背実装に適している。
(2) 図5、図7〜図9に示すように、接着材層56がチップ本体11の一方の面12とプリント配線板51の一方の面52に存在する場合、実装強度が高い。
(3) 接着材層56の有無に関わらず、チップ本体11がプリント配線板51の一方の面52に載せられて、チップ本体11が複数のろう材55によって囲われているから、実装強度が高い。
(4) ろう材55とパッド54の接合面と、ろう材55と電極21の接合面が平行ではなく、略垂直である。そのため、それら接合面に同じような剪断荷重が掛からない。例えば、プリント配線板51の一方の面52に沿う方向の荷重がチップ本体11に掛かった場合、ろう材55とパッド54の接合面には剪断力が掛かるが、ろう材55と電極21の接合面には剪断力が掛からない。よって、半田55の強度が高い。
(5) 本実施形態や変形例に係る実装方式は、ワイヤボンディング方式よりも実装エリアがせまい。本実施形態や変形例に係る実装方式は、高密度実装に適している。
(6) 電極21の側面24がチップ本体11の周側面14に揃っているから、ろう材55が横方向に大きく盛り上がらない。そのため、実装エリアが広がることを抑えられる。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
<請求項1>
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。
<請求項2>
前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。
<請求項3>
前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。
<請求項4>
集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。
<請求項5>
前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項4に記載の半導体チップの製造方法。
<請求項6>
前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項4に記載の半導体チップの製造方法。
<請求項7>
一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。
<請求項8>
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項7に記載の回路実装体。
<請求項9>
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項7又は8に記載の回路実装体。
<請求項10>
前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項7から9の何れか一項に記載の回路実装体。
<請求項11>
一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。
<請求項12>
前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項11に記載の回路実装体の製造方法。
<請求項13>
前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項11又は12に記載の回路実装体の製造方法。
<請求項14>
前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項11から13の何れか一項に記載の回路実装体の製造方法。
11 チップ本体
12 チップ本体の一方の面
13 チップ本体の他方の面
14 チップ本体の周側面
18 チップ本体の溝
21 電極
24 電極の側面
50 プリント回路実装体
51 配線板
52 配線板の一方の面
54 パッド
55 ろう材(導電材)
56 接着材層
111 半導体ウエハ
121 導体(貫通導体)
A チップ領域
G1 格子線
G2 格子線
Claims (14)
- 集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、
前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。 - 前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。
- 前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。
- 集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、
前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、
前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。 - 前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項4に記載の半導体チップの製造方法。
- 前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項4に記載の半導体チップの製造方法。
- 一方の面にパッドが形成された配線板と、
前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、
前記パッド上に形成された導電材と、
を備え、
前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。 - 前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項7に記載の回路実装体。 - 前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項7又は8に記載の回路実装体。
- 前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項7から9の何れか一項に記載の回路実装体。
- 一方の面にパッドが形成された配線板の前記一方の面上に、
側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、
前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。 - 前記電極の一つの面は前記半導体チップの前記側面と面一であり、
前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項11に記載の回路実装体の製造方法。 - 前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項11又は12に記載の回路実装体の製造方法。
- 前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項11から13の何れか一項に記載の回路実装体の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145806A JP5803345B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体チップの製造方法、回路実装体及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011145806A JP5803345B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体チップの製造方法、回路実装体及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013012674A true JP2013012674A (ja) | 2013-01-17 |
JP5803345B2 JP5803345B2 (ja) | 2015-11-04 |
Family
ID=47686292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011145806A Expired - Fee Related JP5803345B2 (ja) | 2011-06-30 | 2011-06-30 | 半導体チップの製造方法、回路実装体及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5803345B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9812990B1 (en) | 2016-09-26 | 2017-11-07 | Rockwell Automation Technologies, Inc. | Spare on demand power cells for modular multilevel power converter |
US10158299B1 (en) | 2018-04-18 | 2018-12-18 | Rockwell Automation Technologies, Inc. | Common voltage reduction for active front end drives |
US10305368B2 (en) | 2012-08-13 | 2019-05-28 | Rockwell Automation Technologies, Inc. | Method and apparatus for bypassing Cascaded H-Bridge (CHB) power cells and power sub cell for multilevel inverter |
US11211879B2 (en) | 2019-09-23 | 2021-12-28 | Rockwell Automation Technologies, Inc. | Capacitor size reduction and lifetime extension for cascaded H-bridge drives |
US11342878B1 (en) | 2021-04-09 | 2022-05-24 | Rockwell Automation Technologies, Inc. | Regenerative medium voltage drive (Cascaded H Bridge) with reduced number of sensors |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243900A (ja) * | 1999-02-23 | 2000-09-08 | Rohm Co Ltd | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
JP2002198463A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | チップサイズパッケージおよびその製造方法 |
JP2003188263A (ja) * | 2001-12-17 | 2003-07-04 | Sharp Corp | 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ |
-
2011
- 2011-06-30 JP JP2011145806A patent/JP5803345B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243900A (ja) * | 1999-02-23 | 2000-09-08 | Rohm Co Ltd | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
JP2002198463A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | チップサイズパッケージおよびその製造方法 |
JP2003188263A (ja) * | 2001-12-17 | 2003-07-04 | Sharp Corp | 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10305368B2 (en) | 2012-08-13 | 2019-05-28 | Rockwell Automation Technologies, Inc. | Method and apparatus for bypassing Cascaded H-Bridge (CHB) power cells and power sub cell for multilevel inverter |
US9812990B1 (en) | 2016-09-26 | 2017-11-07 | Rockwell Automation Technologies, Inc. | Spare on demand power cells for modular multilevel power converter |
US10158299B1 (en) | 2018-04-18 | 2018-12-18 | Rockwell Automation Technologies, Inc. | Common voltage reduction for active front end drives |
US11211879B2 (en) | 2019-09-23 | 2021-12-28 | Rockwell Automation Technologies, Inc. | Capacitor size reduction and lifetime extension for cascaded H-bridge drives |
US11342878B1 (en) | 2021-04-09 | 2022-05-24 | Rockwell Automation Technologies, Inc. | Regenerative medium voltage drive (Cascaded H Bridge) with reduced number of sensors |
Also Published As
Publication number | Publication date |
---|---|
JP5803345B2 (ja) | 2015-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10431556B2 (en) | Semiconductor device including semiconductor chips mounted over both surfaces of substrate | |
TWI413223B (zh) | 嵌埋有半導體元件之封裝基板及其製法 | |
JP2008159956A (ja) | 電子部品内蔵基板 | |
WO2014175133A1 (ja) | 半導体装置及びその製造方法 | |
JP2009278064A (ja) | 半導体装置とその製造方法 | |
JP5803345B2 (ja) | 半導体チップの製造方法、回路実装体及びその製造方法 | |
CN107039387B (zh) | 引线框架、半导体装置及引线框架的制造方法 | |
JP2007042762A (ja) | 半導体装置およびその実装体 | |
TW201618267A (zh) | 堆疊的半導體封裝以及其之製造方法 | |
TWI506758B (zh) | 層疊封裝結構及其製作方法 | |
JP2016082156A (ja) | 電子モジュール、電子モジュールの製造方法 | |
JP3695458B2 (ja) | 半導体装置、回路基板並びに電子機器 | |
TW201507097A (zh) | 半導體晶片及具有半導體晶片之半導體裝置 | |
JP4737995B2 (ja) | 半導体装置 | |
JP2005123463A (ja) | 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器 | |
JP4324773B2 (ja) | 半導体装置の製造方法 | |
JP2015216219A (ja) | 半導体装置 | |
JP2012227320A (ja) | 半導体装置 | |
JP2011035269A (ja) | 半導体装置及びその製造方法 | |
JP2008311508A (ja) | 電子部品パッケージおよびその製造方法 | |
JP4619104B2 (ja) | 半導体装置 | |
JP2003174113A (ja) | 半導体装置およびその製造方法ならびに電子回路装置 | |
JP4117480B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2005217069A (ja) | 半導体装置 | |
JP2007005415A (ja) | 多層配線基板および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150804 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150817 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5803345 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |