JP2013012106A - Control system and memory control method for control system - Google Patents
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Abstract
Description
本発明は、制御システムおよび制御システムのメモリ制御方法に関する。 The present invention relates to a control system and a memory control method for the control system.
プラント制御システムでは、プログラマブルロジックコントローラ（以降、ＰＬＣ：Programmable Logic Controller）や、分散制御システム（以降、ＤＣＳ：Distributed Control System）を用いて、デジタル入力／出力装置，アナログ入力／出力装置、及びさらに特殊な入出力装置を用いて、プラントを制御する。 In a plant control system, a digital input / output device, an analog input / output device, and a special type using a programmable logic controller (hereinafter, PLC: Programmable Logic Controller) and a distributed control system (hereinafter, DCS: Distributed Control System) are used. The plant is controlled using a simple input / output device.
プラントは、発電機制御，鉄鋼制御，水道監視等、多種多様であり、ＰＬＣ，ＤＣＳの中央制御装置には、その様々な用途に応じた入出力装置が接続される。そして、その接続形態や入出力装置の種別、及び転送データ自体の種別は、構成情報として、システム立上や運用時において最も重要な情報の１つとして扱われ、中央制御装置は、当該構成情報を基に、各入出力装置との制御通信を実施する。 There are various types of plants such as generator control, steel control, and water monitoring, and input / output devices corresponding to various applications are connected to the central controller of PLC and DCS. The connection form, the type of input / output device, and the type of transfer data itself are treated as configuration information as one of the most important information at the time of system start-up and operation. Based on the above, control communication with each input / output device is performed.
ここで、上記のような制御システムにおいて、入出力装置と中央制御装置との間でデータ通信を行う技術として、例えば特許文献１に記載の技術がある。この特許文献１では、マスタユニットに設けられた通信用バッファに入出力装置等の各特殊機能ユニットを割付ける際に、特殊ユニットのバッファメモリ構成をマスタユニットに写像して割付け、特殊機能ユニットごとに割付けられたバッファメモリ内の領域を使って制御通信を行う技術が開示されている。 Here, in the control system as described above, for example, there is a technique described in Patent Document 1 as a technique for performing data communication between the input / output device and the central control device. In this patent document 1, when allocating each special function unit such as an input / output device to the communication buffer provided in the master unit, the buffer memory configuration of the special unit is mapped to the master unit and assigned. A technique for performing control communication using an area in a buffer memory allocated to the above is disclosed.
前述のような制御システムにおいて、各中央制御装置が入出力装置と制御通信を行うためには、前記入出力装置内に例えばモデム等の通信末端機能を実装する必要がある。しかしながら、各入出力装置の種別ごとに通信末端機能を個別に用意することは、コスト増大につながるため、通信末端機能を含んだ入出力装置のコア部分を、ＬＳＩ等で集積し、この集積回路を、各入出力装置に共通する部品とすることで、入出力装置のコストを抑えることが考えられる。 In the control system as described above, in order for each central control device to perform control communication with the input / output device, it is necessary to mount a communication terminal function such as a modem in the input / output device. However, preparing the communication end function individually for each type of each input / output device leads to an increase in cost. Therefore, the core portion of the input / output device including the communication end function is integrated with an LSI or the like. It is conceivable to reduce the cost of the input / output device by using a common part for each input / output device.
しかし、複数種の入出力装置でレジスタ等の集積回路を共通化した場合には、入出力に必要なレジスタが入出力装置の種類ごとに異なるため、特許文献１のように入出力装置のレジスタ構成をそのまま中央制御装置へ割付けると、実際には使用しない入出力に使用しないレジスタも割付けられてしまい、メモリの使用効率が悪くなるという課題がある。また、入出力装置との通信の際は、入出力には使用しない冗長なレジスタ領域も含めてバースト転送をしなければならず、この冗長なデータ転送によって転送効率が悪くなるという課題がある。 However, when an integrated circuit such as a register is shared by a plurality of types of input / output devices, the registers required for input / output differ depending on the type of the input / output device. If the configuration is assigned to the central control unit as it is, registers that are not actually used for input / output are also assigned, which causes a problem that the use efficiency of the memory deteriorates. Further, when communicating with an input / output device, burst transfer must be performed including redundant register areas not used for input / output, and there is a problem that transfer efficiency deteriorates due to this redundant data transfer.
本発明は上記課題に鑑み、中央制御装置に複数種類の入出力装置が接続される場合において、入出力装置と中央制御装置間の通信を効率的に行い、制御速度等の運用効率を向上させる制御システムおよび制御システムのメモリ制御方法を提供することを目的とする。 In view of the above problems, the present invention efficiently communicates between an input / output device and the central control device when a plurality of types of input / output devices are connected to the central control device, and improves operational efficiency such as control speed. It is an object to provide a control system and a memory control method of the control system.
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、制御対象を監視制御する中央制御装置と、前記制御対象から入力されたデータを前記中央制御装置へ送信するか、または、前記中央制御装置から受信したデータを前記制御対象へ出力する複数の入出力装置と、を備え、前記複数の入出力装置それぞれは、前記制御対象から入力されたデータ、または、前記制御対象へ出力するデータを一時記憶する一時記憶手段を有する制御システムにおいて、前記複数の入出力装置は、各々の前記一次記憶手段のうち、前記制御対象との間で入力または出力を行うための所定の領域を示す構成情報を記憶する構成情報記憶手段をそれぞれ備え、前記複数の入出力装置は、各々の前記構成情報記憶手段に記憶された前記構成情報が示す領域を選択してデータを読み出すとともに、当該読み出したデータを前記中央制御装置へ送信するか、または、前記中央制御装置からデータを受信するとともに、各々の前記構成情報記憶手段に記憶された前記構成情報が示す領域を選択して当該受信したデータを書き出すことを特徴とする。 In order to solve the above problems, for example, the configuration described in the claims is adopted. The present application includes a plurality of means for solving the above-mentioned problem. To give an example, a central control device that monitors and controls a control target, and whether data input from the control target is transmitted to the central control device. Or a plurality of input / output devices that output data received from the central control device to the control target, each of the plurality of input / output devices being data input from the control target or the control In the control system having temporary storage means for temporarily storing data to be output to the target, the plurality of input / output devices are predetermined for performing input or output between the primary storage means and the control target. Each of the plurality of input / output devices includes configuration information stored in each of the configuration information storage means. The area to be selected is read and the data is read, and the read data is transmitted to the central control apparatus, or the data is received from the central control apparatus and stored in each of the configuration information storage means An area indicated by the configuration information is selected, and the received data is written.
本発明によれば、中央制御装置に複数種類の入出力装置が接続される場合であっても、冗長な処理による制御速度の低下を改善し、プラント等の制御システムの運用の高速化に寄与することができる。 According to the present invention, even when a plurality of types of input / output devices are connected to the central control device, the reduction in control speed due to redundant processing is improved, and the operation of a control system such as a plant is accelerated. can do.
以下、図面を用いて本発明を実施するための形態について説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図１は、本発明の実施例であるプラント制御システムである。図１では、Ｎ台の入出力装置（ノード＃０）１００ａ，入出力装置（ノード＃１）１００ｂ・・・入出力装置（ノード＃Ｎ）１００ｎと、１台の中央制御装置２００があり、当該装置間は、通信回線路００１を介して接続されている。また、各入出力装置１００ａ，入出力装置１００ｂ・・・入出力装置１００ｎは、それぞれの目的に応じたセンサ，アクチュエータ等といった制御対象３００に接続されている。 FIG. 1 shows a plant control system according to an embodiment of the present invention. In FIG. 1, there are N input / output devices (node # 0) 100a, input / output devices (node # 1) 100b... Input / output devices (node #N) 100n, and one central control device 200. The devices are connected via a communication line 001. In addition, each input / output device 100a, input / output device 100b... Input / output device 100n is connected to a control object 300 such as a sensor, an actuator or the like according to each purpose.
入出力装置１００ａは、制御対象３００からデータを入力するｎ個の入出力部（１〜ｎ）１０９ａと、入出力部１０９ａから入力した情報を一時記憶するレジスタ空間１１０ａと、レジスタ空間１１０ａから入出力装置１００ａの入出力に必要なレジスタを選択してデータを出力するマルチプレクサ１０４ａと、マルチプレクサ１０４ａが出力したデータに付するヘッダが格納される応答フレームヘッダバッファ１１２ａと、マルチプレクサ１０４ａが出力したデータにヘッダが付された通信フレームを格納して通信回線路００１へ送信するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）１０５ａと、ＦＩＦＯ１０５ａから通信回線路００１へのデータ送信の開閉を行う送信ポート１０８ａと、中央制御装置２００から通信回線路００１を介して受信した通信フレームが格納されるＦＩＦＯ１０６ａと、受信した通信フレームから抽出されたヘッダが格納される要求フレームヘッダバッファ１１１ａと、通信フレームから抽出された制御コードが格納される制御コードバッファ１０７ａと、受信した通信フレームのヘッダおよび制御コード等に応じて各部を動作させるシーケンサ１０２ａと、入出力装置１００ａの構成情報が記憶されるＲＯＭ１０１ａと、入出力装置１００ａの物理ノード番号を示す例えばロータリスイッチ等のノードＳＷ１０３ａと、から構成される。また、図１中のＡ０，Ｂ０は、Ａ０からＡ０へ信号が経由することを示し、Ｂ０からＢ０へ信号が経由することを示す。 The input / output device 100a includes n input / output units (1 to n) 109a for inputting data from the control target 300, a register space 110a for temporarily storing information input from the input / output unit 109a, and an input from the register space 110a. A multiplexer 104a that selects data necessary for input / output of the output device 100a and outputs data, a response frame header buffer 112a that stores a header attached to data output from the multiplexer 104a, and data output from the multiplexer 104a. A FIFO (First-In First-Out) 105a that stores a communication frame with a header and transmits it to the communication line 001, a transmission port 108a that opens and closes data transmission from the FIFO 105a to the communication line 001, a center Communication line 00 from control device 200 FIFO 106a storing a communication frame received via the request frame, request frame header buffer 111a storing a header extracted from the received communication frame, and control code buffer 107a storing a control code extracted from the communication frame A sequencer 102a that operates each unit according to the received communication frame header, control code, and the like; a ROM 101a that stores configuration information of the input / output device 100a; and a rotary switch that indicates the physical node number of the input / output device 100a Node SW 103a. Further, A0 and B0 in FIG. 1 indicate that a signal passes from A0 to A0, and that a signal passes from B0 to B0.
また、入出力装置１００ｂは、中央制御装置２００から通信回線路００１を介して受信した通信フレームが格納されるＦＩＦＯ１０６ｂと、受信した通信フレームから抽出されたヘッダが格納される要求フレームヘッダバッファ１１１ｂと、通信フレームから抽出された制御コードが格納される制御コードバッファ１０７ｂと、受信した通信フレーム内のデータを入力し振り分けて出力するデマルチプレクサ１０４ｂと、デマルチプレクサ１０４ｂによって選択して振り分けられたデータが一時記憶するレジスタ空間１１０ｂと、レジスタ空間１１０ｂに一時記憶されたデータを入力し制御対象３００へ出力するｎ個の入出力部（１〜ｎ）１０９ｂと、中央制御装置２００への通信フレームを格納して通信回線路００１へ送信するＦＩＦＯ１０５ｂと、ＦＩＦＯ１０６ｂから通信回線路００１へのデータ送信の開閉を行う送信ポート１０８ｂと、中央制御装置２００へ送信する通信フレームのヘッダが格納される応答フレームヘッダバッファ１１２ａと、受信した通信フレームのヘッダおよび制御コード等に応じて各部を動作させるシーケンサ１０２ｂと、入出力装置１００ｂの構成情報が格納されるＲＯＭ１０１ｂと、入出力装置１００ｂの物理ノード番号を示す例えばロータリスイッチ等のノードＳＷ１０３ｂと、から構成される。また、図１中のＡ１，Ｂ１は、Ａ１からＡ１へ信号が経由することを示し、Ｂ１からＢ１へ信号が経由することを示す。 The input / output device 100b also includes a FIFO 106b that stores a communication frame received from the central controller 200 via the communication line 001, and a request frame header buffer 111b that stores a header extracted from the received communication frame. The control code buffer 107b in which the control code extracted from the communication frame is stored, the demultiplexer 104b for inputting, distributing and outputting the data in the received communication frame, and the data selected and distributed by the demultiplexer 104b A register space 110b for temporary storage, n input / output units (1 to n) 109b for inputting data temporarily stored in the register space 110b and outputting the data to the control target 300, and a communication frame to the central control device 200 are stored. FIFO1 to be transmitted to the communication line 001 5b, a transmission port 108b that opens and closes data transmission from the FIFO 106b to the communication line 001, a response frame header buffer 112a that stores a header of a communication frame to be transmitted to the central controller 200, and a header of the received communication frame And a sequencer 102b that operates each unit according to a control code, a ROM 101b that stores configuration information of the input / output device 100b, and a node SW 103b such as a rotary switch that indicates a physical node number of the input / output device 100b. Is done. A1 and B1 in FIG. 1 indicate that a signal passes from A1 to A1, and that a signal passes from B1 to B1.
また、中央制御装置２００は、プラント制御システムの制御ソフトウェアを動作させるＣＰＵ２２０と、ＣＰＵ２２０が認識するアドレスを実際の主メモリアドレスへ変化するアドレス変換回路２０９と、入出力装置１００ａ〜１００ｎの構成情報を示す構成情報テーブルおよび入出力装置１００ａ〜１００ｎのレジスタとの入力または出力データが記憶される主メモリ２１０と、主メモリ２１０にアクセスするメモリアクセスコントローラ２０１と、入出力装置１００ａ〜１００ｎへの通信フレームを格納して通信回線路００１へ送信するＦＩＦＯ２０６と、ＦＩＦＯ２０６から通信回線路００１へのデータ送信の開閉を行う送信ポート２０８と、送信する通信フレームのヘッダが格納される要求フレームヘッダバッファ２０３と、送信する通信フレームの制御コードが格納される制御コードバッファ２０７と、入出力装置１００ａ〜１００ｎから通信回線路００１を介して受信した通信フレームが格納されるＦＩＦＯ２０５と、受信した通信フレームから抽出されたヘッダが格納される応答フレームヘッダバッファ２０４と、各部を動作させるシーケンサ２０２と、から構成される。ここで、主メモリ２１０は中央制御装置２００の内部に設けられても、外部に設けられてもよい。 In addition, the central control device 200 includes configuration information of the CPU 220 that operates the control software of the plant control system, the address conversion circuit 209 that changes the address recognized by the CPU 220 to the actual main memory address, and the input / output devices 100a to 100n. Main memory 210 in which input / output data is stored in a configuration information table and registers of the input / output devices 100a to 100n, a memory access controller 201 that accesses the main memory 210, and a communication frame to the input / output devices 100a to 100n , And a transmission port 208 for opening and closing data transmission from the FIFO 206 to the communication line 001, a request frame header buffer 203 for storing a header of a communication frame to be transmitted, Send A control code buffer 207 storing a control code of a communication frame, a FIFO 205 storing a communication frame received from the input / output devices 100a to 100n via the communication line 001, and a header extracted from the received communication frame A response frame header buffer 204 to be stored and a sequencer 202 for operating each unit are configured. Here, the main memory 210 may be provided inside the central controller 200 or may be provided outside.
このように本実施例では、入出力装置１００ａは制御対象３００の運用状況等を示す監視データが入力される装置として、入出力装置１００ｂは制御対象３００を制御する制御データを出力する装置として用いられる。そのため、入出力装置１００ａと入出力装置１００ｂとは、その機能の差から、レジスタ空間１１０ａ，１１０ｂのうち必要な領域の割付けられ方やマルチプレクサ１０４ａ，デマルチプレクサ１０４ｂの動作等が異なっている。また、入出力装置１００ｎは、入出力装置１００ａまたは入出力装置１００ｂと同様に構成される。 As described above, in this embodiment, the input / output device 100a is used as a device to which monitoring data indicating the operation status of the control target 300 is input, and the input / output device 100b is used as a device that outputs control data for controlling the control target 300. It is done. For this reason, the input / output device 100a and the input / output device 100b differ from each other in terms of their functions in the allocation of necessary areas in the register spaces 110a and 110b, the operations of the multiplexer 104a and the demultiplexer 104b, and the like. The input / output device 100n is configured in the same manner as the input / output device 100a or the input / output device 100b.
また、他の入出力装置の構成として、入出力装置がデータ入力とデータ出力との両方を兼ねるよう設定することもできる。この場合は、レジスタ空間には入力用レジスタと出力用レジスタ両方が定められ、中央制御装置２００の構成情報テーブルには、１つの入出力装置に入力用と出力用の２種類の構成情報が設定される。 Further, as another input / output device configuration, the input / output device can be set to serve both as data input and data output. In this case, both an input register and an output register are defined in the register space, and two types of configuration information for input and output are set in one input / output device in the configuration information table of the central controller 200. Is done.
次に、まず入出力装置１００ａに注目して、プラント制御システムの初期設定について説明する。 Next, focusing on the input / output device 100a, the initial setting of the plant control system will be described.
図２は、電源投入後の入手力装置の初期設定を示すフローチャートである。入出力装置１００ａでは、電源投入されると（Ｓ１０１）、シーケンサ１０２ａが自律的にＲＯＭ１０１ａの内容を読み込む（Ｓ１０２）。ＲＯＭ１０１ａには、入出力装置１００ａの制御に関わる構成情報が登録されており、その中に、レジスタ空間１１０ａのうち入出力装置１００ａが使用するものがレジスタＢ，Ｅ，Ｗであるというレジスタ情報も含まれる。シーケンサ１０２ａは、当該レジスタ情報を、前記入出力装置１００ａにおける必要なレジスタとして認識する（Ｓ１０３）。次に、前記シーケンサ１０２は、前記入出力装置１００の物理ノード番号を識別するため、ノードＳＷ１０３ａから、当該番号情報を読み込み（Ｓ１０４）、自己の初期設定を終了する（Ｓ１０５）。 FIG. 2 is a flowchart showing the initial setting of the available power device after the power is turned on. In the input / output device 100a, when the power is turned on (S101), the sequencer 102a autonomously reads the contents of the ROM 101a (S102). In the ROM 101a, configuration information related to the control of the input / output device 100a is registered, and among them, register information indicating that the register space 110a uses the registers B, E, and W among the register space 110a. included. The sequencer 102a recognizes the register information as a necessary register in the input / output device 100a (S103). Next, the sequencer 102 reads the number information from the node SW 103a in order to identify the physical node number of the input / output device 100 (S104), and ends its initial setting (S105).
同様の初期設定は、入出力装置１００ｂでも行われ、シーケンサ１１２ｂは、レジスタＣ，Ｙを、前記入出力装置１１０ｂにおける必要なレジスタとして認識する。そして、ノードＳＷ１０３ｂから物理ノード番号を取得する。以上の処理は、入出力装置１００ａ，１１０ｂに限らず、Ｎ台すべての入出力装置で同様の処理が行われることは言うまでもない。 Similar initial setting is performed in the input / output device 100b, and the sequencer 112b recognizes the registers C and Y as necessary registers in the input / output device 110b. Then, the physical node number is acquired from the node SW 103b. The above processing is not limited to the input / output devices 100a and 110b, and it goes without saying that the same processing is performed in all N input / output devices.
続いて、中央制御装置２００の初期設定について説明する。 Next, the initial setting of the central controller 200 will be described.
図３は、電源投入後の中央制御装置２００の初期設定を示すフローチャートである。中央制御装置２００では、電源投入されると（Ｓ２０１）、接続されている入出力装置の探索を開始する。本例での探索は、ノード番号＃０から順番に＋１ずつ昇順・総当たりで行い、応答のあったノード番号の入出力装置から構成情報を取得することを想定している。しかし、総当りの探索を使用せず、あらかじめ中央制御装置２００で記憶しているノードのみに限定探索をかけ、構成情報を取得する等といった手法もある。探索では、シーケンサ２００が図１０にて後述する構成情報問合せ要求フレームを通信回線路００１上に送出する（Ｓ２０２）。前記シーケンサ２００は、入出力装置からの応答フレームの受信を確認するとともに（Ｓ２０３）、タイムアウト検出を行う（Ｓ２０４）。タイムアウト規定内に、応答フレームを受信できなければ、エラー処理を行うとともに（Ｓ２０５）、探索を打ち切り、全ノードへの問合せが完了したか判断する（Ｓ２１１）。全ノードへの問合せが終っていなければ、探索するノード番号である構成情報インデックスを１つ増加し、次ノードの探索を続行する（Ｓ２１２）。 FIG. 3 is a flowchart showing the initial setting of the central controller 200 after the power is turned on. When the central controller 200 is turned on (S201), it starts searching for connected input / output devices. It is assumed that the search in this example is performed in ascending order and brute force in increments of +1 sequentially from node number # 0, and configuration information is acquired from the input / output device of the node number that has responded. However, there is also a technique in which a limited search is performed only on nodes stored in advance in the central control device 200 without using a brute force search, and configuration information is acquired. In the search, the sequencer 200 sends a configuration information inquiry request frame, which will be described later with reference to FIG. 10, onto the communication line 001 (S202). The sequencer 200 confirms the reception of the response frame from the input / output device (S203) and performs timeout detection (S204). If a response frame cannot be received within the timeout rule, error processing is performed (S205), the search is terminated, and it is determined whether the inquiry to all nodes is completed (S211). If the inquiry to all the nodes is not completed, the configuration information index that is the node number to be searched is incremented by 1, and the search for the next node is continued (S212).
一方、入出力装置側では、自ノード番号と問い合わせフレームにある宛先ノード番号が一致したら、自身のＲＯＭ情報を応答フレームに載せて中央制御装置２００に送出する。 On the other hand, on the input / output device side, when the own node number matches the destination node number in the inquiry frame, its own ROM information is put on the response frame and sent to the central control device 200.
具体的に、入出力装置１００ａを例にすると、シーケンサ１０２ａは、受信した構成情報問合せ要求フレーム内の宛先ノード番号と、自身がノードＳＷ１０３ａから読み込んだノード番号情報を照合し、一致であることを確認したら、ＲＯＭ１０１ａの内容を、マルチプレクサ１０４ａを介して、応答フレームヘッダの後に続いてＦＩＦＯ１０５ａにセットする。セット完了したら、送信ポート１０８ａを開放し、図１１にて後述する構成情報問合せ応答フレームを中央制御装置２００ａへ送信する、という流れである。問合せ応答フレームでは、問合せ要求フレームに随伴された処理識別番号をそのままループバックする。これは、要求フレームと応答フレームのひもづけを保証するためである。これにより、要求フレームに対応しないエラー応答を検知して、誤設定を防ぐことができる。 Specifically, taking the input / output device 100a as an example, the sequencer 102a collates the destination node number in the received configuration information inquiry request frame with the node number information read from the node SW 103a, and confirms that they match. After confirmation, the contents of the ROM 101a are set in the FIFO 105a following the response frame header via the multiplexer 104a. When the setting is completed, the transmission port 108a is opened, and a configuration information inquiry response frame described later with reference to FIG. 11 is transmitted to the central control device 200a. In the inquiry response frame, the process identification number associated with the inquiry request frame is looped back as it is. This is to guarantee the connection between the request frame and the response frame. Thereby, it is possible to detect an error response that does not correspond to the request frame and prevent erroneous setting.
中央制御装置２００は、タイムアウト規定内に入出力装置からの応答フレームを受信したら、シーケンサ２０２が直ちに、フレーム内容から当該フレームの送信元ノード番号と問合せフレーム発行時の宛先ノード番号とが一致していることを確認する（Ｓ２０６）。さらに、処理識別番号についても同様に一致であることを確認する（Ｓ２０７）。一致していたならば、シーケンサ２０２は、当該ノード番号の入出力装置の構成情報の解析、及び構成制御処理を実施し（Ｓ２０８）、一致していなければエラー処理を行う（Ｓ２０５）。 When the central controller 200 receives the response frame from the input / output device within the time-out rule, the sequencer 202 immediately matches the transmission source node number of the frame with the destination node number when the inquiry frame is issued from the frame contents. (S206). Further, it is confirmed that the process identification numbers are also identical (S207). If they match, the sequencer 202 analyzes the configuration information of the input / output device of the node number and performs configuration control processing (S208), and if they do not match, performs error processing (S205).
ここで、応答フレームの具体例として、入出力装置１００ａから応答があった場合を例にして説明する。応答フレーム内には、前記入出力装置１００ａにおける制御に関わる構成情報の１つに、転送するＢ，Ｅ，Ｗのレジスタの数（サイズ）が“３”という情報が格納されている。この情報を基にし、シーケンサ２０２は、前記入出力装置１００ａのノード専用にレジスタサイズ分の主メモリ２１０のメモリエリアを確保するため、当該主メモリ２１０のヘッダアドレスとエンドアドレスを設定する。 Here, as a specific example of the response frame, a case where there is a response from the input / output device 100a will be described as an example. In the response frame, information that the number (size) of the B, E, and W registers to be transferred is “3” is stored as one piece of configuration information related to control in the input / output device 100a. Based on this information, the sequencer 202 sets the header address and end address of the main memory 210 in order to secure a memory area of the main memory 210 corresponding to the register size exclusively for the node of the input / output device 100a.
本例において、前記入出力装置１００ａは探索対象の最初ノードであるため、ヘッダアドレスは主メモリ２１０内のノード別入出力制御エリア２１２の先頭アドレスである０ｘ００５８とする。エンドアドレスは、前記構成情報内の転送サイズからレジスタ３つ分のエリアを確保しなくてはならないので、０ｘ００６０となる。尚、本例では、メモリアドレスをバイト換算し、レジスタ一個あたりは、４バイト使用するものとする。 In this example, since the input / output device 100a is the first node to be searched, the header address is 0x0058, which is the head address of the node-specific input / output control area 212 in the main memory 210. The end address is 0x0060 because an area for three registers must be secured from the transfer size in the configuration information. In this example, the memory address is converted into bytes, and 4 bytes are used for each register.
シーケンサ２０２は、後述する図８の通り、主メモリ２１０の構成情報テーブルの記憶領域に当該ヘッダアドレス，エンドアドレスを、構成情報テーブル２１１のノード別に割り当てられたアドレスにセットし（Ｓ２０９）、応答フレームで転送された構成情報と合わせて０ｘ００００〜０ｘ０００Ｆに登録、更新する（Ｓ２１０）。 The sequencer 202 sets the header address and end address in the storage area of the configuration information table in the main memory 210 to the addresses assigned for each node in the configuration information table 211 as shown in FIG. 8 (described later) (S209). Are registered and updated in 0x0000 to 0x000F together with the configuration information transferred in (S210).
また、例えばノードの入出力装置１００ｂから応答があった場合には、転送に必要なレジスタが、Ｃ，Ｙの２個であるため、応答フレーム内の構成情報には、レジスタサイズが“２”で格納されている。シーケンサ２０２は、前ノードの入出力装置１００ａのエンドアドレスの次のアドレス０ｘ００６４を、前記入出力装置１１０のヘッダアドレスとして設定する（Ｓ２０９）。エンドアドレスは、先述の前記入出力装置１００と同様に、レジスタ２つ分のエリアを確保するため、０ｘ００６８となる。そして、シーケンサ２０２は、前記入出力装置１００ａと同様に、これらヘッダアドレスとエンドアドレス、及び応答フレーム内の構成情報を、構成情報テーブル２１１のノード別に割り当てられたアドレス０ｘ００１０〜０ｘ００１Ｆに登録、更新する（Ｓ２１０）。 For example, when there is a response from the input / output device 100b of the node, there are two registers C and Y necessary for transfer, and therefore the register size is “2” in the configuration information in the response frame. Is stored in. The sequencer 202 sets the address 0x0064 next to the end address of the input / output device 100a of the previous node as the header address of the input / output device 110 (S209). The end address is 0x0068 in order to secure an area for two registers, as in the input / output device 100 described above. Then, the sequencer 202 registers and updates the header address, the end address, and the configuration information in the response frame at addresses 0x0010 to 0x001F assigned to each node of the configuration information table 211, similarly to the input / output device 100a. (S210).
尚、本例における構成情報テーブル２１１のノード別に割り当てられたアドレスとは、主メモリ２１０のアドレス＝ノード番号×８と定型化し、ノード１つあたりの構成情報は、８バイトとしているが、本発明では、当該テーブルの割当て方法，サイズ等については特に制限はない。 The address assigned to each node in the configuration information table 211 in this example is standardized as the address of the main memory 210 = node number × 8, and the configuration information per node is 8 bytes. The table allocation method, size, etc. are not particularly limited.
シーケンサ２０２は、全ノードへの問い合わせが完了したか判断し（Ｓ２１１）、完了していなければ、構成情報インデックス（＝ノード番号）を１つ増加して（Ｓ２１２）、構成情報問合せフレームを送出する（Ｓ２０２）。全ノードへの問合せが完了していれば、初期設定を終了する（Ｓ２１３）。 The sequencer 202 determines whether inquiries to all the nodes have been completed (S211). If not completed, the sequencer 202 increments the configuration information index (= node number) by 1 (S212) and sends a configuration information inquiry frame. (S202). If the inquiry to all nodes has been completed, the initial setting is terminated (S213).
このように、シーケンサ２０２は、入出力装置の探索と、探索の結果、得られた構成情報から構成情報テーブルを生成するまでの処理を、全ノード数分実施し、当該プラント制御システムにおけるシステム初期設定を完了する。 In this way, the sequencer 202 performs the search for the input / output devices and the processing until the configuration information table is generated from the configuration information obtained as a result of the search, for all the nodes, and the system initial in the plant control system Complete the configuration.
続いて、入力制御情報読み出しにおける中央制御装置２００の制御運転について説明する。 Next, the control operation of the central controller 200 in reading input control information will be described.
図４は、入力制御情報読み出しにおける制御運転について、中央制御装置２００から入出力制御装置１００ａに対する一連の処理を示す図である。中央制御装置２００のシーケンサ２０２は、ＣＰＵ２２０（制御ソフトウェア）の制御通信起動指示を受けて（Ｓ３０１）、制御運転を開始する。 FIG. 4 is a diagram illustrating a series of processes from the central control device 200 to the input / output control device 100a in the control operation in reading the input control information. The sequencer 202 of the central controller 200 receives a control communication activation instruction from the CPU 220 (control software) (S301), and starts a control operation.
まず、シーケンサ２０２は、主メモリ２１０の構成情報テーブル２１１をノード番号の若い順番（＃０〜）から探索、読み出し（Ｓ３０２），入出力装置の有無の確認処理を行う（Ｓ３０３）。当該ノード番号が存在しなかったら、シーケンサ２０２は、構成情報テーブルのインデックス番号を１つ増加し（Ｓ３２２）、次ノードの構成情報テーブル読み出しを実施する。存在しなかった場合は、制御通信停止の指示があるまで前記処理を繰り返し実施する（Ｓ３２３）。 First, the sequencer 202 searches and reads the configuration information table 211 in the main memory 210 from the node numbers in ascending order (# 0) (S302), and performs processing for confirming the presence / absence of an input / output device (S303). If the node number does not exist, the sequencer 202 increments the index number of the configuration information table by 1 (S322), and reads the configuration information table of the next node. If it does not exist, the above process is repeated until an instruction to stop control communication is given (S323).
当該ノード番号が存在したら、シーケンサ２０２は、要求フレームヘッダバッファ２０３を介して、要求フレームヘッダの内容を、ＦＩＦＯ２０６にセットする（Ｓ３０４）。尚、要求フレームヘッダには、送信元ノード番号（中央制御装置２００のノード番号）、現時点で構成情報テーブル探索下にある送信先ノード番号（ここでは、入出力装置１００ａのノード番号）、及び、フレームを送信する毎に１つ増加する処理識別番号（初期値は０）が格納されている。 If the node number exists, the sequencer 202 sets the content of the request frame header in the FIFO 206 via the request frame header buffer 203 (S304). The request frame header includes a transmission source node number (node number of the central controller 200), a transmission destination node number currently under the configuration information table search (here, a node number of the input / output device 100a), and Stored is a processing identification number (initial value is 0) which is incremented by 1 every time a frame is transmitted.
続いて、シーケンサ２０２は、指示の種類（読み出し／書き出し。ここで述べる入出力装置１００ａに対しては読み出し指示、入出力装置１００ｂに対しては書き出し指示とする）、転送対象レジスタの先頭呼出し番号（構成情報テーブル上では、常に１（＝先頭）であるが、ＣＰＵ２２０が任意の番号をセットすることも可能）、転送するレジスタのサイズ，転送順番（読み出し指示時のみ。こちらも呼出し番号同様、ＣＰＵ２２０によって、任意の順番をセットすることが可だが、本例における構成情報テーブルとしての初期値は“昇順”とする）といった制御コードを生成し、それらをＦＩＦＯ２０６にセットする（Ｓ３０５）。 Subsequently, the sequencer 202 reads out the type of instruction (read / write. The read instruction is given to the input / output device 100a described here and the write instruction is given to the input / output device 100b), and the head call number of the transfer target register. (Although it is always 1 (= first) on the configuration information table, the CPU 220 can also set an arbitrary number), the size of the register to be transferred, the transfer order (only at the time of reading instruction. The CPU 220 can set an arbitrary order, but generates a control code such as “ascending order” as the configuration information table in this example, and sets them in the FIFO 206 (S305).
続いて、要求が読み出しであるか書き出しであるか判断する（Ｓ３０６）。シーケンサ２０２は、入出力装置１００ａに対しての指示が読み出しであるので、送信ポート２０８を開放し、ＦＩＦＯ２０６にセットされた情報を要求フレームとして通信回線路００１上に送出する（Ｓ３１１）。尚、前記読み出し要求フレームのフォーマットを後述する図１２に示す。 Subsequently, it is determined whether the request is for reading or writing (S306). Since the instruction to the input / output device 100a is read, the sequencer 202 opens the transmission port 208 and sends the information set in the FIFO 206 as a request frame onto the communication line 001 (S311). The format of the read request frame is shown in FIG.
続いて、入出力装置１００ａの制御運転における応答処理について、図５のフローチャートを用いて説明する。入出力装置１００ａでは、先述の要求フレームを受信したら（Ｓ４０１）、初期設定時と同様、シーケンサ１０２ａが、要求フレーム内の送信先ノード番号と、ノードＳＷ１０３から読み込んだ自ノード番号の照合を行う（Ｓ４０２）。照合した結果、一致が確認できたら、要求フレーム内の制御コードを読み込み、処理を継続する。尚、一致しなかった場合は、当該フレームを破棄し、引き続き新たなフレームを監視する。 Next, response processing in the control operation of the input / output device 100a will be described with reference to the flowchart of FIG. In the input / output device 100a, when the request frame described above is received (S401), the sequencer 102a collates the transmission destination node number in the request frame with its own node number read from the node SW 103 (S401). S402). If a match is confirmed as a result of the collation, the control code in the request frame is read and the process is continued. If they do not match, the frame is discarded and a new frame is continuously monitored.
ノード番号が一致した場合の説明を続ける。シーケンサ１０２ａは、応答フレームヘッダに、送信元ノード番号（ここでは、入出力装置１００ａのノード番号）と、送信先ノード番号（中央制御装置２００のノード番号）、及び要求フレームに随伴していた処理識別番号（ループバック）をセットする。その後、応答フレームヘッダの内容をＦＩＦＯ１０５にセットする（Ｓ４０３）。 The explanation when the node numbers match is continued. The sequencer 102a adds the source node number (here, the node number of the input / output device 100a), the destination node number (the node number of the central controller 200), and the process associated with the request frame to the response frame header. Set the identification number (loopback). Thereafter, the content of the response frame header is set in the FIFO 105 (S403).
続いて、シーケンサ１０２ａは、ＲＯＭ１０１ａを読み込み済（初期設定完了済）であるか判断する（Ｓ４０４）。読み込み済みであれば、シーケンサ１０２ａは、制御コードを解析し（Ｓ４０５）、その結果、先頭呼出し番号に該当するレジスタパスをマルチプレクサ１０４ａで切替え、転送が必要なレジスタをＦＩＦＯ１０５ａにセットする（Ｓ４０６）。本例では、当該先頭呼出し番号を、初期値である“１”とし、転送サイズ“＝３”個分のレジスタパスをマルチプレクサ１０４ａで順番に切替えながら、ＦＩＦＯ１０５ａにレジスタの内容をセットする。この結果、ＦＩＦＯ１０５ａには、Ｂ，Ｅ，Ｗの順番でレジスタの内容がセットされる。 Subsequently, the sequencer 102a determines whether the ROM 101a has been read (initial setting completed) (S404). If it has been read, the sequencer 102a analyzes the control code (S405), and as a result, the register path corresponding to the head calling number is switched by the multiplexer 104a, and the register that needs to be transferred is set in the FIFO 105a (S406). In this example, the initial call number is set to “1” which is an initial value, and the register contents are set in the FIFO 105a while sequentially switching the register paths for the transfer size “= 3” by the multiplexer 104a. As a result, the contents of the register are set in the FIFO 105a in the order of B, E, and W.
当該マルチプレクス動作の一連の流れは、シーケンサ１０２ａ内における図７のマルチプレクス制御動作によって実現される。マルチプレクサ１０４ａは、自ノード宛要求フレームを受信し、応答フレームヘッダをセットすると、アイドルステートからレジスタ選択ステートへ遷移する。各選択ステートでは、クロック単位で次のステートへ遷移する。ここで遷移の方向は、制御コードの転送順番指定で決まる。 A series of flow of the multiplex operation is realized by the multiplex control operation of FIG. 7 in the sequencer 102a. When the multiplexer 104a receives the request frame addressed to itself and sets a response frame header, the multiplexer 104a transits from the idle state to the register selection state. In each selected state, transition is made to the next state in units of clocks. Here, the direction of transition is determined by specifying the transfer order of control codes.
次に、先頭呼出し番号監視回路は、各レジスタ選択ステートの選択ステート活性信号をカウントし、カウント数が制御コード内の先頭呼出し番号ならば一次ゲートを開放（イネーブル）する。これによって、任意に最初に読み出すレジスタを選択することができる。 Next, the head call number monitoring circuit counts the selection state activation signal of each register selection state, and opens (enables) the primary gate if the count number is the head call number in the control code. Thereby, it is possible to arbitrarily select a register to be read first.
次に、レジスタごとに設けられる二次ゲートでは、各レジスタが転送対象であれば１が、非対称であれば０が設定されている。すなわち、ＲＯＭ１０１ａから設定される転送対象のレジスタのものだけが１に設定され、一次ゲートの開放（イネーブル）による開放信号とのアンド条件によって、各レジスタへのアクセスが可能となる。ここで、マルチプレクサ切替え回数カウンタでは、切替えを検知すると１つカウントアップし、応答フレーム処理を完了するとカウントをリセットする。そして、レジスタ選択ステートでは、制御コード内の転送サイズがマルチプレクサの切替え回数と等しくなるとアイドルステートへ遷移する。また、ここでは、入出力装置１００ａのマルチプレクサ１０４ａを例にマルチプレクス動作を説明したが入出力装置１００ｂのデマルチプレクサ１０４ｂにおいても同様の処理を行う。 Next, in the secondary gate provided for each register, 1 is set if each register is a transfer target, and 0 is set if it is asymmetric. That is, only those of the registers to be transferred set from the ROM 101a are set to 1, and each register can be accessed by an AND condition with an open signal by opening (enabling) the primary gate. Here, the multiplexer switching number counter increments by one when switching is detected, and resets the count when response frame processing is completed. In the register selection state, when the transfer size in the control code becomes equal to the number of times of switching of the multiplexer, the state transits to the idle state. Here, the multiplex operation has been described by taking the multiplexer 104a of the input / output device 100a as an example, but the same processing is also performed in the demultiplexer 104b of the input / output device 100b.
このように、シーケンサ１０２ａは、ＲＯＭ１０１ａで有効設定されたＢ，Ｅ，Ｗのステートにいるときだけ、マルチプレクサを動作させて、当該レジスタの内容をＦＩＦＯ１０５ａにセットするよう動作する（Ｓ４０６）。図７のステートマシンはループ構造になっているため、もし、先頭呼出し番号が“１”以外、例えば、“３”で、かつ転送サイズが“２”であると、Ｂ，Ｅのマルチプレクス制御を２つ分スキップし、ＷをＦＩＦＯ１０５ａにセットする。続いて、ループの結果、ＢをＦＩＦＯ１０５ａにセットするので、格納順番がＷ，Ｂとなる。 As described above, the sequencer 102a operates to operate the multiplexer and set the contents of the register in the FIFO 105a only when the sequencer 102a is in the B, E, or W state that is enabled in the ROM 101a (S406). Since the state machine of FIG. 7 has a loop structure, if the top call number is other than “1”, for example, “3” and the transfer size is “2”, the multiplex control of B and E is performed. Are skipped by two and W is set in the FIFO 105a. Subsequently, as a result of the loop, B is set in the FIFO 105a, so that the storage order is W and B.
次にＦＩＦＯセット完了数が転送サイズと等しくないか判断し（Ｓ４０７）、等しくなければ呼出し番号を順番指示に応じて１つ増加または１つ減少させる（Ｓ４０８）。そして、該呼出し番号における転送対象レジスタあるか判断し（Ｓ４０９）、転送対象レジスタがあればＳ４０６へ戻る。転送対象レジスタが無い場合には、シーケンサ１０２ａが認識しているレジスタ数よりも多くの転送サイズが設定された要求フレームを前記シーケンサ１０２ａが受信したと考えられるため、シーケンサ１０２ａは、応答フレームに随伴させる処理識別番号（ループバック）を「応答失敗コード」に変換する（Ｓ４１０）。 Next, it is determined whether the FIFO set completion number is not equal to the transfer size (S407). If it is not equal, the call number is incremented by one or decremented by one according to the order instruction (S408). Then, it is determined whether there is a transfer target register for the call number (S409). If there is a transfer target register, the process returns to S406. If there is no transfer target register, it is considered that the sequencer 102a has received a request frame in which a transfer size larger than the number of registers recognized by the sequencer 102a is received. The processing identification number (loop back) to be converted is converted into a “response failure code” (S410).
一連の応答フレーム生成とＦＩＦＯ１０５ａへのセット処理が完了し（Ｓ４０６）、ＦＩＦＯセット完了数が転送サイズと等しくなると（Ｓ４０７）、シーケンサ１０２は最後に、送信ポート１０８ａを開放し、応答フレームを通信回線路００１上に送出する（Ｓ４１１）。尚、前記読み出し応答フレームのフォーマットは、図１３（Ａ），（Ｂ）の通り、レジスタの内容によらず、連続に配置されている。このように必要なデータを連続配置することでバースト転送が可能になり、結果的にフレーム通信の転送効率を向上させることができる。 When a series of response frame generation and set processing to the FIFO 105a is completed (S406), and the FIFO set completion count becomes equal to the transfer size (S407), the sequencer 102 finally opens the transmission port 108a and transmits the response frame to the communication line. The data is sent out on the path 001 (S411). The format of the read response frame is continuously arranged irrespective of the contents of the register as shown in FIGS. By continuously arranging necessary data in this way, burst transfer is possible, and as a result, the transfer efficiency of frame communication can be improved.
続いて、図４の中央制御装置２００の制御運転についての説明に戻る。中央制御装置２００は入出力装置１００ａからの応答フレームの受信があるか判断し（Ｓ３１２）、要求フレーム送信後、シーケンサ２０２は、タイムアウト規定内に、入出力装置１００ａからの応答フレームを受信できなければ、直ちにエラー処理を実施する（Ｓ３１３，Ｓ３２１）。エラー処理については、例えば緊急停止や、制御を安全側に移行する処理等がある。 Subsequently, the description returns to the control operation of the central controller 200 of FIG. The central controller 200 determines whether a response frame has been received from the input / output device 100a (S312). After transmitting the request frame, the sequencer 202 must be able to receive the response frame from the input / output device 100a within the time-out rule. If so, error processing is immediately performed (S313, S321). Examples of error processing include emergency stop and processing for shifting control to the safe side.
シーケンサ２０２は、タイムアウト規定内に応答フレームを受信すると、処理識別番が要求フレーム発行時と一致であることを確認する（Ｓ３１４）。さらには、フレーム内容から当該フレームの送信元ノード番号と要求フレーム発行時の宛先ノード番号とが一致していることも同様に確認する（Ｓ３１５）。一致を確認したら、もともと要求フレームヘッダに格納されていた制御コードから、読み出し指示，先頭呼出し番号，転送サイズを解析し（Ｓ３１６）、その結果、ＦＩＦＯ２０５からの入力制御情報として、レジスタＢ，Ｅ，Ｗを読み込み（Ｓ３１７）、構成情報テーブル２１１で設定された主メモリ２１０のヘッダアドレス０ｘ００５８を先頭に、順番にセットする（Ｓ３１９）。すなわち、シーケンサ２０２は、書き出し完了数が転送サイズと等しいかどうか判断し（Ｓ３１９）、転送サイズと等しくなるまで指示アドレスを増加させて（Ｓ３２０）、Ｓ３１７へ戻ることで、レジスタＢ，Ｅ，Ｗを主メモリ２１０へセットする。一連の応答受信処理が完了したら、構成情報テーブルへの読み出しインデックス番号を１つ増加させ、次ノードに対する処理を同様に行う（Ｓ３２２）。 When the sequencer 202 receives the response frame within the timeout rule, the sequencer 202 confirms that the process identification number is the same as when the request frame is issued (S314). Furthermore, it is similarly confirmed from the frame contents that the transmission source node number of the frame matches the destination node number at the time of issuing the request frame (S315). When the match is confirmed, the read instruction, the head call number, and the transfer size are analyzed from the control code originally stored in the request frame header (S316), and as a result, as input control information from the FIFO 205, registers B, E, W is read (S317), and the header address 0x0058 of the main memory 210 set in the configuration information table 211 is set in order with the header address 0x0058 (S319). That is, the sequencer 202 determines whether or not the number of write completions is equal to the transfer size (S319), increases the instruction address until it becomes equal to the transfer size (S320), and returns to S317, thereby register B, E, W Is set in the main memory 210. When a series of response reception processing is completed, the read index number for the configuration information table is incremented by 1, and the processing for the next node is similarly performed (S322).
シーケンサ２０２は、制御通信停止指示を受けつけるまで、これらの処理を繰り返し実施する（Ｓ３２３）。インデックス番号が、最終ノード番号までに達した場合は、最初のインデックス番号（＃０）に戻し、処理をサイクリックに継続する。もし、応答フレームの処理識別番号から一致が確認できなかった場合は、エラー処理を実施する。以上が、入出力装置からの入力制御情報を中央制御装置に転送するまでの流れである。 The sequencer 202 repeatedly performs these processes until receiving a control communication stop instruction (S323). When the index number reaches the final node number, the index number is returned to the first index number (# 0), and the process is continued cyclically. If a match cannot be confirmed from the processing identification number of the response frame, error processing is performed. The above is the flow until the input control information from the input / output device is transferred to the central control device.
続いて、出力制御情報書き出しにおける制御運転について、中央制御装置２００から入出力制御装置１００ｂに対する一連の処理を、入出力制御装置１００ａに対する処理と同様に図４を用いて説明する。中央制御装置２００のシーケンサ２０２は、図４フローチャートにて、構成情報テーブル２１１から読み出した入出力装置１００ｂへの要求フレームヘッダにおける指示の種類を判断し（Ｓ３０６）、指示が書き出し指示であるので前記構成情報テーブル２１１に設定されたヘッダアドレス０ｘ００６４を先頭に、転送サイズ＝“２”個分の出力制御情報Ｃ，Ｙを主メモリ２１０から順番に読み出し（Ｓ３０７）、ＦＩＦＯ２０６にセットする（Ｓ３０８）。そして、読み込み完了数が転送サイズに等しくなったか判断し（Ｓ３０９）、等しくなければ指示アドレスを増加させて（Ｓ３１０）、Ｓ３０７へ戻る。読み込み完了数が転送サイズに等しくなったら、送信ポート２０８を開放し、要求フレームを通信回線路００１上に送出する（Ｓ３１１）。尚、前記書き出し要求フレームのフォーマットを図１４に示す。前記読み出し応答フレームのフォーマット同様、バースト転送によりフレーム通信の転送効率が向上する。 Next, a series of processing from the central control device 200 to the input / output control device 100b will be described with reference to FIG. 4 in the same manner as the processing for the input / output control device 100a. The sequencer 202 of the central control device 200 determines the type of instruction in the request frame header read from the configuration information table 211 to the input / output device 100b in the flowchart of FIG. 4 (S306). With the header address 0x0064 set in the configuration information table 211, the output control information C and Y for transfer size = “2” is read out from the main memory 210 in order (S307), and set in the FIFO 206 (S308). Then, it is determined whether the read completion number is equal to the transfer size (S309). If not equal, the instruction address is increased (S310), and the process returns to S307. When the read completion number becomes equal to the transfer size, the transmission port 208 is opened and a request frame is sent out on the communication line 001 (S311). The format of the write request frame is shown in FIG. Similar to the format of the read response frame, the transfer efficiency of frame communication is improved by burst transfer.
続いて、入出力装置１００ｂの制御運転における応答処理について、図６のフローチャートを用いて説明する。入出力装置１００ｂは、先述の要求フレームを受信したら（Ｓ５０１）、初期設定時と同様にシーケンサ１０２ｂが、要求フレーム内の送信先ノード番号と、ノードＳＷ１１３から読み込んだ自ノード番号の照合を行う（Ｓ５０２）。ノード番号が一致したら、シーケンサ１０２ｂは、応答フレームヘッダに、送信元ノード番号（ここでは、入出力装置１００ｂのノード番号）と、送信先ノード番号（中央制御装置２００のノード番号）、及び要求フレームに随伴していた処理識別番号（ループバック）をセットする。その後、応答フレームヘッダの内容をＦＩＦＯ１０５ｂにセットする（Ｓ５０３）。尚、一致しなかった場合は、当該フレームを破棄し、引き続き新たなフレームを監視する。 Next, response processing in the control operation of the input / output device 100b will be described with reference to the flowchart of FIG. When the input / output device 100b receives the request frame described above (S501), the sequencer 102b collates the transmission destination node number in the request frame with its own node number read from the node SW 113 in the same manner as in the initial setting (S501). S502). If the node numbers match, the sequencer 102b adds the transmission source node number (here, the node number of the input / output device 100b), the transmission destination node number (the node number of the central controller 200), and the request frame to the response frame header. Set the process identification number (loopback) associated with. Thereafter, the content of the response frame header is set in the FIFO 105b (S503). If they do not match, the frame is discarded and a new frame is continuously monitored.
続いて、シーケンサ１０２ｂは、ＲＯＭ１０１ｂを読み込み済（初期設定完了済）であるか判断する（Ｓ５０４）。初期設定完了済みであれば、要求フレーム内の制御コードを読み込み（Ｓ５０５）、処理を継続する。次に、シーケンサ１０２ｂは、要求フレーム内の制御コードを解析し、先頭呼出し番号“１”に該当するレジスタパスをデマルチプレクサ１１４で切替えてＦＩＦＯ１１６の制御出力情報ＣをレジスタＣにセットする（Ｓ５０６）。そして、２番目の呼出し番号に該当するレジスタパスをデマルチプレクサ１１４で切替えてＦＩＦＯ１１６の制御出力情報ＹをレジスタＹにセットする。すなわちレジスタセット完了数が転送サイズと等しくないか判断し、等しくなければ呼出し番号を１つ増加し（Ｓ５０８）、該呼出し番号における転送対象のレジスタがあるか判断し（Ｓ５０９）、レジスタがあればＳ５０６へ戻ることでレジスタＣ、Ｙが順にセットされる。 Subsequently, the sequencer 102b determines whether the ROM 101b has been read (initial setting completed) (S504). If initialization has been completed, the control code in the request frame is read (S505), and the process is continued. Next, the sequencer 102b analyzes the control code in the request frame, switches the register path corresponding to the head call number “1” with the demultiplexer 114, and sets the control output information C of the FIFO 116 in the register C (S506). . Then, the register path corresponding to the second call number is switched by the demultiplexer 114 and the control output information Y of the FIFO 116 is set in the register Y. That is, it is determined whether the number of register set completions is not equal to the transfer size. If it is not equal, the call number is incremented by 1 (S508), and it is determined whether there is a transfer target register at the call number (S509). By returning to S506, the registers C and Y are set in order.
尚、呼出し番号が“１”以外におけるシーケンサ１０２ｂのデマルチプレクサ制御は、先述の読み出し制御と同様に、転送レジスタ切替えのスキップや、ループを行う。また、Ｓ５０９で該呼出し番号における転送対象のレジスタが無い場合には、シーケンサ１０２ｂは、ＲＯＭ１０１ｂで取得した転送サイズよりも大きい転送サイズの制御コードを受信したと判断して、先述の読み出し制御時と同様に「応答失敗コード」を生成する（Ｓ５１０）。 Note that the demultiplexer control of the sequencer 102b when the call number is other than “1” performs transfer register switching skipping or looping as in the above-described read control. If there is no transfer target register in the call number in S509, the sequencer 102b determines that it has received a control code having a transfer size larger than the transfer size acquired by the ROM 101b, Similarly, a “response failure code” is generated (S510).
一連のレジスタセット、及び応答フレームの生成処理が完了したら、最後にシーケンサ１０２ｂは、送信ポート１１０８ｂを開放し、応答フレームを通信回線路００１上に送出し（Ｓ５１１）、処理を終了する（Ｓ５１２）。 When the series of register set and response frame generation processing is completed, the sequencer 102b finally opens the transmission port 1108b, sends the response frame onto the communication line 001 (S511), and ends the processing (S512). .
続いて、図４の中央制御装置２００の制御運転についての説明に戻る。中央制御装置２００は入出力装置１００ｂからの応答フレームの受信があるか判断し（Ｓ３１２）、要求フレーム送信後、シーケンサ２０２は、タイムアウト規定内に、入出力装置１００ａからの応答フレームを受信できなければ、直ちにエラー処理を実施する（Ｓ３１３，Ｓ３２１）。 Subsequently, the description returns to the control operation of the central controller 200 of FIG. The central controller 200 determines whether or not a response frame has been received from the input / output device 100b (S312). After transmitting the request frame, the sequencer 202 must not be able to receive the response frame from the input / output device 100a within the timeout rule. If so, error processing is immediately performed (S313, S321).
シーケンサ２０２は、タイムアウト規定内に応答フレームを受信すると、処理識別番が要求フレーム発行時と一致であることを確認する（Ｓ３１４）。さらには、フレーム内容から当該フレームの送信元ノード番号と要求フレーム発行時の宛先ノード番号とが一致していることも同様に確認する（Ｓ３１５）。一致を確認したら、そのまま処理を完了するが、一致を確認できなかったらエラー処理を実施する（Ｓ３２１）。その後、構成情報テーブルへの読み出しインデックス番号を１つ増加させ、以降は読み出し制御時と同等となる。以上が、中央制御装置から出力制御情報を入出力装置に転送するまでの流れである。 When the sequencer 202 receives the response frame within the timeout rule, the sequencer 202 confirms that the process identification number is the same as when the request frame is issued (S314). Furthermore, it is similarly confirmed from the frame contents that the transmission source node number of the frame matches the destination node number at the time of issuing the request frame (S315). If the match is confirmed, the process is completed as it is, but if the match is not confirmed, an error process is performed (S321). Thereafter, the read index number for the configuration information table is incremented by one, and the subsequent steps are the same as those during read control. The above is the flow until the output control information is transferred from the central control device to the input / output device.
ここまでは、中央制御装置と入出力装置間のレジスタ転送効率化と、使用メモリの最適化に関する説明である。もし、入出力装置１００ａ，１００ｂが、ＲＯＭ１０１ａ，１０１ｂからの初期設定を完了しないうちに、中央制御装置からの入出力制御情報の要求フレームを受信した場合は、各入出力装置１００ａ，１００ｂは、転送データ無効として、「応答失敗コード」で応答する。 Up to this point, the description has been made on the efficiency of register transfer between the central control unit and the input / output device and the optimization of the memory used. If the input / output devices 100a and 100b receive a request frame for input / output control information from the central controller before completing the initial setting from the ROMs 101a and 101b, the input / output devices 100a and 100b Reply with "response failure code" as invalid transfer data.
ここで図８，図１０〜図１５に示すように、前述の主メモリ２１０内の構成情報テーブルの詳細と、前述の要求，応答フレームについて説明する。 Here, as shown in FIGS. 8 and 10 to 15, the details of the configuration information table in the main memory 210 and the request and response frames will be described.
図８は、主メモリ２１０に記憶される構成情報テーブルを示す図である。図のように主メモリ２１０には各入出力装置に対応して、ノード別の入出力制御エリアのヘッダアドレス及びエンドアドレスと、入出力装置の詳細構成情報と、読み出し又は書き出しを示す指示種と、呼出し番号とが記憶されている。ここで詳細構成情報の例としては、入出力装置の形式や、入出力の点数などがある。 FIG. 8 is a diagram showing a configuration information table stored in the main memory 210. As shown in the figure, in the main memory 210, corresponding to each input / output device, the header address and end address of the input / output control area for each node, detailed configuration information of the input / output device, and an instruction type indicating reading or writing are shown. The call number is stored. Here, examples of the detailed configuration information include the type of input / output device and the number of input / output points.
図１０，図１１は、それぞれ構成情報問合せ要求フレームと、構成情報問合せ応答フレームを示す図である。それぞれのフレームのヘッダは、送信元ノード番号と、送信先ノード番号と、処理識別番号とから構成される。また、構成情報問合せ要求フレームは、制御コードとして構成情報取得指示がセットされ、その応答として構成情報問合せ応答フレームは、構成情報（ＲＯＭの内容）がセットされる。ここで、構成情報問合せ応答フレームは、応答失敗時には応答失敗コードも示す。 10 and 11 are diagrams showing a configuration information inquiry request frame and a configuration information inquiry response frame, respectively. Each frame header includes a transmission source node number, a transmission destination node number, and a processing identification number. The configuration information inquiry request frame is set with a configuration information acquisition instruction as a control code, and the configuration information inquiry response frame is set with configuration information (contents of the ROM) as a response. Here, the configuration information inquiry response frame also indicates a response failure code when the response fails.
図１２，図１３はそれぞれ制御情報読み出し要求フレームと、制御情報読み出し応答フレームを示す図である。それぞれのフレームのヘッダは、送信元ノード番号と、送信先ノード番号と、処理識別番号とから構成される。また、制御情報読み出し要求フレームは、制御コードとして読み出し指示と、転送対象のレジスタの先頭呼出し番号と、転送サイズと、転送するレジスタの順番と、がセットされる。その応答として図１３（Ａ）の制御情報読み出し応答フレームのように、レジスタＢ，Ｅ，Ｗのデータが順にセットされる。また、制御コードが変更されレジスタＷから２つのレジスタを読み出す指示の場合には、図１３（Ｂ）の制御情報読み出し応答フレームのようにレジスタＷ，Ｂのデータが順にセットされる。 12 and 13 are diagrams showing a control information read request frame and a control information read response frame, respectively. Each frame header includes a transmission source node number, a transmission destination node number, and a processing identification number. In the control information read request frame, a read instruction, a head call number of a register to be transferred, a transfer size, and an order of registers to be transferred are set as control codes. As a response, the data in the registers B, E, and W are sequentially set as in the control information read response frame in FIG. When the control code is changed and an instruction is given to read two registers from the register W, the data in the registers W and B are sequentially set as in the control information read response frame of FIG.
図１４，図１５は、それぞれ制御情報書き出し要求フレームと、制御情報書き出し応答フレームを示す図である。それぞれのフレームのヘッダは、送信元ノード番号と、送信先ノード番号と、処理識別番号とから構成される。また、制御情報書き出し要求フレームは、制御コードとして書き出し指示と、転送対象のレジスタの先頭呼出し番号と、転送サイズと、がセットされ、さらに、レジスタＣ，Ｙへ書き出すデータが順にセットされる。また、制御情報書き出し応答フレームでは、書き出したことを示す応答をすればよいのでヘッダのみで構成されるが、付加情報を加えてもよい。 14 and 15 are diagrams showing a control information write request frame and a control information write response frame, respectively. Each frame header includes a transmission source node number, a transmission destination node number, and a processing identification number. In the control information write request frame, a write instruction as a control code, a head call number of a register to be transferred, and a transfer size are set, and data to be written to the registers C and Y are set in order. Further, in the control information write response frame, it is only necessary to send a response indicating that it has been written, so it consists only of a header, but additional information may be added.
以上が、中央制御装置から出力制御情報を入出力装置に転送するまでの流れであるが、次に、ＣＰＵ２２０から主メモリ２１０内ノード別入出力制御エリア２１２に対するソフトアクセス容易化について説明する。 The above is the flow from the central control device to transferring the output control information to the input / output device. Next, software access facilitation from the CPU 220 to the node-specific input / output control area 212 in the main memory 210 will be described.
先述のとおり、各ノードの入出力装置の入出力制御情報は、主メモリ２１０におけるアドレス配置が各ノードの転送サイズによって固定ではないため、ソフトウェアからのアクセスアドレスが分かりにくいという欠点がある。この欠点を解消するために、ＣＰＵ２２０とメモリアクセスコントローラ２０１の間に、アドレス変換回路２０９を具備する。 As described above, the input / output control information of the input / output device of each node has a drawback that the access address from the software is difficult to understand because the address arrangement in the main memory 210 is not fixed depending on the transfer size of each node. In order to eliminate this drawback, an address conversion circuit 209 is provided between the CPU 220 and the memory access controller 201.
前記アドレス変換回路２０９は、ＣＰＵ２２０から、ノード別入出力制御エリアへのアクセス要求があると、当該要求時に随伴される論理アドレスに該当するノードの構成情報の読み出しをシーケンサ２０２に依頼する。ここで論理アドレスとは、ＣＰＵ２２０が管理しやすいように設定された仮想的なアドレスを示し、主メモリ２１０の実際のアドレスとは異なるものである。シーケンサ２０２は、同依頼から主メモリ２１０内の構成情報テーブルを読み出し、アクセス対象の制御情報が格納されているヘッダアドレスとエンドアドレスを取得し、ＣＰＵ２２０からの論理アドレスを主メモリ２１０の実体アドレスに変換し、最後にノード別入出力制御エリア２１２にアクセスする。アクセスが読み出しならば、当該実体アドレスのメモリ内に格納されている制御情報を読み出し、アクセスが書き出しならば、当該実体アドレス内のメモリを書き換える。 When there is an access request to the node-specific input / output control area from the CPU 220, the address conversion circuit 209 requests the sequencer 202 to read the configuration information of the node corresponding to the logical address accompanying the request. Here, the logical address indicates a virtual address set so as to be easily managed by the CPU 220 and is different from the actual address of the main memory 210. The sequencer 202 reads the configuration information table in the main memory 210 from the request, acquires the header address and end address where the control information to be accessed is stored, and sets the logical address from the CPU 220 as the actual address of the main memory 210. Finally, the node-specific input / output control area 212 is accessed. If the access is read, the control information stored in the memory of the physical address is read. If the access is written, the memory in the physical address is rewritten.
一般的にソフトウェアがアクセスしやすい論理アドレスサイズは、２のべき乗倍であると言われる。その理由は、図９の通り、論理アドレスが、あるビット位置を境に、左がノード番号、右が当該ノード内におけるレジスタの呼出し番号というように、機能的に分類できるからである。これにより、ソフトウェアでは、ビットマスク等の処理が容易にできるようなり、ソフトの処理効率が向上する。 Generally, it is said that the logical address size that is easily accessible by software is a power of two. The reason is that, as shown in FIG. 9, logical addresses can be classified functionally, with a certain bit position as a boundary, a node number on the left and a call number of a register in the node on the right. As a result, the software can easily perform processing such as bit masking, and the processing efficiency of the software is improved.
以上のように本発明は、入出力装置の構成情報の複雑度に依らずに、フィールド通信を行う特に大規模なプラント制御システムの運用を最大限高速化することが可能となり、さらには中央制御装置のメモリサイズを冗長なく最適化することが可能となる。 As described above, the present invention can maximize the operation speed of a particularly large-scale plant control system that performs field communication regardless of the complexity of the configuration information of the input / output device. It is possible to optimize the memory size of the apparatus without redundancy.
すなわち従来は、中央制御装置が複数の入出力機能を持った入出力装置との通信を行う場合に、転送の必要なレジスタアドレス配置が離散することがあるため、転送を２回以上に分けるか、あるいは冗長なレジスタも含めて１回のバースト転送をしなければならず、制御通信の性能に影響を与えていた。これに対し本発明では、入出力装置各々が中央制御装置へ転送したいレジスタ領域を通知し、中央制御装置ではこれらレジスタを連続アドレスに自己配置変換することで、転送効率を向上させることができ、例えば複数の入出力装置のレジスタ等を共通のＬＳＩとして共通部品化した場合であっても、各入出力装置のＲＯＭに構成情報を設定すれば中央制御装置のメモリ領域を最適化できるので、複数種の入出力装置を備える制御システムの運用を高速化することができる。 In other words, conventionally, when the central control unit communicates with an input / output device having a plurality of input / output functions, the register address arrangements that need to be transferred may be dispersed. Alternatively, a burst transfer must be performed once including a redundant register, which affects the performance of control communication. On the other hand, in the present invention, each input / output device notifies the central control device of the register area to be transferred, and the central control device can improve transfer efficiency by performing self-placement conversion of these registers into continuous addresses, For example, even if the registers of multiple input / output devices are shared as a common LSI, setting the configuration information in the ROM of each input / output device can optimize the memory area of the central control unit. The operation of a control system including various types of input / output devices can be speeded up.
さらには、本発明では転送サイズやアドレスの異なる各々の入出力装置が、中央制御装置に対して自身のレジスタ領域を転送する機構を、ハードウェアで構成するために、ソフトウェアで当該手段を実現するよりも、プラント制御システムの立上げ時の処理負担を軽減することができる。 Furthermore, in the present invention, each input / output device having a different transfer size or address transfers the register area of the input / output device to the central control device by hardware, so that the means is realized by software. Rather, it is possible to reduce the processing burden when starting up the plant control system.
さらには、中央制御装置は、複数の入出力装置ごとに設定されたレジスタ領域をソフトウェアがアクセスしやすい形態でアドレス変換することで、ソフトウェアの処理負担を低減するとともに、制御全体の高速化を図ることができる。 Furthermore, the central control unit converts the register area set for each of the plurality of input / output devices in an easy-to-access form for software, thereby reducing the software processing load and speeding up the overall control. be able to.
００１ 通信回線路
１００ 入出力装置（ノード＃０）
１００ｂ 入出力装置（ノード＃１）
１０１ａ ノード＃０のＲＯＭ（構成情報（入力制御用途：転送レジスタＢ，Ｅ，Ｗ等）を格納）
１０１ｂ ノード＃１のＲＯＭ（構成情報（出力制御用途：転送レジスタＣ，Ｙ等）を格納）
１０２ａ ノード＃０のシーケンサ
１０２ｂ ノード＃１のシーケンサ
１０３ａ ノード＃０のノードＳＷ（スイッチ）
１０３ｂ ノード＃１のノードＳＷ（スイッチ）
１０４ａ ノード＃０のレジスタパスセレクト用マルチプレクサ／デマルチプレクサ
１０４ｂ ノード＃１のレジスタパスセレクト用マルチプレクサ／デマルチプレクサ
１０５ａ ノード＃０の送信フレーム格納ＦＩＦＯ
１０５ｂ ノード＃１の送信フレーム格納ＦＩＦＯ
１０６ａ ノード＃０の受信フレーム格納ＦＩＦＯ
１０６ｂ ノード＃１の受信フレーム格納ＦＩＦＯ
１０７ａ ノード＃０の受信フレーム制御コード用バッファ
１０７ｂ ノード＃１の受信フレーム制御コード用バッファ
１０８ａ ノード＃０の送信ポート
１０８ｂ ノード＃１の送信ポート
２００ 中央制御装置
２０１ メモリアクセスコントローラ
２０２ シーケンサ
２０３ 要求フレームヘッダバッファ
２０４ 応答フレームヘッダバッファ
２０５ 中央制御装置の受信（応答）フレーム格納ＦＩＦＯ
２０６ 中央制御装置の送信（要求）フレーム格納ＦＩＦＯ
２０７ 中央制御装置の制御コード用バッファ
２０８ 中央制御装置の送信ポート
２０９ 中央制御装置のアドレス変換回路
２１０ 中央制御装置の主メモリ
２１１ 主メモリの構成情報テーブル
２１２ 主メモリのノード別入出力制御エリア
２２０ 中央制御装置のＣＰＵ（制御ソフトウェア）
001 Communication line 100 Input / output device (node # 0)
100b Input / output device (node # 1)
101a ROM of node # 0 (stores configuration information (input control use: transfer registers B, E, W, etc.))
101b ROM of node # 1 (stores configuration information (output control use: transfer registers C, Y, etc.))
102a Sequencer 102b of node # 0 Node b Sequencer 103a of node # 1 Node SW (switch) of node # 0
103b Node SW (switch) of node # 1
104a Node # 0 register path select multiplexer / demultiplexer 104b Node # 1 register path select multiplexer / demultiplexer 105a Node # 0 transmit frame storage FIFO
105b Transmission frame storage FIFO of node # 1
106a Receive frame storage FIFO of node # 0
106b Receive frame storage FIFO of node # 1
107a Node # 0 received frame control code buffer 107b Node # 1 received frame control code buffer 108a Node # 0 transmission port 108b Node # 1 transmission port 200 Central controller 201 Memory access controller 202 Sequencer 203 Request frame header Buffer 204 response frame header buffer 205 central control unit receive (response) frame storage FIFO
206 Central controller transmission (request) frame storage FIFO
207 Central control unit control code buffer 208 Central control unit transmission port 209 Central control unit address conversion circuit 210 Central control unit main memory 211 Main memory configuration information table 212 Main memory node-specific I / O control area 220 Central CPU (control software) of control device
Claims (9)
前記複数の入出力装置は、各々の前記一次記憶手段のうち、前記制御対象との間で入力または出力を行うための所定の領域を示す構成情報を記憶する構成情報記憶手段をそれぞれ備え、
前記複数の入出力装置は、各々の前記構成情報記憶手段に記憶された前記構成情報が示す領域を選択してデータを読み出すとともに、当該読み出したデータを前記中央制御装置へ送信するか、または、前記中央制御装置からデータを受信するとともに、各々の前記構成情報記憶手段に記憶された前記構成情報が示す領域を選択して当該受信したデータを書き出すことを特徴とする制御システム。 A central control device that monitors and controls a control target, and a plurality of inputs / outputs that transmit data input from the control target to the central control device or output data received from the central control device to the control target A control system having temporary storage means for temporarily storing data input from the control target or data to be output to the control target.
Each of the plurality of input / output devices includes a configuration information storage unit that stores configuration information indicating a predetermined area for performing input or output with the control target among the primary storage units.
The plurality of input / output devices select an area indicated by the configuration information stored in each of the configuration information storage means and read the data, and transmit the read data to the central control device, or A control system that receives data from the central control unit and writes the received data by selecting an area indicated by the configuration information stored in each of the configuration information storage means.
前記中央制御装置は、前記複数の入出力装置それぞれの前記一時記憶手段内の前記所定の領域から読み出したデータ、または、前記所定の領域へ書き出すデータを記憶する主メモリを有し、前記主メモリには、当該所定の領域から読み出したデータ、または、当該所定の領域へ書き出すデータが記憶される当該主メモリ内のアドレスを前記複数の入出力装置ごとに定める構成情報テーブルが記憶され、
前記中央制御装置は、
通信対象となる前記入出力装置が読み出したデータを受信し、前記構成情報テーブルを参照して当該入出力装置に定められた前記主メモリのアドレスへ当該読み出したデータを格納するか、または、
前記構成情報テーブルを参照して、通信対象となる前記入出力装置に定められた前記主メモリのアドレスから、前記一時記憶部へ書き出すデータを取出して当該入手出力装置へ書き出し命令を送信することを特徴とする制御システム。 The control system according to claim 1,
The central controller has a main memory for storing data read from the predetermined area in the temporary storage means of each of the plurality of input / output devices or data to be written to the predetermined area, and the main memory Is stored in the configuration information table for each of the plurality of input / output devices, the address in the main memory storing data read from the predetermined area or data to be written to the predetermined area,
The central controller is
The data read by the input / output device to be communicated is received, and the read data is stored in the address of the main memory determined in the input / output device with reference to the configuration information table, or
Referencing the configuration information table, extracting data to be written to the temporary storage unit from the address of the main memory determined for the input / output device to be communicated, and sending a write command to the obtained output device Feature control system.
前記中央制御装置は、論理アドレスに変換された前記主メモリ内のアドレスを用いてソフトウェア処理を行うＣＰＵと、
前記ＣＰＵから前記主メモリへのアクセス要求を受付けると、前記構成情報テーブルを参照して前記論理アドレスが示す前記主メモリ内のアドレスを求めて当該アドレスへアクセスするアドレス変換手段と、を有する制御システム。 The control system according to claim 2,
The central control unit includes a CPU that performs software processing using an address in the main memory converted into a logical address;
A control system comprising: an address conversion unit that, upon receiving an access request to the main memory from the CPU, obtains an address in the main memory indicated by the logical address by referring to the configuration information table and accesses the address .
前記中央制御装置は、前記構成情報テーブルを定める際に、前記複数の入出力装置へ各々の前記構成情報を要求する構成情報要求フレームを送信し、
前記複数の入出力装置は、前記構成情報要求フレームを受信すると、各々の前記構成情報記憶手段から前記構成情報を読み出し、当該読み出した構成情報を含む構成情報応答フレームを前記中央制御装置へ送信し、
前記構成情報応答フレームを受信した前記中央制御装置は、前記複数の入出力装置の前記構成情報に基づいて前記構成情報テーブルを定めることを特徴とする制御システム。 The control system according to claim 2,
The central control device, when determining the configuration information table, transmits a configuration information request frame for requesting the configuration information to the plurality of input / output devices,
When the plurality of input / output devices receive the configuration information request frame, the plurality of input / output devices read the configuration information from each of the configuration information storage units, and transmit a configuration information response frame including the read configuration information to the central control device. ,
The central control device that has received the configuration information response frame determines the configuration information table based on the configuration information of the plurality of input / output devices.
前記複数の入出力装置は、各々の前記構成情報記憶手段から前記構成情報を読み出して前記中央制御装置へ送信する前に、前記中央制御装置から前記一時記憶手段からの読み出し要求、または、前記一時記憶手段への書き出し要求を受信した場合には、エラー応答を前記中央制御装置へ送信することを特徴とする制御システム。 The control system according to claim 4.
The plurality of input / output devices read out the configuration information from each of the configuration information storage units and transmit the configuration information to the central control unit, or read requests from the temporary storage unit from the central control unit, or temporarily An error response is transmitted to the central control unit when a write request to the storage means is received.
前記複数の入出力装置のうち少なくとも１つには、前記一次記憶手段のうち前記構成情報が示す領域のデータを逐次選択して取り出すマルチプレクサを有することを特徴とする制御システム。 The control system according to claim 1,
The control system according to claim 1, wherein at least one of the plurality of input / output devices includes a multiplexer that sequentially selects and extracts data in an area indicated by the configuration information in the primary storage unit.
前記中央制御装置は、前記複数の入出力装置へ、前記一時記憶手段からの読み出し、または、前記一時記憶手段への書き出しを要求する要求フレームを送信し、
前記要求フレームには通信を行うごとに、前記読み出し、または、書き出しを行う前記一時記憶手段の領域のサイズおよび順番が任意に設定されることを特徴とする制御システム。 The control system according to claim 1,
The central control device transmits a request frame requesting reading from the temporary storage means or writing to the temporary storage means to the plurality of input / output devices,
The control system is characterized in that the size and order of the area of the temporary storage means for performing the reading or writing are set arbitrarily for each communication of the request frame.
前記構成情報問合せフレームを受信した前記複数の入出力装置が、各々の一時記憶手段のうち前記制御対象との間で入力または出力を行う所定の領域を示す構成情報を前記中央制御装置へ送信するステップと、
前記構成情報を受信した前記中央制御装置が、前記複数の入出力装置ごとの前記所定の領域に対応して主メモリ内に記憶領域を割当てるとともに、前記複数の入出力装置ごとに当該割当てた記憶領域との対応関係を示す構成情報テーブルを作成するステップと、を有する制御システムのメモリ制御方法。 A central control device that monitors and controls a control object, and transmits a configuration information inquiry frame to a plurality of input / output devices that perform data input or output with the control object;
The plurality of input / output devices that have received the configuration information inquiry frame transmit configuration information indicating a predetermined area to be input to or output from the control target in each temporary storage unit to the central control device. Steps,
The central control device that has received the configuration information allocates a storage area in a main memory corresponding to the predetermined area for each of the plurality of input / output devices, and stores the allocated storage for each of the plurality of input / output devices. Creating a configuration information table indicating a correspondence relationship with an area, a memory control method for a control system.
前記中央制御装置が、前記構成情報テーブルに基づいて前記一時記憶手段の所定の領域を指定し、前記制御対象から入力されたデータの読み出し要求を前記複数の入出力装置のうちいずれか１つへ送信するステップと、
前記読み出し要求を受信した前記入出力装置が、前記一時記憶手段のうち前記指定された領域のデータを読み出し、前記中央制御装置へ送信するステップと、
前記中央制御装置が、前記構成情報テーブルに基づいて前記一時記憶手段の所定の領域を指定して、前記制御対象へ出力するデータの書き出し要求を前記複数の入出力装置のうちいずれか１つへ送信するステップと、
前記書き出し要求を受信した前記入出力装置が、前記一時記憶手段のうち前記指定された領域にデータを書き出すステップと、を有する制御システムのメモリ制御方法。 The memory control method for a control system according to claim 8,
The central control device designates a predetermined area of the temporary storage means based on the configuration information table, and sends a read request for data input from the control target to any one of the plurality of input / output devices. Sending, and
The input / output device that has received the read request reads the data in the designated area of the temporary storage means, and transmits the data to the central control device;
The central control device designates a predetermined area of the temporary storage means based on the configuration information table, and sends a write request for data to be output to the control target to any one of the plurality of input / output devices. Sending, and
A memory control method for a control system, wherein the input / output device that has received the write request writes data to the designated area of the temporary storage means;
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