JP2012513118A - キャパシタレスメモリセルを論理素子と集積化するための方法および構造 - Google Patents
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Abstract
基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
Description
［優先権主張］
本出願は、２００８年１２月１８日出願の米国特許出願シリアルＮｏ．１２／３３８，４０４、“キャパシタレスメモリセルを論理素子と集積化するための方法および構造”の出願日の利益を主張する。
本出願は、２００８年１２月１８日出願の米国特許出願シリアルＮｏ．１２／３３８，４０４、“キャパシタレスメモリセルを論理素子と集積化するための方法および構造”の出願日の利益を主張する。
［技術分野］
本発明の実施形態は、様々な実施形態において、共通基板上にメモリセルおよび論理デバイスを製造するための方法に一般的に関連する。より具体的には、本発明の実施形態は、基板（または基層。以下同様）の活性化された表面上に論理デバイスを形成し、その論理デバイスの上を被って半導体材料を形成し、そして、いわゆる“キャパシタレス”メモリセルをその半導体材料上に形成する製造方法を含む。加えて、本発明の実施形態は、論理素子を備える基板の上方に位置するマルチレベルのメモリセルアレイばかりでなく、論理デバイスの上方に位置する少なくとも一つキャパシタレスメモリセルをも有する集積回路を備える。
本発明の実施形態は、様々な実施形態において、共通基板上にメモリセルおよび論理デバイスを製造するための方法に一般的に関連する。より具体的には、本発明の実施形態は、基板（または基層。以下同様）の活性化された表面上に論理デバイスを形成し、その論理デバイスの上を被って半導体材料を形成し、そして、いわゆる“キャパシタレス”メモリセルをその半導体材料上に形成する製造方法を含む。加えて、本発明の実施形態は、論理素子を備える基板の上方に位置するマルチレベルのメモリセルアレイばかりでなく、論理デバイスの上方に位置する少なくとも一つキャパシタレスメモリセルをも有する集積回路を備える。
より高性能、より低コスト、構成部品のより小型化、および半導体デバイスのより大きな実装密度が、電子産業の現在の目標である。半導体デバイスの２つの重要な類別は、論理素子とメモリである。論理デバイスは、通常はマイクロプロセッサと呼ばれるものと組み合わせられて、主に情報を処理するために使用される。メモリデバイスは一方、情報記憶装置のために使用される。通常は、これらの２つのデバイスタイプはコンピュータおよびそれと同様な事実上全ての電子システムにおいて見出されるが、それらは分離された集積回路として製造されてきておりカードまたはボードの平面においてのみ接続されてきた。これは、製造工程における違い、コスト考慮、スケール効率の相違、および共通基板上に異なるデバイス構造を製造する場合におけるその他の困難さによるものであった。
半導体産業における傾向は、メモリおよび論理素子を同一の集積回路上に混在させることがより好まれ好適にする方向になっている。典型的には、そのような構造において、メモリセルおよび論理デバイスは、共通基板上の単一面内に並べて形成される。そのような集積回路は、例えば、サリサイドプロセスを用いた 論理素子における高密度４Ｔ ＳＲＡＭを有する半導体デバイスの製造方法 という名称のＹｏｏおよびその他の者への米国特許５，７１９，０７９、論理回路処理と両立できてコスト効果のある埋込みＤＲＡＭ構造の製造方法 という名称のＨｕａｎｇへの米国特許Ｎｏ．６，３５３，２６９、チップ上にメモリおよび論理回路を保有する半導体デバイスおよびこれを製造する方法 という名称のＫａｊｉｔａへの米国特許Ｎｏ．６，５７３，６０４、および フローティングボディセルおよび論理トランジスタを組み合わせる方法 という名称のＤｏｙｌｅへの米国特許出願公報Ｎｏ．２００８／０１５７１６２に、詳細に記述されている。
同一の基板上に並べて配置されるメモリおよび論理素子を有するこれらの集積回路には、幾つかの欠点がある。例えば、最先端をいくマルチコアマイクロプロセッサは、単一基板上に４または１６個のプロセッサを有してよい。各プロセッサは、その基板の活性化された表面上のかなりの領域部分または“実際領域（ｒｅａｌ ｅｓｔａｔｅ）”が関連するメモリによって占有されることを必要とする。その結果として、望ましいよりも大きな半導体基板、あるいは換言すれば、与えられたサイズの基板上で望ましくないほど少ない数のプロセッサ、にする必要がある。加えて、各プロセッサが無駄に実際領域あるいは望ましくない信号長を使用することなくメモリへの適切なアクセスをするようにその基板上で様々なプロセッサを配置するためには、構造的な制限がある可能性がある。さらに、ＳＲＡＭは、通常は論理デバイスと統合されているメモリであるが、ＳＲＡＭ構造はセルあたりに必要とされる部品数のために良好な回路密度を実現できない。ＳＲＡＭ製造工程は、論理デバイスのものと互換性がある。しかしながら、全体的な工程の流れは、非効率的である。
加えて、メモリを論理素子と結合するために別な方法として使用される通常の製造技術は、非実用的である。それは、すでに論理素子とそれと関連する金属化処理を備える基板上でメモリを形成する際に使用される高温のためである。
従って、必要とされる基板上での活性領域の量を最小化し、メモリ効率と論理素子によるメモリへのアクセスのし易さを維持したまま、メモリおよび論理素子が共通基板上で形成されるようにすることができる方法に対するニーズがある。
［簡単な要約］
実施形態は、集積回路を製造するための方法を備える。その方法は、論理素子を備え活性化された表面を備えるウェーハを製造すること、そのウェーハの活性化された表面に半導体材料を配置すること、およびその半導体材料上に少なくとも一つのキャパシタレスメモリを製造することを備える。
実施形態は、集積回路を製造するための方法を備える。その方法は、論理素子を備え活性化された表面を備えるウェーハを製造すること、そのウェーハの活性化された表面に半導体材料を配置すること、およびその半導体材料上に少なくとも一つのキャパシタレスメモリを製造することを備える。
他の実施形態は、集積回路を形成するための方法を備える。この実施形態は、そのドナー基板の表面を含む転送領域を定義する表面を有するドナー基板内に注入区域を形成し、そのドナー基板表面をプラズマにさらすことを含む。そのドナー基板表面は論理デバイス基板に接着され、そのドナー基板は転送領域をその論理デバイス基板に接着されたままにしてその注入区域の内側境界に沿って引き離され、その転送領域上に少なくとも一つのキャパシタレスメモリセルが形成される。
さらに他の実施形態は、基板上に少なくとも一つの論理デバイス部を形成することを備える半導体デバイスを形成する方法である。そのドナー基板内に注入区域を形成するために、表面からドナー基板内にイオンが注入される。そして、注入区域を備えるドナー基板は熱処理され、その後、そのドナー基板の表面がプラズマにさらされる。そのドナー基板の表面は、そのドナー基板の表面を約４００℃以下に熱することにより、少なくとも一つの論理デバイス部を含む基板の表面に接着される。そして、そのドナー基板の一部が、そのドナー基板の他の一部を少なくとも一つの論理デバイス部を含む基板に接着されたままにして注入区域の内側境界に沿って取り去られる。ドナー基板の他の一部の露出された表面が磨かれる。そして、絶縁領域によってそのドナー基板の他の一部から活性領域が分離される。ｈｉｇｈ−ｋ（高誘電率）ゲート絶縁体がその活性領域上に形成され、そのｈｉｇｈ−ｋゲート絶縁体上に金属ゲートが形成される。不純物がその活性領域の一部に注入され、その活性領域の一部における注入された不純物は、ドレイン領域およびソース領域を形成するために約４００℃以下の温度でマイクロ波アニーリングによって活性化される。
さらに他の実施形態は、半導体基板上の少なくとも一つの論理デバイス、その半導体基板上の中間シリコン基板、および少なくとも一つの論理デバイスの上をおおうその中間シリコン基板上のキャパシタレスメモリセルを備える集積回路を備える。
さらに他の実施形態は、基板、論理機能を実行するための少なくとも２つのプロセッサ、その少なくとも２つのプロセッサ上の半導体基板、その少なくとも２つのプロセッサ上方の半導体基板上の複数のキャパシタレスメモリセルを備えるマルチコアプロセッサを備える。
本発明の実施形態の様々な特徴が描かれている図面において、
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分的な断面図である。
本発明の実施形態による製造工程での集積回路の部分断面図である。
本発明の実施形態による製造工程での集積回路の部分断面図である。
本発明の実施形態による、論理デバイスおよび重ねられたキャパシタレスＤＲＡＭメモリを有する集積回路の部分断面図表現である。
その上方に２平面の重ねられたキャパシタレスＤＲＡＭメモリを有する論理デバイスの側面概略図である。
本発明の実施形態による、マルチコアプロセッサの上面概略図である。
本発明は、共通基板上に形成されるキャパシタレスＤＲＡＭセルおよび論理デバイスを有する集積回路、およびそのような集積回路を製造するための方法の実施形態を含む。そのような方法は、基板の活性化された表面上に論理デバイスを製造すること、その論理デバイスの表面上方に中間半導体基板を形成すること、およびその論理デバイス上方の中間半導体基板上にキャパシタレスＤＲＡＭセルを製造することを含む。
以下の記述は、本発明の実施形態の完全な記述を提供するための、材料タイプおよび処理条件のような具体的な詳細を提供する。しかしながら、当業者であれば、本発明の実施形態は、これらの具体的な詳細を採用することなく、そしてこの産業において採用される通常の製造技術を用いた組合せで、実施されてよい。さらに、ここに提供される記述は、論理デバイスまたはキャパシタレスＤＲＡＭセルを製造するための完全な工程の流れを形成するものではなく、また、下記に示される集積回路は完全な半導体デバイスを形成するものではない。本発明の実施形態を理解するために必要な工程動作および構造のみが、下記に詳細に記述されている。本発明の実施形態による集積回路を含む完全な半導体デバイスを形成するための追加的な動作は、通常の技術によって行われてよい。
ここに記述される材料は、回転コーティング（塗布）、ブランケットコーティング、
化学気相成長（“ＣＶＤ”）、プラズマ拡張化学気相成長（“ＰＥＣＶＤ”）、原子層堆積法（“ＡＬＤ”）、プラズマ拡張ＡＬＤ、または物理気相成長（“ＰＶＤ”）を含む、しかしそれには限定されない任意の適切な技術によって形成されてよい。代わりに、材料は“その場で（in situ）”成長されてよい。特定の材料を積層しまたは成長させるために適切な技術は、当業者によって選択されてよい。ここに記述され図示されている材料は層として形成されてきるが、その材料はそれらに制限されるものではなく他の三次元形状に形成されてもよい。
化学気相成長（“ＣＶＤ”）、プラズマ拡張化学気相成長（“ＰＥＣＶＤ”）、原子層堆積法（“ＡＬＤ”）、プラズマ拡張ＡＬＤ、または物理気相成長（“ＰＶＤ”）を含む、しかしそれには限定されない任意の適切な技術によって形成されてよい。代わりに、材料は“その場で（in situ）”成長されてよい。特定の材料を積層しまたは成長させるために適切な技術は、当業者によって選択されてよい。ここに記述され図示されている材料は層として形成されてきるが、その材料はそれらに制限されるものではなく他の三次元形状に形成されてもよい。
下記の詳細な記述において、添付の図面に対して言及がなされる。それはここの一部を形成し、またそこでは、図示の方法により、本発明が実施されてよい特定の実施形態が示されている。これらの実施形態は、当業者に本発明を実施可能にさせるのに十分詳細に記述されている。しかしながら、他の実施形態が利用されてもよく、構造的、論理的、および電気的変更が本発明の範囲からはずれることなく加えられてよい。ここに描かれている図解は、どの特定のシステム、論理デバイス、キャパシタレスメモリセル、または半導体デバイスの実際の図をも意味するものではなく、本発明を記述するために採用される理想化された表現にすぎない。ここに描かれる図は、一定の縮尺で描かれる必要はない。さらに、図面間で共通の要素は同じ数値で指示されている。
図１から図７ｂは、本発明の実施形態による製造工程の集積回路の部分断面図を示している。図１を参照することにより、少なくとも部分的に製造されあるいは中間的な、論理デバイス１０６の一部の実施形態が描かれている。論理デバイスは、その技術分野においてよく知られている。そのため、論理ゲートの構造的な詳細は、ここでは明快にするために、省略されている。簡略化された部分的に構築された論理デバイス１０６が、図１に図示されている。論理デバイス１０６は、その上にその論理デバイスが形成される基板１０２を含む。基板１０２は、半導体材料（例えば、シリコン、ガリウム砒素、リン化インジウム等）の完全なまたは部分的なウェーハ、ガラス上シリコン（ＳＯＧ）、セラミック上シリコン（ＳＯＣ）、またはサファイア上シリコン（ＳＯＳ）などの完全なまたは部分的な絶縁膜上シリコン（ＳＯＩ）タイプ基板、あるいは、任意の他の知られている適当な製造基板などの製造基板を備えている。ここに使用されるように、“ウェーハ”という用語は、他のバルク半導体基板と同様に、通常のウェーハを含んでいる。論理デバイス１０６は完全に製造されてよく、あるいは、論理デバイス１０６は部分的に製造されてよい。部分的に製造された論理デバイス１０６は、（一定の割合で縮尺はされずに）示されるように、破線で概略的に示される論理素子Ｌと、限定されない例として、二酸化ケイ素、ほうりんけい酸ガラス（ＢＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、りんけい酸ガラス（ＰＳＧ）、または同様のもので成る絶縁材料１１０によって囲まれている例えば銅またはアルミニウム配線を備える、複数レベルの（２つ描かれている）トレース１０８の形の金属配線の水平線を含んでよい。論理デバイス１０６は、上面１１２を有する。論理デバイス１０６は金属トレース１０８を含むため、全ての続いて起こる処理行為は、熱損傷を回避するために、約４００℃以下の温度で行われるべきである。
先の論理デバイス１０６が通常の技術を採用することにより製造された後、シリコンから成ってよい中間半導体基板が、論理デバイス１０６の表面上方に形成される。限定されない例として、その中間半導体基板は、いわゆるＳＭＡＲＴ−ＣＵＴ（登録商標）技術の変形されたものを用いてここに記述されている工程によって形成されてよい。そのような工程は、例えば、Ｂｒｕｅｌへの米国特許Ｎｏ．ＲＥ３９，４８４、Ａｓｐａｒその他の者への米国特許Ｎｏ．６．３０３，４６８、Ａｓｐａｒその他の者への米国特許６，３３５，２５８、Ｍｏｒｉｃｅａｕその他の者への米国特許Ｎｏ．６，７５６，２８６、Ａｓｐａｒその他の者への米国特許Ｎｏ．６，８０９，０４４、Ａｓｐａｒその他の者への米国特許Ｎｏ．６，９４６，３６５、およびＤｕｐｏｎｔへの米国特許出願公報Ｎｏ．２００６／００９９７７６に詳細に記述されている。しかしながら、もし低工程温度が維持されるならば、論理デバイスの表面上に半導体材料を製造するために適当な他の工程がまた使用されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）技術の通常の実施において、ドナーおよびアクセプタウェーハが約１０００℃から約１３００℃のオーダの高温アニールを使って共に接着される。しかしながら、論理デバイス１０６（図１）は、トレース１０８の形態の金属配線の存在により、そのような通常のウェーハ接着のための高温アニーリングにさらされて熱損傷無しに耐えることはできない。従って、以下に詳細に記述されるように、追加的なプラズマ活性化動作が、要求される接着温度を下げるために、通常のＳＭＡＲＴ−ＣＵＴ（登録商標）技術に統合されてよい。
図２は、例えばシリコン基板を備えるドナーウェーハ１１４を図示している。そのドナーウェーハ１１４は、上記段落中の特許文書の開示に記述されているように、水素イオン、不活性ガスまたは稀ガスとも呼ばれる希ガスのイオン、あるいはフッ素のイオンのような原子種が注入ゾーン１１７を創り出すための線量（ｄｏｓｅ）とエネルギーを使って注入がされた取付表面を有する。注入区域１１７は、その内側の境界がドナーウェーハ１１４内に示されている転送領域と特徴づけられてよい。注入区域１１７の内側境界１１８は、当業者にはよく知られているように、シリコンドナーウェーハ１１４の取付け表面１１９に実質的に平行に位置しており、また、原子種注入プロセスの選択されたパラメータに依存する所定の深さにある。その内側境界は、注入された種を備える微泡あるいは微空隙の層を備え、そして、ドナーウェーハ１１４の中に弱くされた構造を提供する。ドナーウェーハ１１４は、前述の段落中の特許文書の開示に従って、注入が効果的になる以上の温度で熱的に処理され、ウェーハ中で水晶構造の再配列および微泡または微空隙の凝結（癒合）をもたらす。
図３に示されるように、ドナーウェーハ１１４の取付表面１１９は、それでプラズマ１２０にさらされて、プラズマ活性化シリコン材料１２２を形成する。そのプラズマ１２０は、例えば、アルゴン、アルゴンおよび酸素、アルゴンおよび水素、水素、水素および酸素、窒素、アンモニア（ＮＨ4 ）、および水素／ヘリウムから成ってよい。プラズマ活性化シリコン材料表面は、もし水素プラズマが採用されたら、大量のダングリング（dangling）シリコン−水素結合が示される。プラズマ活性化シリコン表面は、ドナーウェーハ１１４の取付表面上に創られたイオン種（例えば水素）が大きく移動できることによって、論理デバイス（図１）をもつ基板１０２の隣接材料と酸化物反応の形で後続の結合（接着）作用の反応速度を増加させる。プラズマ活性化結合（接着）は、シリコンジェネシスコーポレーションに譲渡されたＦａｒｒｅｎｓその他の者への米国特許６，１８０，４９６に記述されている。
図４に示されるように、プラズマ処理されたシリコンドナーウェーハ１１４は、プラズマ活性化シリコン材料１２２が論理デバイスの上部表面１１２と接触するように、論理デバイスの上部表面１１２に重ねられる。
図５に示されるように、ドナーウェーハ１１４上のプラズマ活性化シリコン材料１２２は、その組立部品をほぼ４００℃以下の温度に熱することによって、論理デバイスの絶縁材料１１０の上部表面１１２に結合（接着）される。そのドナーウェーハ１１４の取付表面１１９は、プラズマ１２０（図３）にさらされて、プラズマ活性化シリコン材料を形成するので、そのドナーウェーハ１１４は、通常のウェーハ接着プロセスを用いた別な方法では要求されるであろうよりも十分に低い温度で、論理デバイスの絶縁材料１１０に結合（接着）されてよい。上述のように、接着の前のプラズマ活性化は、ドナーウェーハ１１４の表面上に創られたイオン種が大きく移動できることによって、ドナーウェーハ１１４と論理デバイスの絶縁材料１１０との間で起こる酸化物反応の反応速度を増加させる。その結果として、ドナーウェーハ１１４は、通常の技術を使って可能なものよりも低い温度で、論理デバイスに接着される。
図６に示されるように、注入区域１１７の境界１１８の上方（図が向く方向）のドナーウェーハ１１４の一部は、そのドナーウェーハ１１４に切断力を適用することにより裂かれて、分離されたドナーウェーハ部１２５および中間シリコン基板１２４を形成する。注入区域１１７内で内側境界の深さまで注入された水素またははその他のイオンは、切断力が適用されたときに、熱的に処理されたドナーウェーハ１１４内のシリコンに対して、内側境界１１８に沿って切断されやすくする。その内側境界１１８より下の、例えば約５０から約２００ナノメータ（約５００Åから約２０００Å）の厚さのドナーウェーハ１１４の部分は、論理デバイス１０６に結合（接着）されたままになって中間シリコン基板１２４になる。分離されたドナーウェーハ部分１２５の***の後に露出された中間シリコン基板１２４の表面１２６は、望ましくなく粗くぎざぎざしている。この欠陥を矯正するために、中間シリコン基板１２４の露出した表面１２６は、例えばグラインダー研磨、ウェットエッチング、および化学的−機械的研磨のうちの一つ以上のような技巧において知られている技術に従って、以下に記述するように、さらに進んだ処理のために望ましい程度にまで平らにされてよい。
図７ａは、露出された表面１２６が平らにされた後の中間シリコン基板１２４を有する論理デバイス１０６の図である。ひとたび中間シリコン基板１２４が結合（接着）されそしてその露出された表面１２６が平らにされると、その後メモリセルがその上に形成されてよい。例えば、フローティングボディーメモリセルとしてもまた知られているキャパシタレスＤＲＡＭメモリセルは、下部の論理デバイスに不利に影響を及ぼさないように、通常の低温技術を使って、中間シリコン基板上に製造されるようにすることができる。
図７ｂは、中間シリコン基板１２４中のキャパシタレスＤＲＡＭメモリセル１２８の製造の図である。露出された表面１２６が平らにされた後、通常のフォトリソグラフィ（写真製版）技術を使って中間シリコン基板がマスクおよびエッチングされ、ＤＲＡＭメモリセルの予定された位置の周囲に穴を形成する。その穴は、それで、隔離（絶縁）材１３０としての使用に適したＳｉＯx で埋められる。それは、絶縁体とも呼ばれてよく、例えばＳｉＯまたはＳｉＯ2 のような材料である。化学的機械的研磨が、中間シリコン基板の表面１２６から、余分な隔離（絶縁）材１３０を取り除くのに使用されてもよい。
図８は、中間シリコン基板１２４中に製造されるキャパシタレスＤＲＡＭメモリセル１２８の一つの実施形態を、拡大し、簡略化した断面図に図示している。実際には、複数のそのようなキャパシタレスＤＲＡＭセルが、論理デバイス１０６の上方にそれとともに連携して製造されるであろうことが理解されるであろう。キャパシタレスメモリセルは当業分野で知られている。そして、各々は一つのトランジスタセルを備えてよい。それにおいては、電荷はチャネルに蓄積され、そして毎数ミリ秒ごとにリフレッシュされる。その結果、多数のメモリセルが、専用のキャパシタ構造を要求する通常のＤＲＡＭセルにより使用されている領域と比較して、基板上の比較的に小さな領域にわたって製造されてよい。キャパシタレスメモリセル１２８は、隔離（絶縁）材１３０によって側面を囲まれている活性領域１３２を含む。その活性領域１３２は、中間シリコン基板１２４の単結晶シリコンから形成されてよい。中間シリコン基板１２４の全ての深さは、図８に示されるキャパシタレスメモリセル１２８を形成するのに使用されてよい。このとき、基板１０２上で基礎をなす絶縁体材料１１０は、活性領域１３２をそれより下と電気的に隔離している。
図８に示されるように、ゲート絶縁体１３６のためのｈｉｇｈ−ｋ（高誘電率）材料が活性領域１３２のための位置上に形成される。ゲート絶縁体１３６のための材料は、シリコン二酸化物よりも大きな誘電率を有する。ゲート絶縁体１３６は、ＡＬＤ技術によるブランケットデポジット、低温（例えば４００℃以下）酸化工程で酸化される金属またはそれらの組合せによって形成されてよい。ｈｉｇｈ ｋゲート絶縁体１３６のための適切な材料の例は、ハフニウム、シリケート、ジルコニウムシリケート、ハフニウム二酸化物、およびジルコニウム二酸化物を含む。金属ゲート１３８のための金属材料が、ｈｉｇｈ ｋゲートデポジション材料１３６の上に形成される。金属ゲート１３８および下部のゲート絶縁体１３６は、それで、当業者に知られているように、適切なエッチング液と組み合わせた通常のフォトリソグラフィ技術を使って画定される。
それから、ソースおよびドレイン領域１３４が、ゲート絶縁体１３６および金属ゲート１３８の側面の活性領域１３２の露出部分をドープすることにより形成される。そのソースおよびドレイン領域は、活性領域とは異なってドープされる。例えば、活性領域は、ｐ−ドープシリコンを備えてよいが、ソースおよびドレイン領域はｎ−ドープシリコンを備えてよい。ソースおよびドレイン領域のドーパント（不純物）は、マイクロ波アニール技術を使うことにより活性化される。マイクロ波アニール技術は、当分野において知られており、本発明の実施形態において、４００℃以下の温度でソースおよびドレイン領域を活性化するために使用されてよい。例えば、ドープされたソースおよびドレイン領域１３４は、それらの領域を約３５０℃でマイクロ波照射にさらすことにより活性化されてよい。メモリセル１２８に接続する追加的な金属トレース（図示しない）および論理デバイス１０６のさらに進んだ製造が、キャパシタレスＤＲＡＭメモリセル１２８が形成された後に、その組立部品上で仕上げられる。
他の実施形態において、複数キャパシタレスＤＲＡＭメモリセルが単一の論理デバイス上方に重ねて形成されてよい。これらの実施形態において、ＳｉＯx のような絶縁体材料が、第１のキャパシタレスメモリセルの上方に形成され、望むように平らにされてよい。それから、他のシリコン基板および第２のキャパシタレスメモリセルが、上述したような技術を用いて、第１のキャパシタレスメモリの上部にそれぞれ配置されて形成される。そのような構成は、図９に、概略的に図示されている。そこにおいて、論理素子はＬとして示され、メモリセルの２つの重ねられた面はそれぞれＭＣ１およびＭＣ２として示されている。されに他の実施形態において、シリコン基板は、その上に形成されるマルチコアプロセッサなどの複数の論理デバイスを含んでよい。それから各論理デバイスは、その上に少なくとも一つの関連するキャパシタレスＤＲＡＭメモリセルを伴う。そのような構造は、図１０に概略的に図示される。そこにおいて、各プロセッサコアは破線でＰＣとして示され、それと関連してメモリアレイを備えるメモリセルの重ねられたグループがＭＡとして示される。
論理デバイスの上部の上にメモリセルを製造することは、論理デバイスからそれに関連する重ねられたメモリセルまで、オングストローム（例えば約１００Åから約５００Åの範囲内）のオーダの短縮された信号長を可能にできる。この短い信号長は、通常のプロセッサの論理素子とメモリの間のミクロンメータの大きさの信号長と比較して、集積回路の製造を容易にすることに加えて、信号応答時間を改善できる。さらに、論理デバイス上でメモリセルを形成することは、集積回路を組み立てるために必要なシリコンの体積を減らすことができる。そのままのシリコンウェーハ基板は約１０００Åから５０００Åの厚さであるが、本発明の実施形態で採用されるシリコン層は、約５００Åから２０００Åの厚さだけにできる。このように、より小さな半導体基板を論理デバイスアレイのために使用できる。換言すれば、複数の論理デバイスアレイを、関連するメモリセルを伴うために、追加的なウェーハの実際領域（ｒｅａｌ ｅｓｔａｔｅ）を必要とすることなく、同じウェーハ上に形成されてよい。
前述した記述は多くの詳細を含むが、これらは本発明の範囲を限定するものではなく、いくつかの実施形態の説明を与えるにすぎない。同様に、本発明の他の実施形態が、本発明の範囲の範囲内に含まれて考案されてよい。異なる実施形態からの特徴が組合せとして採用されてよい。従って、本発明の範囲は、前述した記述によってよりも、添付された請求項およびそれらの法的な均等物によってのみ、表されそして限定される。請求項の趣旨および範囲にあるここに開示される本発明への全ての追加、削除、および変形は、本発明によって包含されることになる。
Claims (24)
- 論理素子および活性表面を有するウェーハを製造し、
前記ウェーハの活性表面に半導体材料を配置し、
前記半導体材料上に少なくとも一つのキャパシタレスメモリセルを製造する、
ことを特徴とする集積回路を製造するための方法。 - 請求項１に記載の方法であって、論理素子を備えるウェーハの製造は、シリコン基板上への少なくとも一つの論理デバイスの製造を備えることを特徴とする方法。
- 請求項２に記載の方法であって、少なくとも一つの論理デバイスの製造は、前記ウェーハの活性表面上の金属配線を備える論理デバイスの製造を備えることを特徴とする方法。
- 請求項３に記載の方法であって、絶縁体材料の中に前記金属配線を配置することを備えることを特徴とする方法。
- 請求項１に記載の方法であって、
前記ウェーハの活性表面に半導体材料を配置することは、
ドナーシリコンウェーハ中の或る深さにイオンを注入し、
前記ドナーシリコンウェーハを注入温度よりも高い温度に熱処理し、
前記ドナーシリコンウェーハの一つの側をプラズマにさらし、
前記プラズマにさらされたドナーシリコンウェーハの側を論理素子を備える前記ウェーハの活性表面に接着し、
前記ドナーシリコンウェーハの反対の側から十分な深さでシリコン材料を除去する、
ことを備えることを特徴とする方法。 - 請求項５に記載の方法であって、前記ドナーシリコンウェーハをプラズマにさらすことは、前記ドナーシリコンウェーハを、アルゴン、アルゴンおよび酸素、アルゴンおよび水素、水素、水素および酸素、窒素、アンモニア（ＮＨ4 ）、および水素／ヘリウムのうちの少なくとも一つにさらすことを含むことを備えることを特徴とする方法。
- 請求項５に記載の方法であって、前記ドナーシリコンウェーハを前記ウェーハの活性表面に接着することは、前記ドナーシリコンウェーハを前記論理素子を含むウェーハの活性表面に重ねておよそ約４００℃以下の温度に熱することを備えることを特徴とする方法。
- 請求項５に記載の方法であって、ドナーシリコンウェーハの表面を、そこからシリコン材料を除去して平らにすることをさらに備えることを特徴とする方法。
- クレーム１に記載の方法であって、
前記半導体材料上に少なくとも一つのキャパシタレスメモリセルを製造することは、
前記半導体材料の一部から、側面と底面が隔離材料によって十分に取り囲まれた活性領域を形成し、
前記活性領域上にｈｉｇｈ ｋ（高誘電率）ゲート絶縁体および金属ゲートを形成し、
前記活性領域からソース領域およびドレイン領域を形成する、
ことを備えることを特徴とする方法。 - 請求項９に記載の方法であって、
前記活性領域からソース領域およびドレイン領域を形成することは、
前記活性領域のソース領域およびドレイン領域のための位置にドープし、
およそ約４００℃以下の温度でのマイクロ波アニーリングによって前記ソース領域およびドレイン領域のための位置のドーパントを活性化する、
ことを備えることを特徴とする方法。 - 請求項１０に記載の方法であって、
前記活性領域上にｈｉｇｈ ｋゲート絶縁体を形成することは、
前記活性領域上に金属材料を形成し、
前記金属材料をおよそ４００℃以下の温度で酸化させる、
ことを備えることを特徴とする方法。 - ドナー基板内に前記ドナー基板表面を含む転送領域を定めるための表面を有する注入区域を形成し、
前記ドナー基板表面をプラズマにさらし、
前記ドナー基板表面を論理デバイス基板に接着し、
前記ドナー基板を前記注入区域の内側境界に沿って分離して前記論理デバイス基板に接着されている前記転送領域を残し、
前記転送領域に少なくとも一つのキャパシタレスメモリを製造する、
ことを備えることを特徴とする集積回路を形成する方法。 - 請求項１２に記載の方法であって、
前記転送領域に少なくとも一つのキャパシタレスメモリを製造することは、
前記転送領域の残り部分から隔離領域を用いて活性領域を隔離し、
前記活性領域上に、間にｈｉｇｈ ｋゲート絶縁体を挟んで、ゲート電極を形成し、
前記活性領域内のドレインおよびソースの位置に不純物を注入し、
前記不純物を活性化する、
ことを備えることを特徴とする方法。 - 請求項１３に記載の方法であって、前記不純物を活性化することは、マイクロ波アニーリングを備えることを特徴とする方法。
- 請求項１２に記載の方法であって、ドナー基板内に注入区域を形成することは、前記ドナー基板に、前記ドナー基板内のおおむね均一の深さに、水素イオンを注入することを備えることを特徴とする方法。
- 請求項１２に記載の方法であって、前記ドナー基板表面をプラズマにさらすことは、前記ドナー基板表面をプラズマにさらして前記ドナー基板表面上に活性化イオン種を供給することをさらに備えることを特徴とする方法。
- 基板上に少なくとも一つの論理デバイス部分を形成し、
ドナー基板にその表面からイオンを注入して前記ドナー基板内に注入区域を形成し、
前記注入区域を備える前記ドナー基板を熱処理し、
前記ドナー基板の表面をプラズマにさらし、
前記ドナー基板の表面を約４００℃以下の温度に熱することにより前記ドナー基板の表面を少なくとも一つの論理デバイス部分を含む前記基板の表面に接着し、
前記ドナー基板の一部を前記注入区域の内側境界に沿って除去して、少なくとも一つの論理デバイス部分を含む前記基板に接着されている前記ドナー基板の他の部分を残し、
前記ドナー基板の前記他の部分の露出された表面を研磨し、
前記ドナー基板の前記他の部分から隔離領域を用いて活性領域を隔離し、
前記活性領域上にｈｉｇｈ ｋゲート絶縁体を形成し、
前記ｈｉｇｈ ｋゲート絶縁体上に金属ゲート形成し、
前記活性領域の一部に不純物を注入し、
前記活性領域の一部内の前記注入された不純物を、マイクロ波アニーリングによって約４００℃以下の温度で活性化してドレイン領域およびソース領域を形成する、
ことを備えることを特徴とする半導体デバイスを形成する方法。 - 半導体基板上に少なくとも一つの論理デバイスと、
前記半導体基板上に中間シリコン基板と、
前記少なくとも一つの論理デバイスの上方の前記中間シリコン基板上にキャパシタレスメモリセルと、
を備えることを特徴とする集積回路。 - 請求項１８に記載の集積回路であって、
前記キャパシタレスメモリセルは、
隔離材料によって十分に物理的に隔離される活性領域と、
前記活性領域内に形成されるドレイン領域およびソース領域と、
前記ドレイン領域およびソース領域間で前記活性領域上に形成されるｈｉｇｈ ｋ絶縁体と、
前記ｈｉｇｈ ｋ絶縁体上に形成される金属ゲートと、
を備えることを特徴とする集積回路。 - 請求項１９に記載の集積回路であって、前記ｈｉｇｈ ｋ絶縁体は、ハフニウムシリケート、ジルコニウムシリケート、ハフニウム二酸化物、およびジルコニウム二酸化物の少なくとも一つを備えることを特徴とする集積回路。
- 請求項２０に記載の集積回路であって、前記論理デバイスと前記キャパシタレスメモリ間の距離は、約１００Åから５００Å以上ではないことを特徴とする集積回路。
- 請求項１９に記載の集積回路であって、前記少なくとも一つ論理デバイスは、絶縁体材料間に配置された金属配線を備えることを特徴とする集積回路。
- 請求項２２に記載の集積回路であって、前記中間シリコン基板は前記絶縁材料に接着されることを特徴とする集積回路。
- 基板と、
論理機能を実行するための少なくとも二つのプロセッサと、
前記少なくとも二つのプロセッサ上に半導体基板と、
前記少なくとも二つのプロセッサの各々の上方の前記半導体基板上に複数のキャパシタレスメモリセルと、
を備えることを特徴とするマルチコアマイクロプロセッサ。
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