JP2012256668A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、特に、閾値電圧が互いに異なる複数のＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a plurality of MISFETs (Metal Insulator Semiconductor Field Effect Transistors) having different threshold voltages and a manufacturing method thereof.
近年、半導体集積回路装置の高速化と低消費電力化とを両立させるために、Ｍｕｌｔｉ−Ｖｔ技術が一般的に使われている。Ｍｕｌｔｉ−Ｖｔ技術とは、導電型が互いに同一で且つ閾値電圧が互いに異なる複数のＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称する）を同一の半導体基板に混載させる技術である。例えば、高速動作が要求される回路には、閾値電圧が低いＭＩＳトランジスタを用い、低消費電力が要求される回路には、閾値電圧が高いＭＩＳトランジスタを用いる。このように、回路に要求される機能に応じた閾値電圧を有する複数のＭＩＳトランジスタを、同一の半導体基板に混載する。 In recent years, the Multi-Vt technology is generally used in order to achieve both high speed and low power consumption of a semiconductor integrated circuit device. The multi-Vt technology is a technology in which a plurality of MISFETs (hereinafter referred to as “MIS transistors”) having the same conductivity type and different threshold voltages are mixedly mounted on the same semiconductor substrate. For example, a MIS transistor having a low threshold voltage is used for a circuit that requires high speed operation, and a MIS transistor having a high threshold voltage is used for a circuit that requires low power consumption. In this way, a plurality of MIS transistors having threshold voltages corresponding to functions required for the circuit are mixedly mounted on the same semiconductor substrate.
導電型が互いに同一のＭＩＳトランジスタの閾値電圧を互いに異ならせる手法として、例えば、次の手法が提案されている（例えば特許文献１参照）。第１のｐ型チャネル領域におけるｐ型不純物の不純物濃度を、第２のｐ型チャネル領域におけるｐ型不純物の不純物濃度に比べて低くする。これにより、第１のｐ型チャネル領域の上に形成されたゲート電極を有する第１のＮ型ＭＩＳトランジスタの閾値電圧を、第２のｐ型チャネル領域の上に形成されたゲート電極を有する第２のＮ型ＭＩＳトランジスタの閾値電圧に比べて低くすることができる。 As a technique for making the threshold voltages of MIS transistors having the same conductivity type different from each other, for example, the following technique has been proposed (for example, see Patent Document 1). The impurity concentration of the p-type impurity in the first p-type channel region is set lower than the impurity concentration of the p-type impurity in the second p-type channel region. As a result, the threshold voltage of the first N-type MIS transistor having the gate electrode formed on the first p-type channel region is set to the threshold voltage of the first N-type MIS transistor having the gate electrode formed on the second p-type channel region. The threshold voltage of the second N-type MIS transistor can be lowered.
しかしながら、上記の手法の場合、次に示す問題がある。第２のｐ型チャネル領域におけるｐ型不純物の不純物濃度は、第１のｐ型チャネル領域におけるｐ型不純物の不純物濃度に比べて高い。このため、半導体装置の動作時に、第２のｐ型チャネル領域に含まれるｐ型不純物は、第１のｐ型チャネル領域に含まれるｐ型不純物に比べて、キャリアと衝突し易くなる。このため、第２のｐ型チャネル領域では、第１のｐ型チャネル領域に比べて、キャリアが散乱し易くなるので、第２のＮ型ＭＩＳトランジスタでは、第１のＮ型ＭＩＳトランジスタに比べて、キャリア移動度が低下するという問題がある。 However, the above method has the following problems. The impurity concentration of the p-type impurity in the second p-type channel region is higher than the impurity concentration of the p-type impurity in the first p-type channel region. For this reason, during the operation of the semiconductor device, the p-type impurity contained in the second p-type channel region is more likely to collide with carriers than the p-type impurity contained in the first p-type channel region. For this reason, carriers are more likely to be scattered in the second p-type channel region than in the first p-type channel region. Therefore, the second N-type MIS transistor is more difficult than the first N-type MIS transistor. There is a problem that the carrier mobility is lowered.
そこで、上記の問題を解決するために、ポケット領域を有するＭＩＳトランジスタを備えた半導体装置が提案されている（例えば特許文献２参照）。従来の半導体装置の製造方法について、図６(a) 〜(c) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図６(a) 〜図７(c) において、左側に示す「Ｌｖｔ領域」とは、閾値電圧が相対的に低いＮ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「Ｈｖｔ領域」とは、閾値電圧が相対的に高いＮ型ＭＩＳトランジスタが形成される領域を示している。 Therefore, in order to solve the above problem, a semiconductor device including a MIS transistor having a pocket region has been proposed (for example, see Patent Document 2). A conventional method for manufacturing a semiconductor device will be described with reference to FIGS. 6 (a) to 6 (c) and FIGS. 7 (a) to 7 (c). FIG. 6A to FIG. 7C are cross-sectional views in the gate length direction showing the conventional method of manufacturing a semiconductor device in the order of steps. 6A to 7C, the “Lvt region” shown on the left side indicates a region where an N-type MIS transistor having a relatively low threshold voltage is formed, and the “Hvt region” shown on the right side. Indicates a region where an N-type MIS transistor having a relatively high threshold voltage is formed.
まず、図６(a) に示すように、半導体基板１０１の上部に、素子分離領域１０２を形成する。これにより、半導体基板１０１におけるＬｖｔ領域には、活性領域１０１ａが形成され、半導体基板１０１におけるＨｖｔ領域には、活性領域１０１ｂが形成される。素子分離領域１０２は、活性領域１０１ａと活性領域１０１ｂとの間に位置する素子分離部１０２Ｘを有する。その後、半導体基板１０１にｐ型不純物をイオン注入して、ｐ型ウェル領域１０３ａ及びｐ型ウェル領域１０３ｂを形成する。その後、活性領域１０１ａにｐ型不純物をイオン注入して、ｐ型チャネル領域１０４ａを形成する。それと共に、活性領域１０１ｂにｐ型不純物をイオン注入して、ｐ型チャネル領域１０４ｂを形成する。ｐ型チャネル領域１０４ａとｐ型チャネル領域１０４ｂとは、同一のイオン注入により形成されるため、ｐ型チャネル領域１０４ａの注入ドーズ量とｐ型チャネル領域１０４ｂの注入ドーズ量とは、同一である。その後、活性領域１０１ａの上及び活性領域１０１ｂの上に、ゲート絶縁膜用膜１０５を形成する。その後、ゲート絶縁膜用膜１０４の上に、ゲート電極用膜１０６を形成する。
First, as shown in FIG. 6A, an
次に、図６(b) に示すように、ゲート電極用膜１０６及びゲート絶縁膜用膜１０５を順次パターニングする。これにより、活性領域１０１ａの上には、ゲート絶縁膜１０５ａ及びゲート電極１０６ａが順次形成され、活性領域１０１ｂの上には、ゲート絶縁膜１０５ｂ及びゲート電極１０６ｂが順次形成される。
Next, as shown in FIG. 6B, the
次に、図６(c) に示すように、Ｌｖｔ領域を露出し且つＨｖｔ領域を覆うレジストパターンＲｅ１を形成する。その後、ゲート電極１０６ａ及びレジストパターンＲｅ１をマスクとして、注入角度が０°のイオン注入条件で、活性領域１０１ａにｎ型不純物をイオン注入して、ｎ型エクステンション注入領域１０７ａを形成する。その後、ゲート電極１０６ａ及びレジストパターンＲｅ１をマスクとして、注入角度が２５°のイオン注入条件で、活性領域１０１ａにｐ型不純物をイオン注入して、ｐ型ポケット注入領域１０８ａを形成する。その後、レジストパターンＲｅ１を除去する。
Next, as shown in FIG. 6C, a resist pattern Re1 that exposes the Lvt region and covers the Hvt region is formed. Thereafter, using the
次に、図７(a) に示すように、Ｌｖｔ領域を覆い且つＨｖｔ領域を露出するレジストパターンＲｅ２を形成する。その後、レジストパターンＲｅ２及びゲート電極１０６ｂをマスクとして、注入角度が０°のイオン注入条件で、活性領域１０１ｂにｎ型不純物をイオン注入して、ｎ型エクステンション注入領域１０９ｂを形成する。その後、レジストパターンＲｅ２及びゲート電極１０６ｂをマスクとして、注入角度が２５°のイオン注入条件で、活性領域１０１ｂにｐ型不純物をイオン注入して、ｐ型ポケット注入領域１１０ｂを形成する。このとき、ｐ型ポケット注入領域１１０ｂの注入ドーズ量を、ｐ型ポケット注入領域１０８ａの注入ドーズ量に比べて多くする。その後、レジストパターンＲｅ２を除去する。
Next, as shown in FIG. 7A, a resist pattern Re2 that covers the Lvt region and exposes the Hvt region is formed. Thereafter, using the resist pattern Re2 and the
次に、図７(b) に示すように、ゲート電極１０６ａの側面上に、サイドウォール１１１ａを形成する。それと共に、ゲート電極１０６ｂの側面上に、サイドウォール１１１ｂを形成する。その後、ゲート電極１０６ａ及びサイドウォール１１１ａをマスクとして、活性領域１０１ａにｎ型不純物をイオン注入して、ｎ型ソースドレイン注入領域１１２ａを形成する。それと共に、ゲート電極１０６ｂ及びサイドウォール１１１ｂをマスクとして、活性領域１０１ｂにｎ型不純物をイオン注入して、ｎ型ソースドレイン注入領域１１２ｂを形成する。
Next, as shown in FIG. 7B, a
次に、図７(c) に示すように、半導体基板１０１に対して、熱処理を行う。熱処理により、ｎ型エクステンション注入領域１０７ａ及びｎ型エクステンション注入領域１０９ｂの各々に含まれるｎ型不純物を活性化して、ｎ型エクステンション領域１０７Ａ及びｎ型エクステンション領域１０９Ｂを形成する。それと共に、熱処理により、ｐ型ポケット注入領域１０８ａ及びｐ型ポケット注入領域１１０ｂの各々に含まれるｐ型不純物を活性化して、ｐ型ポケット領域１０８Ａ及びｐ型ポケット領域１１０Ｂを形成する。それと共に、熱処理により、ｎ型ソースドレイン注入領域１１２ａ及びｎ型ソースドレイン注入領域１１２ｂの各々に含まれるｎ型不純物を活性化して、ｎ型ソースドレイン領域１１２Ａ及びｎ型ソースドレイン領域１１２Ｂを形成する。
Next, as shown in FIG. 7C, the
以上のようにして、従来の半導体装置を製造する。 As described above, a conventional semiconductor device is manufactured.
従来では、ｐ型ポケット注入領域１１０ｂの注入ドーズ量を、ｐ型ポケット注入領域１０８ａの注入ドーズ量に比べて多くして、ｐ型ポケット領域１１０Ｂにおけるｐ型不純物の不純物濃度を、ｐ型ポケット領域１０８Ａにおけるｐ型不純物の不純物濃度に比べて高くする。これにより、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧を、Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧に比べて高くする。
Conventionally, the implantation dose amount of the p-type
なお、ポケット領域におけるゲート電極の下に入り込む部分のゲート長方向の幅は、エクステンション領域におけるゲート電極の下に入り込む部分のゲート長方向の幅に比べて大きい必要がある。このため、従来では、ｐ型ポケット注入領域１０８ａ，１１０ｂの注入角度（例えば２５°）を、ｎ型エクステンション注入領域１０７ａ，１０９ｂの注入角度（例えば０°）に比べて大きくする。
Note that the width in the gate length direction of the portion entering the gate electrode in the pocket region needs to be larger than the width in the gate length direction of the portion entering the gate electrode in the extension region. For this reason, conventionally, the implantation angle (for example, 25 °) of the p-type
しかしながら、従来の半導体装置では、以下に示す問題がある。 However, the conventional semiconductor device has the following problems.
従来では、図６(c) に示すように、レジストパターンＲｅ１をマスクとして、注入角度が２５°のイオン注入条件で、活性領域１０１ａにｐ型不純物をイオン注入して、注入ドーズ量が相対的に少ないｐ型ポケット注入領域１０８ａを形成する。その後、図７(a) に示すように、レジストパターンＲｅ２をマスクとして、注入角度が２５°のイオン注入条件で、活性領域１０１ｂにｐ型不純物をイオン注入して、注入ドーズ量が相対的に多いｐ型ポケット注入領域１１０ｂを形成する。
Conventionally, as shown in FIG. 6C, using the resist pattern Re1 as a mask, p-type impurities are ion-implanted into the
このため、シャドウイング（shadowing）効果が発生する。「シャドウイング効果」とは、レジストパターンの側方に位置する部分が、影（シャドウ）の部分、即ち、イオンの注入が遮られる部分となって、該部分にイオンが注入されないことをいう。このため、シャドウイング効果の発生を考慮して、レジストパターンＲｅ１，Ｒｅ２を活性領域１０１ａ，１０１ｂから離間させる必要があり、素子分離領域１０２における活性領域１０１ａと活性領域１０１ｂとの間に位置する素子分離部１０２Ｘに、レジストパターンＲｅ１，Ｒｅ２を活性領域１０１ａ，１０１ｂから離間させるための第１，第２の離間部分を設ける必要がある。
For this reason, a shadowing effect occurs. The “shadowing effect” means that a portion located on the side of the resist pattern becomes a shadow portion, that is, a portion where ion implantation is blocked, and ions are not implanted into the portion. For this reason, it is necessary to separate the resist patterns Re1 and Re2 from the
具体的には、図６(c) に示すように、ｐ型ポケット注入領域１０８ａの注入角度をθ１とし、レジストパターンＲｅ１の膜厚をｔ１とした場合、レジストパターンＲｅ１のゲート長方向の側面から距離ｄ１までの部分が、影の部分となる。よって、レジストパターンＲｅ１のゲート長方向の側面を、活性領域１０１ａのゲート長方向の一端から、少なくとも距離ｄ１だけ離間する必要がある。言い換えれば、素子分離部１０２Ｘに、レジストパターンＲｅ１によるシャドウイング効果の発生を考慮した第１の離間部分を設け、第１の離間部分のゲート長方向の第１の幅が、少なくとも距離ｄ１以上を有する必要がある（第１の幅≧距離ｄ１）。距離ｄ１は、以下の[数式１]で表される。なお、注入角度θ１とは、図６(c) から判るように、活性領域１０１ａにおけるゲート電極１０６ａの直下に位置する領域の表面の法線（点線参照）に対して傾斜する角度をいう。
Specifically, as shown in FIG. 6C, when the implantation angle of the p-type
ｄ１＝ｔ１×ｔａｎθ１・・・[数式１]
図７(a) に示すように、ｐ型ポケット注入領域１１０ｂの注入角度をθ２とし、レジストパターンＲｅ２の膜厚をｔ２とした場合、レジストパターンＲｅ２のゲート長方向の側面から距離ｄ２までの部分が、影の部分となる。よって、レジストパターンＲｅ２のゲート長方向の側面を、活性領域１０１ｂのゲート長方向の一端から、少なくとも距離ｄ２だけ離間する必要がある。言い換えれば、素子分離部１０２Ｘに、レジストパターンＲｅ２によるシャドウイング効果の発生を考慮した第２の離間部分を設け、第２の離間部分のゲート長方向の第２の幅が、少なくとも距離ｄ２以上を有する必要がある（第２の幅≧距離ｄ２）。距離ｄ２は、以下の[数式２]で表される。なお、注入角度θ２とは、図７(a) から判るように、活性領域１０１ｂにおけるゲート電極１０６ｂの直下に位置する領域の表面の法線（点線参照）に対して傾斜する角度をいう。
d1 = t1 × tan θ1 (Equation 1)
As shown in FIG. 7A, when the implantation angle of the p-type
ｄ２＝ｔ２×ｔａｎθ２・・・[数式２]
従って、素子分離部１０２Ｘに、第１の幅が少なくとも距離ｄ１以上を有する第１の離間部分、及び第２の幅が少なくとも距離ｄ２以上を有する第２の離間部分を設ける必要がある。
d2 = t2 × tan θ2 [Formula 2]
Therefore, it is necessary to provide the
例えば、ゲート電極１０６ａ，１０６ｂのゲート長が、４５ｎｍである場合、膜厚ｔ１，ｔ２は、３００ｎｍであり、注入角度θ１，θ２は、２５°である。よって、距離ｄ１，ｄ２は、１４０ｎｍ（＝３００ｎｍｘｔａｎ２５°）であり、第１，第２の幅は、少なくとも１４０ｎｍ以上である。このため、素子分離部１０２Ｘのゲート長方向の幅を、少なくとも２８０ｎｍ（＝１４０ｎｍ＋１４０ｎｍ）以上にする必要がある。このように、素子分離部１０２Ｘのゲート長方向の幅を、活性領域１０１ａ及び活性領域１０１ｂの加工マージン・電気特性的なマージンが考慮された必要な最小分離幅（例えば５０ｎｍ）よりも遙かに大きい幅にせざるを得ず、素子分離部１０２Ｘに、ゲート長方向の幅が例えば２３０ｎｍ（＝２８０ｎｍー５０ｎｍ）の余分なマージン（余白）が必要とされる。
For example, when the gate length of the
以上説明したように、従来では、素子分離部１０２Ｘに、レジストパターンＲｅ１，Ｒｅ２によるシャドウイング効果の発生を考慮した第１，第２の離間部分を設ける必要がある。このため、素子分離部１０２Ｘのゲート長方向の幅を、活性領域１０１ａ及び活性領域１０１ｂの加工マージン・電気特性的なマージンが考慮された必要な最小分離幅よりも大きい幅にせざるを得ず、素子分離部１０２Ｘに、余分なマージンが必要とされる。このため、素子分離領域１０２を縮小化することができず、半導体装置を微細化することができないという問題がある。
As described above, conventionally, it is necessary to provide the
前記に鑑み、本発明の目的は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置において、素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることである。 In view of the above, an object of the present invention is to reduce the element isolation region while reducing the threshold voltage of the first MIS transistor in the semiconductor device including the first MIS transistor and the second MIS transistor. It is to make it lower than the threshold voltage of the transistor.
前記の目的を達成するため、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１の活性領域における第１のゲート電極の側方下に位置する領域に形成された第１導電型の第１のエクステンション領域と、第１の活性領域における第１のエクステンション領域の下に形成された第２導電型の第１のポケット領域と、第１の活性領域における第１のポケット領域の下に形成された拡散抑制不純物を含む第１の拡散抑制領域とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２の活性領域における第２のゲート電極の側方下に位置する領域に形成された第１導電型の第２のエクステンション領域と、第２の活性領域における第２のエクステンション領域の下に形成された第２導電型の第２のポケット領域とを備え、第１の活性領域における第１のゲート電極の直下に位置する領域の表面から第１のポケット領域の下面までの拡散深さは、第２の活性領域における第２のゲート電極の直下に位置する領域の表面から第２のポケット領域の下面までの拡散深さに比べて浅い。 In order to achieve the above object, a semiconductor device according to the present invention includes a first MIS transistor and a second MIS transistor, and the first MIS transistor is a first MIS transistor in a semiconductor substrate. A first gate insulating film formed on the active region, a first gate electrode formed on the first gate insulating film, and a laterally lower side of the first gate electrode in the first active region A first conductivity type first extension region formed in a region to be formed, a second conductivity type first pocket region formed below the first extension region in the first active region, and a first And a first diffusion suppression region including a diffusion suppression impurity formed under the first pocket region in the active region, and the second MIS transistor is formed on the second active region in the semiconductor substrate. The second gate insulating film, the second gate electrode formed on the second gate insulating film, and the second active region is formed in a region located laterally below the second gate electrode. A second extension region of the first conductivity type, and a second pocket region of the second conductivity type formed below the second extension region in the second active region. The diffusion depth from the surface of the region located immediately below the first gate electrode to the lower surface of the first pocket region is the second depth from the surface of the region located immediately below the second gate electrode in the second active region. Shallow than the diffusion depth to the bottom surface of the pocket area.
本発明に係る半導体装置によると、第１のポケット領域の下には、第１の拡散抑制領域が形成されている。これにより、熱処理時に、第１の拡散抑制注入領域に含まれる拡散抑制不純物により、第１のポケット注入領域に含まれる第２導電型の不純物が拡散することを抑制することができる。このため、第１の重なり部分における第２導電型の不純物の不純物濃度を、第２の重なり部分における第２導電型の不純物の不純物濃度に比べて低くすることができる。従って、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができる。「第１の重なり部分」とは、第１のゲート電極におけるゲート長方向の両端部の下に位置し、且つ、第１のポケット領域と第１のチャネル領域とが重なっている部分をいう。「第２の重なり部分」とは、第２のゲート電極におけるゲート長方向の両端部の下に位置し、且つ、第２のポケット領域と第２のチャネル領域とが重なっている部分をいう。 According to the semiconductor device of the present invention, the first diffusion suppression region is formed under the first pocket region. Thereby, at the time of heat processing, it can suppress that the 2nd conductivity type impurity contained in a 1st pocket implantation area | region is diffused by the diffusion suppression impurity contained in a 1st diffusion suppression implantation area | region. Therefore, the impurity concentration of the second conductivity type impurity in the first overlapping portion can be made lower than the impurity concentration of the second conductivity type impurity in the second overlapping portion. Therefore, the threshold voltage of the first MIS transistor can be made lower than the threshold voltage of the second MIS transistor. The “first overlapping portion” refers to a portion that is located below both ends of the first gate electrode in the gate length direction and that the first pocket region and the first channel region overlap. The “second overlapping portion” refers to a portion that is located under both ends of the second gate electrode in the gate length direction and that the second pocket region and the second channel region overlap.
さらに、第１のポケット注入領域と第２のポケット注入領域とを、同一のイオン注入により形成することができる。このため、素子分離領域における第１の活性領域と第２の活性領域との間に位置する素子分離部に、従来のようにレジストパターンによるシャドウイング効果の発生を考慮した離間部分を設ける必要がない。このため、素子分離部のゲート長方向の幅を、第１の活性領域及び第２の活性領域の加工マージン・電気特性的なマージンが考慮された必要な最小分離幅にして、小さくすることができる。従って、素子分離領域を縮小化することができ、半導体装置を微細化することができる。 Furthermore, the first pocket implantation region and the second pocket implantation region can be formed by the same ion implantation. For this reason, it is necessary to provide a separation portion in consideration of the occurrence of the shadowing effect due to the resist pattern in the element isolation portion located between the first active region and the second active region in the element isolation region as in the prior art. Absent. For this reason, the width of the element isolation portion in the gate length direction can be reduced to a required minimum isolation width in consideration of the processing margin and the electrical characteristic margin of the first active region and the second active region. it can. Accordingly, the element isolation region can be reduced and the semiconductor device can be miniaturized.
以上のように、素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができる。 As described above, the threshold voltage of the first MIS transistor can be made lower than the threshold voltage of the second MIS transistor while reducing the element isolation region.
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、第１のＭＩＳトランジスタよりも高い閾値電圧を有することが好ましい。 In the semiconductor device according to the present invention, the second MIS transistor preferably has a higher threshold voltage than the first MIS transistor.
本発明に係る半導体装置において、第１の活性領域における第１のゲート電極の下に位置する領域に形成された第２導電型の第１のチャネル領域と、第２の活性領域における第２のゲート電極の下に位置する領域に形成された第２導電型の第２のチャネル領域とをさらに備え、第１の活性領域における、第１のゲート電極におけるゲート長方向の両端部の下に位置する領域には、第１のチャネル領域と第１のポケット領域とが重なっている第１の重なり部分が形成され、第２の活性領域における、第２のゲート電極におけるゲート長方向の両端部の下に位置する領域には、第２のチャネル領域と第２のポケット領域とが重なっている第２の重なり部分が形成されていることが好ましい。 In the semiconductor device according to the present invention, the first channel region of the second conductivity type formed in the region located under the first gate electrode in the first active region, and the second channel in the second active region. A second channel region of the second conductivity type formed in a region located under the gate electrode, and located under both ends of the first active region in the gate length direction of the first gate electrode. In the region to be formed, a first overlapping portion where the first channel region and the first pocket region overlap each other is formed, and in the second active region, both end portions of the second gate electrode in the gate length direction are formed. It is preferable that a second overlapping portion in which the second channel region and the second pocket region overlap is formed in the lower region.
本発明に係る半導体装置において、第１の重なり部分における第２導電型の不純物の不純物濃度は、第２の重なり部分における第２導電型の不純物の不純物濃度に比べて低いことが好ましい。 In the semiconductor device according to the present invention, the impurity concentration of the second conductivity type impurity in the first overlapping portion is preferably lower than the impurity concentration of the second conductivity type impurity in the second overlapping portion.
本発明に係る半導体装置において、第１の重なり部分のゲート長方向の幅は、第２の重なり部分のゲート長方向の幅に比べて小さいことが好ましい。 In the semiconductor device according to the present invention, the width of the first overlapping portion in the gate length direction is preferably smaller than the width of the second overlapping portion in the gate length direction.
本発明に係る半導体装置において、第１のポケット領域の幅は、第２のポケット領域の幅に比べて小さいことが好ましい。 In the semiconductor device according to the present invention, the width of the first pocket region is preferably smaller than the width of the second pocket region.
本発明に係る半導体装置において、第１のチャネル領域における第１のポケット領域と重なっていない部分における第２導電型の不純物の不純物濃度は、第２のチャネル領域における第２のポケット領域と重なっていない部分における第２導電型の不純物の不純物濃度と同程度であってもよい。 In the semiconductor device according to the present invention, the impurity concentration of the second conductivity type impurity in the portion of the first channel region that does not overlap with the first pocket region overlaps with the second pocket region in the second channel region. It may be approximately the same as the impurity concentration of the second conductivity type impurity in the non-existing portion.
本発明に係る半導体装置において、第１のポケット領域は、拡散抑制不純物を含んでいることが好ましい。 In the semiconductor device according to the present invention, the first pocket region preferably contains a diffusion suppressing impurity.
本発明に係る半導体装置において、第１のエクステンション領域は、拡散抑制不純物を含んでいてもよい。 In the semiconductor device according to the present invention, the first extension region may contain a diffusion suppressing impurity.
本発明に係る半導体装置において、拡散抑制不純物は、導電性を持たない不純物であることが好ましい。 In the semiconductor device according to the present invention, the diffusion suppressing impurity is preferably an impurity having no conductivity.
本発明に係る半導体装置において、第２導電型はｐ型であり、拡散抑制不純物は、窒素、炭素及びフッ素のうちの少なくとも１つの不純物であることが好ましい。 In the semiconductor device according to the present invention, it is preferable that the second conductivity type is p-type, and the diffusion suppressing impurity is at least one impurity of nitrogen, carbon, and fluorine.
本発明に係る半導体装置において、第２導電型はｎ型であり、拡散抑制不純物は、アルゴン、ゲルマニウム及びシリコンのうちの少なくとも１つの不純物であることが好ましい。 In the semiconductor device according to the present invention, it is preferable that the second conductivity type is n-type, and the diffusion suppression impurity is at least one impurity of argon, germanium, and silicon.
本発明に係る半導体装置において、第２の活性領域における第２のポケット領域の下には、拡散抑制不純物を含む拡散抑制領域は形成されていなくてもよい。 In the semiconductor device according to the present invention, the diffusion suppression region including the diffusion suppression impurity may not be formed below the second pocket region in the second active region.
本発明に係る半導体装置において、第２の活性領域における第２のポケット領域の下に形成された拡散抑制不純物を含む第２の拡散抑制領域をさらに備え、第２の拡散抑制領域における拡散抑制不純物の不純物濃度は、第１の拡散抑制領域における拡散抑制不純物の不純物濃度に比べて低いことが好ましい。 The semiconductor device according to the present invention further includes a second diffusion suppression region including a diffusion suppression impurity formed under the second pocket region in the second active region, and the diffusion suppression impurity in the second diffusion suppression region The impurity concentration of is preferably lower than the impurity concentration of the diffusion suppressing impurity in the first diffusion suppressing region.
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に設けられた第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に設けられた第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、第２の活性領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ａ）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に、第１導電型の第１のエクステンション領域と第２導電型の第１のポケット領域と拡散抑制不純物を含む第１の拡散抑制領域とを形成する一方、第２の活性領域における第２のゲート電極の側方下に位置する領域に、第１導電型の第２のエクステンション領域と第２導電型の第２のポケット領域とを形成する工程（ｂ）とを備え、工程（ｂ）では、第１のエクステンション領域の下に第１のポケット領域が形成され、第１のポケット領域の下に第１の拡散抑制領域が形成され、第２のエクステンション領域の下に第２のポケット領域が形成され、第１の活性領域における第１のゲート電極の直下に位置する領域の表面から第１のポケット領域の下面までの拡散深さは、第２の活性領域における第２のゲート電極の直下に位置する領域の表面から第２のポケット領域の下面までの拡散深さに比べて浅い。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a first MIS transistor provided on a first active region in a semiconductor substrate, and a second active region in the semiconductor substrate. A method of manufacturing a semiconductor device including a second MIS transistor, wherein a first gate electrode is formed on a first active region via a first gate insulating film, and a second active A step (a) of forming a second gate electrode on the region via a second gate insulating film, and a region located below the first gate electrode in the first active region; Forming a first extension region of a type, a first pocket region of a second conductivity type, and a first diffusion suppression region containing a diffusion suppression impurity, while being lateral to the second gate electrode in the second active region In the area located below, A step (b) of forming a second extension region of the conductivity type and a second pocket region of the second conductivity type. In the step (b), the first pocket region is provided below the first extension region. , A first diffusion suppression region is formed under the first pocket region, a second pocket region is formed under the second extension region, and the first gate electrode in the first active region is formed The diffusion depth from the surface of the region located immediately below the first pocket region to the lower surface of the first pocket region is from the surface of the region located immediately below the second gate electrode in the second active region to the lower surface of the second pocket region. Shallow than the diffusion depth up to.
本発明に係る半導体装置の製造方法によると、第１のポケット領域の下に、第１の拡散抑制領域を形成する。これにより、熱処理時に、第１の拡散抑制注入領域に含まれる拡散抑制不純物により、第１のポケット注入領域に含まれる第２導電型の不純物が拡散することを抑制することができる。このため、第１の重なり部分における第２導電型の不純物の不純物濃度を、第２の重なり部分における第２導電型の不純物の不純物濃度に比べて低くすることができる。従って、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができる。 According to the semiconductor device manufacturing method of the present invention, the first diffusion suppression region is formed under the first pocket region. Thereby, at the time of heat processing, it can suppress that the 2nd conductivity type impurity contained in a 1st pocket implantation area | region is diffused by the diffusion suppression impurity contained in a 1st diffusion suppression implantation area | region. Therefore, the impurity concentration of the second conductivity type impurity in the first overlapping portion can be made lower than the impurity concentration of the second conductivity type impurity in the second overlapping portion. Therefore, the threshold voltage of the first MIS transistor can be made lower than the threshold voltage of the second MIS transistor.
さらに、第１のポケット注入領域と第２のポケット注入領域とを、同一のイオン注入により形成することができる。このため、素子分離領域における第１の活性領域と第２の活性領域との間に位置する素子分離部に、従来のようにレジストパターンによるシャドウイング効果の発生を考慮した離間部分を設ける必要がない。このため、素子分離部のゲート長方向の幅を、第１の活性領域及び第２の活性領域の加工マージン・電気特性的なマージンが考慮された必要な最小分離幅にして、小さくすることができる。従って、素子分離領域を縮小化することができ、半導体装置を微細化することができる。 Furthermore, the first pocket implantation region and the second pocket implantation region can be formed by the same ion implantation. For this reason, it is necessary to provide a separation portion in consideration of the occurrence of the shadowing effect due to the resist pattern in the element isolation portion located between the first active region and the second active region in the element isolation region as in the prior art. Absent. For this reason, the width of the element isolation portion in the gate length direction can be reduced to a required minimum isolation width in consideration of the processing margin and the electrical characteristic margin of the first active region and the second active region. it can. Accordingly, the element isolation region can be reduced and the semiconductor device can be miniaturized.
以上のように、素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができる。 As described above, the threshold voltage of the first MIS transistor can be made lower than the threshold voltage of the second MIS transistor while reducing the element isolation region.
本発明に係る半導体装置の製造方法において、工程（ａ）の前に、第１の活性領域の上部に、第２導電型の第１のチャネル領域を形成すると共に、第２の活性領域の上部に、第２導電型の第２のチャネル領域を形成する工程（ｃ）をさらに備えることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, before the step (a), the first channel region of the second conductivity type is formed on the first active region, and the upper portion of the second active region. It is preferable that the method further includes a step (c) of forming a second channel region of the second conductivity type.
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第１の活性領域における第１のゲート電極の側方下に位置する領域に拡散抑制不純物をイオン注入して第１の拡散抑制注入領域を形成する工程（ｂ１）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に第１導電型の第１の不純物をイオン注入して第１のエクステンション注入領域を形成すると共に、第２の活性領域における第２のゲート電極の側方下に位置する領域に第１の不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｂ２）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に第２導電型の第２の不純物をイオン注入して第１のポケット注入領域を形成すると共に、第２の活性領域における第２のゲート電極の側方下に位置する領域に第２の不純物をイオン注入して第２のポケット注入領域を形成する工程（ｂ３）と、工程（ｂ１）、工程（ｂ２）及び工程（ｂ３）の後に、半導体基板に対して熱処理を行う工程（ｂ４）とを有することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step (b), the first diffusion suppression is performed by ion-implanting a diffusion suppression impurity in a region located on the lower side of the first gate electrode in the first active region. A step (b1) of forming an implantation region; and a first extension implantation by ion implantation of a first impurity of a first conductivity type in a region located laterally below the first gate electrode in the first active region. Forming a second extension implantation region by forming a region and forming a second extension implantation region by ion-implanting a first impurity in a region located laterally below the second gate electrode in the second active region; In the first active region, a second impurity of the second conductivity type is ion-implanted into a region located on the lower side of the first gate electrode to form a first pocket implantation region, and the second active region Second game in After the step (b3) of forming the second pocket implantation region by ion implantation of the second impurity in the region located below the side of the electrode, and after the step (b1), the step (b2) and the step (b3) And a step (b4) of performing a heat treatment on the semiconductor substrate.
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第２の活性領域における第２のゲート電極の側方下に位置する領域に、拡散抑制不純物を含む第２の拡散抑制領域を形成する工程をさらに含み、工程（ｂ）では、第２のポケット領域の下に第２の拡散抑制領域が形成されることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, in the step (b), the second diffusion suppression region containing the diffusion suppression impurity is formed in a region located in the second active region and below the side of the second gate electrode. In the step (b), it is preferable that a second diffusion suppression region is formed under the second pocket region.
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第１の活性領域における第１のゲート電極の側方下に位置する領域に第１の拡散抑制不純物をイオン注入する工程（ｂ１）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に第１導電型の第１の不純物をイオン注入して第１のエクステンション注入領域を形成すると共に、第２の活性領域における第２のゲート電極の側方下に位置する領域に第１の不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｂ２）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に第２導電型の第２の不純物をイオン注入して第１のポケット注入領域を形成すると共に、第２の活性領域における第２のゲート電極の側方下に位置する領域に第２の不純物をイオン注入して第２のポケット注入領域を形成する工程（ｂ３）と、第１の活性領域における第１のゲート電極の側方下に位置する領域に第２の拡散抑制不純物をイオン注入すると共に、第２の活性領域における第２のゲート電極の側方下に位置する領域に第２の拡散抑制不純物をイオン注入する工程（ｂ４）と、工程（ｂ１）、工程（ｂ２）、工程（ｂ３）及び工程（ｂ４）の後に、半導体基板に対して熱処理を行う工程（ｂ５）とを有し、工程（ｂ１）及び工程（ｂ４）の後では、第１の拡散抑制不純物及び第２の拡散抑制不純物を含む第１の拡散抑制注入領域が形成され、第２の拡散抑制不純物を含む第２の拡散抑制注入領域が形成されることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the step (b) includes a step (b1) of ion-implanting a first diffusion suppressing impurity in a region located laterally below the first gate electrode in the first active region. ), And the first extension region is formed by ion-implanting a first impurity of the first conductivity type into a region located on the lower side of the first gate electrode in the first active region. A step (b2) of forming a second extension implantation region by ion-implanting a first impurity into a region of the active region located laterally below the second gate electrode, and a first extension in the first active region The second impurity of the second conductivity type is ion-implanted into a region located on the lower side of the gate electrode to form a first pocket implantation region, and the second active region side of the second gate electrode Territory located below A step (b3) of forming a second pocket implantation region by ion implantation of a second impurity and a second diffusion suppression in a region located laterally below the first gate electrode in the first active region. Impurities are ion-implanted, and a second diffusion suppressing impurity is ion-implanted in a region located laterally below the second gate electrode in the second active region (b4), step (b1), and step (b) b2), after the step (b3) and the step (b4), a step (b5) of performing a heat treatment on the semiconductor substrate, and after the step (b1) and the step (b4), the first diffusion suppression It is preferable that a first diffusion suppression implantation region including the impurity and the second diffusion suppression impurity is formed, and a second diffusion suppression implantation region including the second diffusion suppression impurity is formed.
本発明に係る半導体装置及びその製造方法によると、素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, the threshold voltage of the first MIS transistor can be made lower than the threshold voltage of the second MIS transistor while reducing the element isolation region.
以下に、本発明の実施形態について図面を参照しながら説明する。なお、本発明は、以下の実施形態に限定されない。具体的には、材料、膜厚、成膜方法及びイオン注入条件等は、以下の実施形態に記載された具体例に限定されない。 Embodiments of the present invention will be described below with reference to the drawings. The present invention is not limited to the following embodiment. Specifically, materials, film thicknesses, film forming methods, ion implantation conditions, and the like are not limited to the specific examples described in the following embodiments.
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図１及び後述の図２(a) 〜図３(c) において、左側に示す「Ｌｖｔ領域」とは、閾値電圧が相対的に低いＮ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「Ｈｖｔ領域」とは、閾値電圧が相対的に高いＮ型ＭＩＳトランジスタが形成される領域を示している。
(One embodiment)
A semiconductor device according to an embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the present embodiment. In FIG. 1 and FIGS. 2A to 3C described later, the “Lvt region” shown on the left side indicates a region where an N-type MIS transistor having a relatively low threshold voltage is formed, and is shown on the right side. The “Hvt region” indicates a region where an N-type MIS transistor having a relatively high threshold voltage is formed.
本実施形態に係る半導体装置は、Ｎ型ＭＩＳトランジスタＴｒｌと、Ｎ型ＭＩＳトランジスタＴｒｈとを備えている。Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧は、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧に比べて低い。例えば、Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧は、０．２Ｖであり、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧は、０．３Ｖである。 The semiconductor device according to the present embodiment includes an N-type MIS transistor Trl and an N-type MIS transistor Trh. The threshold voltage of the N-type MIS transistor Trl is lower than the threshold voltage of the N-type MIS transistor Trh. For example, the threshold voltage of the N-type MIS transistor Trl is 0.2V, and the threshold voltage of the N-type MIS transistor Trh is 0.3V.
Ｎ型ＭＩＳトランジスタＴｒｌは、半導体基板１における活性領域１ａ上に形成されたゲート絶縁膜５ａと、ゲート絶縁膜５ａ上に形成されたゲート電極６ａと、活性領域１ａにおけるゲート電極６ａの下に位置する領域に形成されたｐ型チャネル領域４ａと、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に形成されたｎ型エクステンション領域８Ａと、活性領域１ａにおけるｎ型エクステンション領域８Ａの下に形成されたｐ型ポケット領域９Ａと、活性領域１ａにおけるｐ型ポケット領域９Ａの下に形成された拡散抑制不純物を含む拡散抑制領域７Ａと、ゲート電極６ａの側面上に形成されたサイドウォール１１Ａと、活性領域１ａにおけるサイドウォール１１Ａの外側方下に形成されたｎ型ソースドレイン領域１２Ａと、ｎ型ソースドレイン領域１２Ａの上に形成されたシリサイド膜（図示省略）と、ゲート電極６ａの上に形成されたシリサイド膜（図示省略）とを備えている。
The N-type MIS transistor Trl is located below the
Ｎ型ＭＩＳトランジスタＴｒｈは、半導体基板１における活性領域１ｂ上に形成されたゲート絶縁膜５ｂと、ゲート絶縁膜５ｂ上に形成されたゲート電極６ｂと、活性領域１ｂにおけるゲート電極６ｂの下に位置する領域に形成されたｐ型チャネル領域４ｂと、活性領域１ｂにおけるゲート電極６ｂの側方下に位置する領域に形成されたｎ型エクステンション領域８Ｂと、活性領域１ｂにおけるｎ型エクステンション領域８Ｂの下に形成されたｐ型ポケット領域９Ｂと、ゲート電極６ｂの側面上に形成されたサイドウォール１１Ｂと、活性領域１ｂにおけるサイドウォール１１Ｂの外側方下に形成されたｎ型ソースドレイン領域１２Ｂと、ｎ型ソースドレイン領域１２Ｂの上に形成されたシリサイド膜（図示省略）と、ゲート電極６ｂの上に形成されたシリサイド膜（図示省略）とを備えている。
The N-type MIS transistor Trh is located below the
サイドウォール１１Ａは、断面形状がＬ字状の内側サイドウォール１０ａ、及び外側サイドウォール１１ａを有している。サイドウォール１１Ｂは、断面形状がＬ字状の内側サイドウォール１０ｂ、及び外側サイドウォール１１ｂを有している。
The
活性領域１ｂにおけるｐ型ポケット領域９Ｂの下には、拡散抑制領域７Ａに含まれる拡散抑制不純物を含む拡散抑制領域は形成されていない。
Under the p-
活性領域１ａにおける、ゲート電極６ａにおけるゲート長方向の両端部の下に位置する領域には、ｐ型チャネル領域４ａとｐ型ポケット領域９Ａとが重なっている第１の重なり部分が形成されている。活性領域１ｂにおける、ゲート電極６ｂにおけるゲート長方向の両端部の下に位置する領域には、ｐ型チャネル領域４ｂとｐ型ポケット領域９Ｂとが重なっている第２の重なり部分が形成されている。
A first overlapping portion where the p-
ｐ型ポケット領域９Ａの拡散深さは、ｐ型ポケット領域９Ｂの拡散深さに比べて浅い。例えば、ｐ型ポケット領域９Ａの拡散深さは、ｐ型ポケット領域９Ｂの拡散深さに比べて、５ｎｍだけ浅い。例えば、ｎ型ソースドレイン領域１２Ａと接する位置でのｐ型ポケット領域９Ａの拡散深さＤａは、１０ｎｍであり、ｎ型ソースドレイン領域１２Ｂと接する位置でのｐ型ポケット領域９Ｂの拡散深さＤｂは、１５ｎｍである。本明細書において、「ｐ型ポケット領域９Ａの拡散深さ」とは、活性領域１ａにおけるゲート電極６ａの直下に位置する領域の表面から、ｐ型ポケット領域９Ａの下面までの最大深さをいう。詳細には、図１から判るように、活性領域１ａにおけるゲート電極６ａの直下に位置する領域の表面を通る線から、ｐ型ポケット領域９Ａの下面までの、垂直方向（活性領域１ａにおけるゲート電極６ａの直下に位置する領域の表面に対して垂直な方向）の最大深さをいう。「ｐ型ポケット領域９Ｂの拡散深さ」とは、活性領域１ｂにおけるゲート電極６ｂの直下に位置する領域の表面から、ｐ型ポケット領域９Ｂの下面までの最大深さをいう。詳細には、図１から判るように、活性領域１ｂにおけるゲート電極６ｂの直下に位置する領域の表面を通る線から、ｐ型ポケット領域９Ｂの下面までの、垂直方向（活性領域１ｂにおけるゲート電極６ｂの直下に位置する領域の表面に対して垂直な方向）の最大深さをいう。
The diffusion depth of the p-
第１の重なり部分のゲート長方向の第１の幅は、第２の重なり部分のゲート長方向の第２の幅に比べて小さい。例えば、第１の幅は、第２の幅に比べて、５ｎｍだけ小さい。 The first width of the first overlapping portion in the gate length direction is smaller than the second width of the second overlapping portion in the gate length direction. For example, the first width is 5 nm smaller than the second width.
ｐ型ポケット領域９Ａの幅Ｗａは、ｐ型ポケット領域９Ｂの幅Ｗｂに比べて小さい。本明細書において、「ｐ型ポケット領域９Ａの幅」とは、ｎ型エクステンション領域８Ａの接合面（下面）から、ｐ型ポケット領域９Ａの下面までの幅をいう。「ｐ型ポケット領域９Ｂの幅」とは、ｎ型エクステンション領域８Ｂの接合面（下面）から、ｐ型ポケット領域９Ｂの下面までの幅をいう。
The width Wa of the p-
第１の重なり部分におけるｐ型不純物の第１の不純物濃度は、第２の重なり部分におけるｐ型不純物の第２の不純物濃度に比べて低い。本明細書において、「第１の重なり部分におけるｐ型不純物の第１の不純物濃度」とは、第１の重なり部分におけるｐ型チャネル領域４ａに由来するｐ型不純物の不純物濃度と、第１の重なり部分におけるｐ型ポケット領域９Ａに由来するｐ型不純物の不純物濃度とを合計した不純物濃度である。「第２の重なり部分におけるｐ型不純物の第２の不純物濃度」とは、第２の重なり部分におけるｐ型チャネル領域４ｂに由来するｐ型不純物の不純物濃度と、第２の重なり部分におけるｐ型ポケット領域９Ｂに由来するｐ型不純物の不純物濃度とを合計した不純物濃度である。
The first impurity concentration of the p-type impurity in the first overlapping portion is lower than the second impurity concentration of the p-type impurity in the second overlapping portion. In this specification, the “first impurity concentration of the p-type impurity in the first overlapping portion” means the impurity concentration of the p-type impurity derived from the p-
ｐ型チャネル領域４ａにおけるｐ型ポケット領域９Ａと重なっていない部分におけるｐ型不純物の不純物濃度は、ｐ型チャネル領域４ｂにおけるｐ型ポケット領域９Ｂと重なっていない部分におけるｐ型不純物の不純物濃度と同程度である。
The impurity concentration of the p-type impurity in the portion not overlapping with the p-
ｐ型ポケット領域９Ａ、ｎ型エクステンション領域８Ａ及びｎ型ソースドレイン領域１２Ａは、それぞれ、拡散抑制領域７Ａに含まれる拡散抑制不純物を含んでいる。
Each of the p-
拡散抑制領域７Ａに含まれる拡散抑制不純物は、導電性を持たない不純物であることが好ましい。例えば、ＭＩＳトランジスタＴｒｌ，Ｔｒｈの導電型がＮ型の場合、拡散抑制不純物は、窒素（Ｎ）、炭素（Ｃ）及びフッ素（Ｆ）のうちの少なくとも１つの不純物であることが好ましい。
The diffusion suppressing impurity contained in the
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 及び図３(a) 〜(c) を参照しながら説明する。図２(a) 〜図３(c) は、本実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to FIGS. 2 (a) to (c) and FIGS. 3 (a) to (c). 2A to 3C are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps.
まず、図２(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、半導体基板１におけるＬｖｔ領域には、素子分離領域２によって囲まれた活性領域１ａが形成され、半導体基板１におけるＨｖｔ領域には、素子分離領域２によって囲まれた活性領域１ｂが形成される。素子分離領域２は、活性領域１ａと活性領域１ｂとの間に位置する素子分離部を有する。素子分離部のゲート長方向の幅は、例えば５０ｎｍである。
First, as shown in FIG. 2A, an
その後、半導体基板１に、例えばホウ素（Ｂ）等のｐ型不純物をイオン注入する。これにより、半導体基板１におけるＬｖｔ領域に、ｐ型ウェル領域３ａを形成する。それと共に、半導体基板１におけるＨｖｔ領域に、ｐ型ウェル領域３ｂを形成する。ｐ型ウェル領域３ａ，３ｂを形成するためのイオン注入条件は、例えば、注入エネルギーが１８０ｋｅＶ、注入ドーズ量が１．５×１０13ｃｍ-2である。その後、半導体基板１に、例えばＢ等のｐ型不純物をイオン注入する。これにより、半導体基板１におけるＬｖｔ領域に、ｐ型パンチスルーストッパ（図示省略）を形成する。それと共に、半導体基板１におけるＨｖｔ領域に、ｐ型パンチスルーストッパ（図示省略）を形成する。ｐ型パンチスルーストッパを形成するためのイオン注入条件は、例えば、注入エネルギーが８０ｋｅＶ、注入ドーズ量が１．５×１０13ｃｍ-2である。
Thereafter, a p-type impurity such as boron (B) is ion-implanted into the
その後、活性領域１ａ及び活性領域１ｂに、例えばＢ等のｐ型不純物をイオン注入する。これにより、活性領域１ａの上部に、ｐ型チャネル領域４ａを形成する。それと共に、活性領域１ｂの上部に、ｐ型チャネル領域４ｂを形成する。ｐ型チャネル領域４ａ，４ｂを形成するためのイオン注入条件は、例えば、注入エネルギーが１０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2である。
Thereafter, a p-type impurity such as B is ion-implanted into the
その後、例えば熱酸化法により、活性領域１ａの上及び活性領域１ｂの上に、例えば酸化シリコンからなるゲート絶縁膜用膜５を形成する。ゲート絶縁膜用膜５の膜厚は、例えば２ｎｍである。その後、ゲート絶縁膜用膜５の上に、例えばポリシリコンからなるゲート電極用膜６を形成する。ゲート電極用膜６の膜厚は、例えば１００ｎｍである。
Thereafter, a
次に、図２(b) に示すように、ゲート電極用膜６の上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜６及びゲート絶縁膜用膜５を順次パターニングする。これにより、活性領域１ａの上には、ゲート絶縁膜５ａ及びゲート電極６ａが順次形成され、活性領域１ｂの上には、ゲート絶縁膜５ｂ及びゲート電極６ｂが順次形成される。ゲート電極６ａ，６ｂのゲート長は、例えば４５ｎｍである。その後、レジストパターンを除去する。「ゲート電極６ａ，６ｂのゲート長」とは、ゲート電極６ａ，６ｂのゲート長方向の幅をいう。
Next, as shown in FIG. 2B, a resist pattern (not shown) having a gate pattern shape is formed on the
次に、図２(c) に示すように、Ｌｖｔ領域を露出し且つＨｖｔ領域を覆うレジストパターンＲｅを形成する。その後、ゲート電極６ａ及びレジストパターンＲｅをマスクとして、活性領域１ａに、例えば窒素（Ｎ）等の拡散抑制不純物をイオン注入する。これにより、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に、拡散抑制注入領域７ａを形成する。拡散抑制注入領域７ａを形成するためのイオン注入条件は、例えば、注入角度が０°、注入エネルギーが１０ｋｅＶ、注入ドーズ量が１．２×１０14ｃｍ-2である。その後、レジストパターンＲｅを除去する。
Next, as shown in FIG. 2C, a resist pattern Re that exposes the Lvt region and covers the Hvt region is formed. Thereafter, a diffusion suppressing impurity such as nitrogen (N) is ion-implanted into the
本実施形態では、拡散抑制不純物として、例えばＮを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＮ、Ｃ及びＦのうちの少なくとも１つの不純物を用いることが好ましい。これにより、拡散抑制不純物を、活性領域１ａに深く注入することができるため、後述の通り、拡散抑制注入領域７ａの注入深さを、ｐ型ポケット注入領域９ａの注入深さよりも深くすることができる。
In this embodiment, the case where N is used as the diffusion suppressing impurity has been described as a specific example. However, the present invention is not limited to this, and for example, at least one of N, C, and F is used. It is preferable to use impurities. Thereby, since the diffusion suppressing impurity can be implanted deeply into the
次に、図３(a) に示すように、ゲート電極６ａをマスクとして、活性領域１ａに、例えばヒ素（Ａｓ）等のｎ型不純物をイオン注入する。それと共に、ゲート電極６ｂをマスクとして、活性領域１ｂに、Ａｓ等のｎ型不純物をイオン注入する。これにより、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に、ｎ型エクステンション注入領域８ａを形成する。それと共に、活性領域１ｂにおけるゲート電極６ｂの側方下に位置する領域に、ｎ型エクステンション注入領域８ｂを形成する。ｎ型エクステンション注入領域８ａ，８ｂを形成するためのイオン注入条件は、例えば、注入角度が０°、注入エネルギーが１．５ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2である。ｎ型エクステンション注入領域８ａの注入深さは、拡散抑制注入領域７ａの注入深さよりも浅い。
Next, as shown in FIG. 3A, n-type impurities such as arsenic (As) are ion-implanted into the
その後、ゲート電極６ａをマスクとして、活性領域１ａに、例えばＢ等のｐ型不純物をイオン注入する。それと共に、ゲート電極６ｂをマスクとして、活性領域１ｂに、例えばＢ等のｐ型不純物をイオン注入する。これにより、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に、ｐ型ポケット注入領域９ａを形成する。それと共に、活性領域１ｂにおけるゲート電極６ｂの側方下に位置する領域に、ｐ型ポケット注入領域９ｂを形成する。ｐ型ポケット注入領域９ａ，９ｂを形成するためのイオン注入条件は、例えば、注入角度が２５°、注入エネルギーが７ｋｅＶ、注入ドーズ量が４×１０13ｃｍ-2である。ｐ型ポケット注入領域９ａの注入深さは、拡散抑制注入領域７ａの注入深さよりも浅く、且つ、ｎ型エクステンション注入領域８ａの注入深さよりも深い。ｐ型ポケット注入領域９ｂの注入深さは、ｎ型エクステンション注入領域８ｂの注入深さよりも深い。
Thereafter, a p-type impurity such as B is ion-implanted into the
本実施形態では、ｐ型ポケット注入領域９ａ，９ｂの注入角度が、例えば２５°である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、注入角度は、５°以上で且つ４０°以下であることが好ましく、１５°以上で且つ４０°以下であることがより好ましい。
In the present embodiment, the case where the implantation angle of the p-type
なお、本明細書において、「拡散抑制注入領域７ａの注入深さ」とは、活性領域１ａにおけるゲート電極６ａの直下に位置する領域の表面から、拡散抑制注入領域７ａの下面までの深さをいう。「ｎ型エクステンション注入領域８ａ，８ｂの注入深さ」とは、活性領域１ａ，１ｂにおけるゲート電極６ａ，６ｂの直下に位置する領域の表面から、ｎ型エクステンション注入領域８ａ，８ｂの下面（接合面）までの深さをいう。「ｐ型ポケット注入領域９ａ，９ｂの注入深さ」とは、活性領域１ａ，１ｂにおけるゲート電極６ａ，６ｂの直下に位置する領域の表面から、ｐ型ポケット注入領域９ａ，９ｂの下面までの深さをいう。
In the present specification, the “injection depth of the diffusion
次に、図３(b) に示すように、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、半導体基板１上の全面に、例えば酸化シリコンからなる第１の絶縁膜及び例えば窒化シリコンからなる第２の絶縁膜を順次形成する。第１の絶縁膜の膜厚は、例えば１０ｎｍであり、第２の絶縁膜の膜厚は、例えば３０ｎｍである。その後、第２の絶縁膜及び第１の絶縁膜に対して、例えば異方性エッチングを順次行う。これにより、ゲート電極６ａの側面上に、サイドウォール１１Ａを形成する。それと共に、ゲート電極６ｂの側面上に、サイドウォール１１Ｂを形成する。サイドウォール１１Ａは、酸化シリコンからなる内側サイドウォール１０ａ及び窒化シリコンからなる外側サイドウォール１１ａを有する。サイドウォール１１Ｂは、酸化シリコンからなる内側サイドウォール１０ｂ及び窒化シリコンからなる外側サイドウォール１１ｂを有する。
Next, as shown in FIG. 3B, the first insulating film made of, for example, silicon oxide and the second made of, for example, silicon nitride are formed on the entire surface of the
次に、図３(c) に示すように、ゲート電極６ａ及びサイドウォール１１Ａをマスクとして、活性領域１ａに、例えばＡｓ等のｎ型不純物をイオン注入する。それと共に、ゲート電極６ｂ及びサイドウォール１１Ｂをマスクとして、活性領域１ｂに、例えばＡｓ等のｎ型不純物をイオン注入する。これにより、活性領域１ａにおけるサイドウォール１１Ａの外側方下に位置する領域に、ｎ型ソースドレイン注入領域１２ａを形成する。それと共に、活性領域１ｂにおけるサイドウォール１１Ｂの外側方下に位置する領域に、ｎ型ソースドレイン注入領域１２ｂを形成する。ｎ型ソースドレイン注入領域１２ａ，１２ｂを形成するためのイオン注入条件は、例えば、注入エネルギーが２０ｋｅＶ、注入ドーズ量が４×１０15ｃｍ-2である。
Next, as shown in FIG. 3C, n-type impurities such as As are ion-implanted into the
次に、例えば１０５０℃の下、半導体基板１に対して、例えばスパイクＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理等の熱処理を行う。熱処理により、拡散抑制注入領域７ａに含まれる拡散抑制不純物を拡散させて、拡散抑制領域７Ａを形成する。それと共に、熱処理により、ｎ型エクステンション注入領域８ａ及びｎ型エクステンション注入領域８ｂに含まれるｎ型不純物を電気的に活性化させると共に拡散させて、ｎ型エクステンション領域８Ａ及びｎ型エクステンション領域８Ｂを形成する。それと共に、熱処理により、ｐ型ポケット注入領域９ａ及びｐ型ポケット注入領域９ｂに含まれるｐ型不純物を電気的に活性化させると共に拡散させて、ｐ型ポケット領域９Ａ及びｐ型ポケット領域９Ｂを形成する。それと共に、熱処理により、ｎ型ソースドレイン注入領域１２ａ及びｎ型ソースドレイン注入領域１２ｂに含まれるｎ型不純物を電気的に活性化させると共に拡散させて、ｎ型ソースドレイン領域１２Ａ及びｎ型ソースドレイン領域１２Ｂを形成する。
Next, a heat treatment such as a spike RTA (Rapid Thermal Annealing) process is performed on the
本実施形態では、熱処理時に、拡散抑制注入領域７ａに含まれる拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物が拡散することを抑制することができる。
In the present embodiment, it is possible to suppress the diffusion of the p-type impurity contained in the p-type
このため、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて浅くすることができる。例えば、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて、５ｎｍだけ浅くすることができる。例えば、ｐ型ポケット領域９Ａの拡散深さＤａ（図１参照）は、１０ｎｍであり、ｐ型ポケット領域９Ｂの拡散深さＤｂ（図１参照）は、１５ｎｍである。
For this reason, the diffusion depth of the p-
さらに、第１の重なり部分のゲート長方向の第１の幅を、第２の重なり部分のゲート長方向の第２の幅に比べて小さくすることができる。例えば、第１の幅を、第２の幅に比べて、５ｎｍだけ小さくすることができる。既述の通り、第１の重なり部分とは、ゲート電極６ａにおけるゲート長方向の両端部の下に位置し、且つ、ｐ型ポケット領域９Ａとｐ型チャネル領域４ａとが重なっている部分をいう。第２の重なり部分とは、ゲート電極６ｂにおけるゲート長方向の両端部の下に位置し、且つ、ｐ型ポケット領域９Ｂとｐ型チャネル領域４ｂとが重なっている部分をいう。
Furthermore, the first width in the gate length direction of the first overlapping portion can be made smaller than the second width in the gate length direction of the second overlapping portion. For example, the first width can be reduced by 5 nm compared to the second width. As described above, the first overlapping portion is a portion located under both ends of the
さらに、第１の重なり部分におけるｐ型不純物の第１の不純物濃度を、第２の重なり部分におけるｐ型不純物の第２の不純物濃度に比べて低くすることができる。これは、以下の理由による。 Furthermore, the first impurity concentration of the p-type impurity in the first overlapping portion can be made lower than the second impurity concentration of the p-type impurity in the second overlapping portion. This is due to the following reason.
一般に、熱処理によって注入領域に含まれる不純物が拡散されることにより、熱処理後の拡散領域の表面濃度は、図４に示すように、熱処理前の注入領域の表面濃度に比べて高くなる。一方、拡散領域のピーク濃度は、注入領域のピーク濃度に比べて低くなる。図４に示す「表面」とは、活性領域１ａ，１ｂにおけるゲート電極６ａ，６ｂの直下に位置する領域の表面をいう。
Generally, the impurities contained in the implanted region are diffused by the heat treatment, so that the surface concentration of the diffusion region after the heat treatment becomes higher than the surface concentration of the implanted region before the heat treatment, as shown in FIG. On the other hand, the peak concentration in the diffusion region is lower than the peak concentration in the implantation region. The “surface” shown in FIG. 4 refers to the surface of a region located immediately below the
本実施形態では、上述の通り、熱処理時に、拡散抑制注入領域７ａに含まれる拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物が拡散することを抑制することができる。このため、熱処理後のｐ型ポケット領域９Ａにおけるｐ型不純物の不純物濃度は、図４に示す熱処理前の曲線に近似した曲線を描く。
In the present embodiment, as described above, it is possible to suppress the diffusion of the p-type impurity contained in the p-type
一方、活性領域１ｂにおけるゲート電極６ｂの側方下に位置する領域には、拡散抑制注入領域が形成されていないため、ｐ型ポケット注入領域９ｂに含まれるｐ型不純物の拡散が抑制されることはない。このため、熱処理後のｐ型ポケット領域９Ｂにおけるｐ型不純物の不純物濃度は、図４に示す熱処理後の曲線と同様の曲線を描く。
On the other hand, since the diffusion suppression implantation region is not formed in the region located on the lower side of the
よって、ｐ型ポケット領域９Ａにおけるｐ型不純物の表面濃度は、ｐ型ポケット領域９Ｂにおけるｐ型不純物の表面濃度に比べて低くなる。一方、ｐ型ポケット領域９Ａにおけるｐ型不純物のピーク濃度は、ｐ型ポケット領域９Ｂにおけるｐ型不純物のピーク濃度に比べて高くなる。
Therefore, the surface concentration of the p-type impurity in the p-
本実施形態では、上記の通り、ｐ型ポケット領域９Ａにおけるｐ型不純物の表面濃度を、ｐ型ポケット領域９Ｂにおけるｐ型不純物の表面濃度に比べて低くすることができるため、第１の重なり部分におけるｐ型不純物の第１の不純物濃度を、第２の重なり部分におけるｐ型不純物の第２の不純物濃度に比べて低くすることができる。
In the present embodiment, as described above, the surface concentration of the p-type impurity in the p-
次に、例えばスパッタリング法により、半導体基板１上の全面に、例えばニッケル（Ｎｉ）からなるシリサイド用金属膜（図示省略）を形成する。シリサイド用金属膜の膜厚は、例えば１０ｎｍである。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して、１回目のＲＴＡ処理を行う。これにより、ｎ型ソースドレイン領域１２Ａ，１２Ｂに含まれるシリコンと、シリサイド用金属膜に含まれるニッケルとを反応させて、ｎ型ソースドレイン領域１２Ａの上及びｎ型ソースドレイン領域１２Ｂの上に、それぞれ、例えばニッケルシリサイドからなるシリサイド膜（図示省略）を形成する。それと共に、ゲート電極６ａ，６ｂに含まれるシリコンと、シリサイド用金属膜に含まれるニッケルとを反応させて、ゲート電極６ａの上及びゲート電極６ｂの上に、それぞれ、例えばニッケルシリサイドからなるシリサイド膜（図示省略）を形成する。
Next, a silicide metal film (not shown) made of, for example, nickel (Ni) is formed on the entire surface of the
その後、硫酸と過酸化水素水との混合液からなるエッチング液中への浸漬により、素子分離領域２の上及びサイドウォール１１Ａ，１１Ｂの上等に残存する未反応のシリサイド用金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して、２回目のＲＴＡ処理を行う。これにより、シリサイド膜のシリサイド組成比を安定化させる。
Thereafter, the unreacted silicide metal film remaining on the
以上のようにして、本実施形態に係る半導体装置、即ち、Ｎ型ＭＩＳトランジスタＴｒｌと、Ｎ型ＭＩＳトランジスタＴｒｈとを備えた半導体装置を製造することができる。Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧は、例えば０．２Ｖであり、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧は、例えば０．３Ｖである。 As described above, the semiconductor device according to the present embodiment, that is, the semiconductor device including the N-type MIS transistor Trl and the N-type MIS transistor Trh can be manufactured. The threshold voltage of the N-type MIS transistor Trl is, for example, 0.2V, and the threshold voltage of the N-type MIS transistor Trh is, for example, 0.3V.
本実施形態によると、図３(c) に示すように、ｐ型ポケット注入領域９ａの下には、拡散抑制注入領域７ａが形成されている。これにより、熱処理時に、拡散抑制注入領域７ａに含まれる拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物が拡散することを抑制することができる。このため、ｐ型ポケット領域９Ａにおけるｐ型不純物の表面濃度を、ｐ型ポケット領域９Ｂにおけるｐ型不純物の表面濃度に比べて低くすることができるため、第１の重なり部分におけるｐ型不純物の第１の不純物濃度を、第２の重なり部分におけるｐ型不純物の第２の不純物濃度に比べて低くすることができる。従って、Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧を、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧に比べて低くすることができる。
According to the present embodiment, as shown in FIG. 3 (c), the diffusion
さらに、図３(a) に示すように、ｐ型ポケット注入領域９ａとｐ型ポケット注入領域９ｂとを、同一のイオン注入により形成することができる。このため、素子分離領域２における活性領域１ａと活性領域１ｂとの間に位置する素子分離部に、従来のようにレジストパターンＲｅ１，Ｒｅ２によるシャドウイング効果の発生を考慮した第１，第２の離間部分を設ける必要がない。このため、素子分離部のゲート長方向の幅を、活性領域１ａ及び活性領域１ｂの加工マージン・電気特性的なマージンが考慮された必要な最小分離幅（例えば５０ｎｍ）にして、小さくすることができる。従って、素子分離領域２を縮小化することができ、半導体装置を微細化することができる。
Further, as shown in FIG. 3A, the p-type
さらに、図２(c) に示すように、拡散抑制注入領域７ａの注入角度を０°にする。このため、レジストパターンＲｅによるシャドウイング効果が発生することはない。このため、素子分離部に、レジストパターンＲｅによるシャドウイング効果の発生を考慮した離間部分を設ける必要がない。
Further, as shown in FIG. 2C, the implantation angle of the diffusion
以上説明したように、本実施形態では、余分なマージンを必要とすることなく、Ｎ型ＭＩＳトランジスタＴｒｌの閾値電圧を、Ｎ型ＭＩＳトランジスタＴｒｈの閾値電圧に比べて低くすることができる。 As described above, in this embodiment, the threshold voltage of the N-type MIS transistor Trl can be made lower than the threshold voltage of the N-type MIS transistor Trh without requiring an extra margin.
なお、本実施形態では、本発明の効果を有効に得るために、ｐ型ポケット領域９Ａの下に拡散抑制領域７Ａを形成する場合、言い換えれば、ｐ型ポケット領域９Ａの拡散深さを、拡散抑制領域７Ａの拡散深さよりも深くする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
In the present embodiment, in order to effectively obtain the effects of the present invention, when the
第１に例えば、ｐ型ポケット領域９Ａの拡散深さを、拡散抑制領域７Ａの拡散深さと同程度にしてもよい。第２に例えば、ｐ型ポケット領域９Ａの拡散深さを、拡散抑制領域７Ａの拡散深さよりも浅くしてもよい。いずれの場合も、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に、拡散抑制領域７Ａが形成されている。このため、熱処理時に、拡散抑制注入領域７ａに含まれる拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物が拡散することを抑制することができる。
First, for example, the diffusion depth of the p-
なお、本実施形態では、図３(a) に示すように、ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂを順次形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂの形成順は、順不同である。
In the present embodiment, as shown in FIG. 3A, the case where the n-type
なお、本実施形態では、図２(c) に示すように、レジストパターンＲｅをマスクとして拡散抑制注入領域７ａを形成した後に、図３(a) に示すように、ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、レジストパターンＲｅをマスクとして拡散抑制注入領域７ａを形成する前に、ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂを形成してもよい。
In the present embodiment, as shown in FIG. 2C, after forming the diffusion
なお、本実施形態では、ＭＩＳトランジスタＴｒｌ，Ｔｒｈの導電型がＮ型である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ＭＩＳトランジスタの導電型がＰ型であってもよい。このようにすると、拡散抑制領域を有するＰ型ＭＩＳトランジスタの閾値電圧を、拡散抑制領域を有さないＰ型ＭＩＳトランジスタの閾値電圧に比べて低くすることができる。この場合、拡散抑制領域に含まれる拡散抑制不純物は、導電型を持たない不純物であることが好ましく、ＭＩＳトランジスタの導電型がＰ型の場合、例えばアルゴン（Ａｒ），ゲルマニウム（Ｇｅ）及びシリコン（Ｓｉ）のうちの少なくとも１つの不純物であることが好ましい。 In the present embodiment, the case where the conductivity type of the MIS transistors Trl and Trh is N type has been described as a specific example, but the present invention is not limited to this. For example, the conductivity type of the MIS transistor may be P type. In this way, the threshold voltage of the P-type MIS transistor having the diffusion suppression region can be made lower than the threshold voltage of the P-type MIS transistor not having the diffusion suppression region. In this case, the diffusion suppressing impurity contained in the diffusion suppressing region is preferably an impurity having no conductivity type. When the conductivity type of the MIS transistor is P type, for example, argon (Ar), germanium (Ge), and silicon ( Preferably, it is at least one impurity of Si).
なお、本実施形態では、例えば、注入角度が２５°、注入エネルギーが７ｋｅＶ、注入ドーズ量が４×１０13ｃｍ-2のイオン注入条件で、ｐ型ポケット注入領域９ａ，９ｂを形成し、ｐ型ポケット領域９Ａの拡散深さＤａを、１０ｎｍとし、ｐ型ポケット領域９Ｂの拡散深さＤｂを、１５ｎｍとする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、注入角度が２５°、注入エネルギーが９．３ｋｅＶ、注入ドーズ量が４×１０13ｃｍ-2のイオン注入条件で、ｐ型ポケット注入領域９ａ，９ｂを形成し、ｐ型ポケット領域９Ａの拡散深さＤａを、１５ｎｍとし、ｐ型ポケット領域９Ｂの拡散深さＤｂを、２０ｎｍとしてもよい。一般に、ｐ型ポケット領域９Ａ，９Ｂの拡散深さは、ｐ型ポケット注入領域９ａ，９ｂの注入エネルギーに依存する。このため、ｐ型ポケット注入領域９ａ，９ｂの注入エネルギーを大きくすることにより、ｐ型ポケット領域９Ａ，９Ｂの拡散深さを大きくすることができる。いずれのイオン注入条件の場合も、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて、５ｎｍだけ浅くすることができる。
In this embodiment, for example, the p-type
（一実施形態の変形例）
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について、図５(a) 及び(b) を参照しながら説明する。図５(a) 及び(b) は、本変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図５(a) 及び(b) において、一実施形態の構成要素と同様の構成要素には、図２(a) 〜図３(c) 及び図１に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と同様の説明を適宜省略する。
(Modification of one embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to a modification of the embodiment of the present invention will be described with reference to FIGS. 5 (a) and 5 (b). 5A and 5B are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to this modification in the order of steps. 5 (a) and 5 (b), the same reference numerals as those shown in FIGS. 2 (a) to 3 (c) and FIG. Therefore, in this modification, the description similar to that of the embodiment is appropriately omitted.
まず、図２(a) 及び(b) に示す工程と同様の工程を順次行い、図２(b) に示す構成と同様の構成を得る。 First, steps similar to those shown in FIGS. 2 (a) and 2 (b) are sequentially performed to obtain a configuration similar to the configuration shown in FIG. 2 (b).
次に、図２(c) に示す工程と同様の工程を行う。具体的には、レジストパターンＲｅを形成する。その後、ゲート電極６ａ及びレジストパターンＲｅをマスクとして、活性領域１ａに、例えばＮ等の第１の拡散抑制不純物を注入する。なお、第１の拡散抑制不純物を注入するためのイオン注入条件は、一実施形態における拡散抑制注入領域７ａを形成するためのイオン注入条件と同一である。例えば、第１の拡散抑制不純物を注入するためのイオン注入条件は、注入角度が０°、注入エネルギーが１０ｋｅＶ、注入ドーズ量が１．２×１０14ｃｍ-2である。その後、レジストパターンＲｅを除去する。
Next, a step similar to the step shown in FIG. Specifically, a resist pattern Re is formed. Thereafter, a first diffusion suppression impurity such as N is implanted into the
次に、図３(a) に示す工程と同様の工程を行う。これにより、ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂを順次形成する。
Next, a step similar to the step shown in FIG. As a result, n-type
次に、図５(a) に示すように、ゲート電極６ａをマスクとして、活性領域１ａに、例えばＮ等の第２の拡散抑制不純物を注入する。それと共に、ゲート電極６ｂをマスクとして、活性領域１ｂに、例えばＮ等の第２の拡散抑制不純物を注入する。これにより、活性領域１ａにおけるゲート電極６ａの側方下に位置する領域に、第１の拡散抑制不純物及び第２の拡散抑制不純物を含む拡散抑制注入領域１７ａを形成する。それと共に、活性領域１ｂにおけるゲート電極６ｂの側方下に位置する領域に、第２の拡散抑制不純物を含む拡散抑制注入領域１７ｂを形成する。第２の拡散抑制不純物を注入するためのイオン注入条件は、第１の拡散抑制不純物を注入するためのイオン注入条件と同一である。例えば、第２の拡散抑制不純物を注入するためのイオン注入条件は、注入角度が０°、注入エネルギーが１０ｋｅＶ、注入ドーズ量が１．２×１０14ｃｍ-2である。
Next, as shown in FIG. 5A, a second diffusion suppressing impurity such as N is implanted into the
例えば、拡散抑制注入領域１７ａの注入ドーズ量は、２．４×１０14ｃｍ-2（＝１．２×１０14ｃｍ-2＋１．２×１０14ｃｍ-2）であり、拡散抑制注入領域１７ｂの注入ドーズ量は、１．２×１０14ｃｍ-2である。拡散抑制注入領域１７ａの注入ドーズ量は、拡散抑制注入領域１７ｂの注入ドーズ量に比べて、１．２×１０14ｃｍ-2だけ多い。
For example, the implantation dose of the diffusion
次に、図３(b) に示す工程と同様の工程を行う。 Next, a step similar to the step shown in FIG.
次に、図３(c) に示す工程と同様の工程を行う。 Next, a step similar to the step shown in FIG.
次に、図５(a) に示すように、例えば１０５０℃の下、半導体基板１に対して、例えばスパイクＲＴＡ処理等の熱処理を行う。熱処理により、拡散抑制注入領域１７ａに含まれる第１，第２の拡散抑制不純物を拡散させて、拡散抑制領域１７Ａを形成する。それと共に、熱処理により、拡散抑制注入領域１７ｂに含まれる第２の拡散抑制不純物を拡散させて、拡散抑制領域１７Ｂを形成する。それと共に、熱処理により、ｎ型エクステンション領域８Ａ，８Ｂ、ｐ型ポケット領域９Ａ，９Ｂ及びｎ型ソースドレイン領域１２Ａ，１２Ｂを形成する。
Next, as shown in FIG. 5A, the
本変形例では、熱処理時に、拡散抑制注入領域１７ａに含まれる第１，第２の拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物が拡散することを抑制することができる。同様に、熱処理時に、拡散抑制注入領域１７ｂに含まれる第２の拡散抑制不純物により、ｐ型ポケット注入領域９ｂに含まれるｐ型不純物が拡散することを抑制することができる。上述の通り、拡散抑制注入領域１７ａの注入ドーズ量は、拡散抑制注入領域１７ｂの注入ドーズ量に比べて多い。このため、ｐ型ポケット注入領域９ａに含まれるｐ型不純物の拡散抑制効果は、ｐ型ポケット注入領域９ｂに含まれるｐ型不純物の拡散抑制効果に比べて高い。
In this modification, it is possible to suppress the diffusion of the p-type impurity contained in the p-type
このため、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて浅くすることができる。例えば、拡散抑制注入領域１７ａの注入ドーズ量を、拡散抑制注入領域１７ｂの注入ドーズ量に比べて、１．２×１０14ｃｍ-2だけ多くする。これにより、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて、５ｎｍだけ浅くすることができる。なお、一実施形態では、拡散抑制注入領域７ａのみを形成し、拡散抑制注入領域７ａの注入ドーズ量を、１．２×１０14ｃｍ-2とする。これにより、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて、５ｎｍだけ浅くすることができる。
For this reason, the diffusion depth of the p-
さらに、第１の重なり部分のゲート長方向の第１の幅を、第２の重なり部分のゲート長方向の第２の幅に比べて小さくすることができる。例えば、第１の幅を、第２の幅に比べて、５ｎｍだけ小さくすることができる。 Furthermore, the first width in the gate length direction of the first overlapping portion can be made smaller than the second width in the gate length direction of the second overlapping portion. For example, the first width can be reduced by 5 nm compared to the second width.
さらに、ｐ型ポケット領域９Ａにおけるｐ型不純物の表面濃度を、ｐ型ポケット領域９Ｂにおけるｐ型不純物の表面濃度に比べて低くすることができるため、第１の重なり部分におけるｐ型不純物の第１の不純物濃度を、第２の重なり部分におけるｐ型不純物の第２の不純物濃度に比べて低くすることができる。
Furthermore, since the surface concentration of the p-type impurity in the p-
次に、ｎ型ソースドレイン領域１２Ａの上及びｎ型ソースドレイン領域１２Ｂの上に、それぞれ、シリサイド膜（図示省略）を形成する。それと共に、ゲート電極６ａの上及びゲート電極６ｂの上に、それぞれ、シリサイド膜（図示省略）を形成する。
Next, silicide films (not shown) are formed on the n-type source /
以上のようにして、本変形例に係る半導体装置を製造することができる。 As described above, the semiconductor device according to this modification can be manufactured.
本変形例と一実施形態との相違点は、以下に示す点である。 The difference between this modification and one embodiment is as follows.
一実施形態では、図１に示すように、活性領域１ａにおけるｐ型ポケット領域９Ａの下には、拡散抑制不純物を含む拡散抑制領域７Ａが形成されている。活性領域１ｂにおけるｐ型ポケット領域９Ｂの下には、拡散抑制領域７Ａに含まれる拡散抑制不純物を含む拡散抑制領域は形成されていない。ｐ型ポケット領域９Ａ、ｎ型エクステンション領域８Ａ及びｎ型ソースドレイン領域１２Ａは、それぞれ、拡散抑制領域７Ａに含まれる拡散抑制不純物を含んでいる。一方、ｐ型ポケット領域９Ｂ、ｎ型エクステンション領域８Ｂ及びｎ型ソースドレイン領域１２Ｂは、それぞれ、拡散抑制領域７Ａに含まれる拡散抑制不純物を含んでいない。
In one embodiment, as shown in FIG. 1, a
これに対し、本変形例では、図５(b) に示すように、活性領域１ａにおけるｐ型ポケット領域９Ａの下には、拡散抑制不純物（具体的には、第１の拡散抑制不純物及び第２の拡散抑制不純物）を含む拡散抑制領域１７Ａが形成されている。活性領域１ｂにおけるｐ型ポケット領域９Ｂの下には、拡散抑制領域１７Ａに含まれる拡散抑制不純物（具体的には、第２の拡散抑制不純物）を含む拡散抑制領域１７Ｂが形成されている。拡散抑制領域１７Ｂにおける拡散抑制不純物の不純物濃度は、拡散抑制領域１７Ａにおける拡散抑制不純物の不純物濃度に比べて低い。ｐ型ポケット領域９Ａ、ｎ型エクステンション領域８Ａ及びｎ型ソースドレイン領域１２Ａは、それぞれ、拡散抑制領域１７Ａに含まれる拡散抑制不純物（具体的には、第１の拡散抑制不純物及び第２の拡散抑制不純物）を含んでいる。ｐ型ポケット領域９Ｂ、ｎ型エクステンション領域８Ｂ及びｎ型ソースドレイン領域１２Ｂは、それぞれ、拡散抑制領域１７Ａに含まれる拡散抑制不純物（具体的には、第２の拡散抑制不純物）を含んでいる。
On the other hand, in the present modification, as shown in FIG. 5 (b), a diffusion suppressing impurity (specifically, the first diffusion suppressing impurity and the first diffusion impurity are formed below the p-
本変形例によると、一実施形態と同様の効果を得ることができる。 According to this modification, the same effect as that of the embodiment can be obtained.
さらに、以下に示す効果を得ることが可能である。 Furthermore, the following effects can be obtained.
一般に、半導体装置の微細化が進行するに伴い、ｐ型ポケット領域９Ａ，９Ｂの拡散深さを浅くする必要がある。ｐ型ポケット領域９Ａ，９Ｂの拡散深さを、所定の拡散深さ以下にする必要がある。
In general, it is necessary to reduce the diffusion depth of the p-
本変形例によると、熱処理時に、拡散抑制注入領域１７ａに含まれる第１，第２の拡散抑制不純物により、ｐ型ポケット注入領域９ａに含まれるｐ型不純物の拡散を抑制（制御）することができる。同様に、熱処理時に、拡散抑制注入領域１７ｂに含まれる第２の拡散抑制不純物により、ｐ型ポケット注入領域９ｂに含まれるｐ型不純物の拡散を抑制（制御）することができる。このため、半導体装置の微細化が進行することがあっても、ｐ型ポケット領域９Ａ，９Ｂの拡散深さを、所定の拡散深さ以下にしながら、ｐ型ポケット領域９Ａの拡散深さを、ｐ型ポケット領域９Ｂの拡散深さに比べて浅くすることができる。
According to this modification, during the heat treatment, the diffusion of the p-type impurity contained in the p-type
なお、本変形例では、第１の拡散抑制不純物として、例えばＮを用い、第２の拡散抑制不純物として、例えばＮを用いる場合、即ち、第１の拡散抑制不純物と第２の拡散抑制不純物とが、同一の拡散抑制不純物である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の拡散抑制不純物と第２の拡散抑制不純物とが、異なる拡散抑制不純物であってもよい。 In this modification, for example, N is used as the first diffusion suppression impurity, and N is used as the second diffusion suppression impurity. That is, the first diffusion suppression impurity and the second diffusion suppression impurity are However, although the case where they are the same diffusion suppressing impurity has been described as a specific example, the present invention is not limited to this. For example, the first diffusion suppression impurity and the second diffusion suppression impurity may be different diffusion suppression impurities.
なお、本変形例では、図３(a) に示すように、ｎ型エクステンション注入領域８ａ，８ｂ及びｐ型ポケット注入領域９ａ，９ｂを順次形成し、その後、図５(a) に示すように、第２の拡散抑制不純物を注入する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。ｎ型エクステンション注入領域８ａ，８ｂの形成、ｐ型ポケット注入領域９ａ，９ｂの形成及び第２の拡散抑制不純物の注入の順は、順不同である。
In this modification, as shown in FIG. 3 (a), n-type
なお、本変形例では、図２(c) に示すように、レジストパターンＲｅをマスクとした第１の拡散抑制不純物の注入を行った後に、図３(a) 及び図５(a) に示すように、ｎ型エクステンション注入領域８ａ，８ｂの形成、ｐ型ポケット注入領域９ａ，９ｂの形成及び第２の拡散抑制不純物の注入を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、レジストパターンＲｅをマスクとした第１の拡散抑制不純物の注入を行う前に、ｎ型エクステンション注入領域８ａ，８ｂの形成、ｐ型ポケット注入領域９ａ，９ｂの形成及び第２の拡散抑制不純物の注入を行ってもよい。
In this modification, as shown in FIG. 2 (c), after the first diffusion suppressing impurity is implanted using the resist pattern Re as a mask, it is shown in FIGS. 3 (a) and 5 (a). As described above, the case where the formation of the n-type
以上説明したように、本発明は、素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くすることができ、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。 As described above, the present invention can reduce the threshold voltage of the first MIS transistor as compared with the threshold voltage of the second MIS transistor while reducing the element isolation region. And a semiconductor device including the second MIS transistor and a manufacturing method thereof.
１ 半導体基板
１ａ，１ｂ 活性領域
２ 素子分離領域
３ａ，３ｂ ｐ型ウェル領域
４ａ，４ｂ ｐ型チャネル領域
５ ゲート絶縁膜用膜
５ａ，５ｂ ゲート絶縁膜
６ ゲート電極用膜
６ａ，６ｂ ゲート電極
７ａ 拡散抑制注入領域
７Ａ 拡散抑制領域
８ａ，８ｂ ｎ型エクステンション注入領域
８Ａ，８Ｂ ｎ型エクステンション領域
９ａ，９Ｂ ｐ型ポケット注入領域
９Ａ，９Ｂ ｐ型ポケット領域
１０ａ，１０ｂ 内側サイドウォール
１１ａ，１１ｂ 外側サイドウォール
１１Ａ，１１Ｂ サイドウォール
１２ａ，１２ｂ ｎ型ソースドレイン注入領域
１２Ａ，１２Ｂ ｎ型ソースドレイン領域
１７ａ，１７ｂ 拡散抑制注入領域
１７Ａ，１７Ｂ 拡散抑制領域
Ｒｅ レジストパターン
Ｄａ，Ｄｂ 拡散深さ
Ｗａ，Ｗｂ 幅
DESCRIPTION OF
Claims (19)
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に形成された第１導電型の第１のエクステンション領域と、
前記第１の活性領域における前記第１のエクステンション領域の下に形成された第２導電型の第１のポケット領域と、
前記第１の活性領域における前記第１のポケット領域の下に形成された拡散抑制不純物を含む第１の拡散抑制領域とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に形成された第１導電型の第２のエクステンション領域と、
前記第２の活性領域における前記第２のエクステンション領域の下に形成された第２導電型の第２のポケット領域とを備え、
前記第１の活性領域における前記第１のゲート電極の直下に位置する領域の表面から前記第１のポケット領域の下面までの拡散深さは、前記第２の活性領域における前記第２のゲート電極の直下に位置する領域の表面から前記第２のポケット領域の下面までの拡散深さに比べて浅いことを特徴とする半導体装置。 A semiconductor device comprising a first MIS transistor and a second MIS transistor,
The first MIS transistor is
A first gate insulating film formed on the first active region in the semiconductor substrate;
A first gate electrode formed on the first gate insulating film;
A first extension region of a first conductivity type formed in a region located laterally below the first gate electrode in the first active region;
A first pocket region of a second conductivity type formed below the first extension region in the first active region;
A first diffusion suppression region including a diffusion suppression impurity formed under the first pocket region in the first active region,
The second MIS transistor is
A second gate insulating film formed on a second active region in the semiconductor substrate;
A second gate electrode formed on the second gate insulating film;
A second extension region of the first conductivity type formed in a region located laterally below the second gate electrode in the second active region;
A second pocket region of a second conductivity type formed below the second extension region in the second active region,
The diffusion depth from the surface of the region located immediately below the first gate electrode in the first active region to the lower surface of the first pocket region is the second gate electrode in the second active region. A semiconductor device characterized by being shallower than a diffusion depth from a surface of a region located directly below the bottom surface of the second pocket region.
前記第２のＭＩＳトランジスタは、前記第１のＭＩＳトランジスタよりも高い閾値電圧を有することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the second MIS transistor has a higher threshold voltage than the first MIS transistor.
前記第１の活性領域における前記第１のゲート電極の下に位置する領域に形成された第２導電型の第１のチャネル領域と、
前記第２の活性領域における前記第２のゲート電極の下に位置する領域に形成された第２導電型の第２のチャネル領域とをさらに備え、
前記第１の活性領域における、前記第１のゲート電極におけるゲート長方向の両端部の下に位置する領域には、前記第１のチャネル領域と前記第１のポケット領域とが重なっている第１の重なり部分が形成され、
前記第２の活性領域における、前記第２のゲート電極におけるゲート長方向の両端部の下に位置する領域には、前記第２のチャネル領域と前記第２のポケット領域とが重なっている第２の重なり部分が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
A first channel region of a second conductivity type formed in a region located under the first gate electrode in the first active region;
A second channel region of a second conductivity type formed in a region located under the second gate electrode in the second active region,
The first channel region and the first pocket region overlap each other in a region of the first active region located below both ends in the gate length direction of the first gate electrode. The overlapping part is formed,
In the second active region, the second channel region overlaps the second pocket region in a region located below both ends in the gate length direction of the second gate electrode. A semiconductor device characterized in that an overlapping portion is formed.
前記第１の重なり部分における第２導電型の不純物の不純物濃度は、前記第２の重なり部分における第２導電型の不純物の不純物濃度に比べて低いことを特徴とする半導体装置。 The semiconductor device according to claim 3.
2. The semiconductor device according to claim 1, wherein an impurity concentration of the second conductivity type impurity in the first overlapping portion is lower than an impurity concentration of the second conductivity type impurity in the second overlapping portion.
前記第１の重なり部分のゲート長方向の幅は、前記第２の重なり部分のゲート長方向の幅に比べて小さいことを特徴とする半導体装置。 The semiconductor device according to claim 3 or 4,
The width of the first overlapping portion in the gate length direction is smaller than the width of the second overlapping portion in the gate length direction.
前記第１のポケット領域の幅は、前記第２のポケット領域の幅に比べて小さいことを特徴とする半導体装置。 In the semiconductor device according to any one of claims 3 to 5,
The width of the first pocket region is smaller than the width of the second pocket region.
前記第１のチャネル領域における前記第１のポケット領域と重なっていない部分における第２導電型の不純物の不純物濃度は、前記第２のチャネル領域における前記第２のポケット領域と重なっていない部分における第２導電型の不純物の不純物濃度と同程度であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 3 to 6,
The impurity concentration of the second conductivity type impurity in the portion of the first channel region that does not overlap with the first pocket region is the second concentration in the portion of the second channel region that does not overlap with the second pocket region. A semiconductor device, wherein the impurity concentration is approximately the same as the impurity concentration of a two-conductivity type impurity.
前記第１のポケット領域は、前記拡散抑制不純物を含んでいることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 7,
The semiconductor device, wherein the first pocket region contains the diffusion suppressing impurity.
前記第１のエクステンション領域は、前記拡散抑制不純物を含んでいることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 8,
The semiconductor device according to claim 1, wherein the first extension region contains the diffusion suppressing impurity.
前記拡散抑制不純物は、導電性を持たない不純物であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 9,
The semiconductor device, wherein the diffusion suppressing impurity is an impurity having no conductivity.
前記第２導電型はｐ型であり、
前記拡散抑制不純物は、窒素、炭素及びフッ素のうちの少なくとも１つの不純物であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 9,
The second conductivity type is p-type;
The semiconductor device according to claim 1, wherein the diffusion suppressing impurity is at least one impurity of nitrogen, carbon, and fluorine.
前記第２導電型はｎ型であり、
前記拡散抑制不純物は、アルゴン、ゲルマニウム及びシリコンのうちの少なくとも１つの不純物であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 9,
The second conductivity type is n-type;
The semiconductor device according to claim 1, wherein the diffusion suppressing impurity is at least one impurity of argon, germanium, and silicon.
前記第２の活性領域における前記第２のポケット領域の下には、前記拡散抑制不純物を含む拡散抑制領域は形成されていないことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 12,
The semiconductor device according to claim 1, wherein a diffusion suppression region including the diffusion suppression impurity is not formed below the second pocket region in the second active region.
前記第２の活性領域における前記第２のポケット領域の下に形成された前記拡散抑制不純物を含む第２の拡散抑制領域をさらに備え、
前記第２の拡散抑制領域における前記拡散抑制不純物の不純物濃度は、前記第１の拡散抑制領域における前記拡散抑制不純物の不純物濃度に比べて低いことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 12,
A second diffusion suppression region containing the diffusion suppression impurity formed under the second pocket region in the second active region;
The semiconductor device according to claim 1, wherein an impurity concentration of the diffusion suppressing impurity in the second diffusion suppressing region is lower than an impurity concentration of the diffusion suppressing impurity in the first diffusion suppressing region.
前記第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ａ）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に、第１導電型の第１のエクステンション領域と第２導電型の第１のポケット領域と拡散抑制不純物を含む第１の拡散抑制領域とを形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に、第１導電型の第２のエクステンション領域と第２導電型の第２のポケット領域とを形成する工程（ｂ）とを備え、
前記工程（ｂ）では、前記第１のエクステンション領域の下に前記第１のポケット領域が形成され、前記第１のポケット領域の下に前記第１の拡散抑制領域が形成され、前記第２のエクステンション領域の下に前記第２のポケット領域が形成され、
前記第１の活性領域における前記第１のゲート電極の直下に位置する領域の表面から前記第１のポケット領域の下面までの拡散深さは、前記第２の活性領域における前記第２のゲート電極の直下に位置する領域の表面から前記第２のポケット領域の下面までの拡散深さに比べて浅いことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising: a first MIS transistor provided on a first active region in a semiconductor substrate; and a second MIS transistor provided on a second active region in the semiconductor substrate. And
A first gate electrode is formed on the first active region via a first gate insulating film, and a second gate electrode is formed on the second active region via a second gate insulating film. Forming (a);
The first active region includes a first conductivity type first extension region, a second conductivity type first pocket region, and a diffusion suppressing impurity in a region located laterally below the first gate electrode. A first diffusion suppression region and a second extension region of the first conductivity type and a second conductivity type of the second active region in a region located laterally below the second gate electrode. And (b) forming a second pocket region of
In the step (b), the first pocket region is formed under the first extension region, the first diffusion suppression region is formed under the first pocket region, and the second extension region is formed. The second pocket region is formed under the extension region;
The diffusion depth from the surface of the region located immediately below the first gate electrode in the first active region to the lower surface of the first pocket region is the second gate electrode in the second active region. A method of manufacturing a semiconductor device, characterized in that the diffusion depth is shallower than a diffusion depth from a surface of a region located immediately below the second pocket region to a lower surface of the second pocket region.
前記工程（ａ）の前に、前記第１の活性領域の上部に、第２導電型の第１のチャネル領域を形成すると共に、前記第２の活性領域の上部に、第２導電型の第２のチャネル領域を形成する工程（ｃ）をさらに備えることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 15,
Before the step (a), a first channel region of a second conductivity type is formed on the first active region, and a second conductivity type second channel is formed on the second active region. A method of manufacturing a semiconductor device, further comprising a step (c) of forming a second channel region.
前記工程（ｂ）は、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に前記拡散抑制不純物をイオン注入して第１の拡散抑制注入領域を形成する工程（ｂ１）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第１導電型の第１の不純物をイオン注入して第１のエクステンション注入領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に前記第１の不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｂ２）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第２導電型の第２の不純物をイオン注入して第１のポケット注入領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に前記第２の不純物をイオン注入して第２のポケット注入領域を形成する工程（ｂ３）と、
前記工程（ｂ１）、前記工程（ｂ２）及び前記工程（ｂ３）の後に、前記半導体基板に対して熱処理を行う工程（ｂ４）とを有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 15 or 16,
The step (b)
A step (b1) of forming a first diffusion suppression implantation region by ion-implanting the diffusion suppression impurity in a region located on a lower side of the first gate electrode in the first active region;
In the first active region, a first impurity of a first conductivity type is ion-implanted into a region located laterally below the first gate electrode to form a first extension implantation region, and the second A step (b2) of forming a second extension implantation region by ion-implanting the first impurity in a region of the active region located under the side of the second gate electrode;
In the first active region, a second impurity of the second conductivity type is ion-implanted in a region located laterally below the first gate electrode to form a first pocket implantation region, and the second A step (b3) of forming a second pocket implantation region by ion-implanting the second impurity in a region located in the lower side of the second gate electrode in the active region;
A method of manufacturing a semiconductor device, comprising a step (b4) of performing a heat treatment on the semiconductor substrate after the step (b1), the step (b2), and the step (b3).
前記工程（ｂ）は、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に、前記拡散抑制不純物を含む第２の拡散抑制領域を形成する工程をさらに含み、
前記工程（ｂ）では、前記第２のポケット領域の下に前記第２の拡散抑制領域が形成されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 15 or 16,
The step (b) further includes a step of forming a second diffusion suppression region containing the diffusion suppression impurity in a region located in a lower side of the second gate electrode in the second active region,
In the step (b), the second diffusion suppression region is formed under the second pocket region.
前記工程（ｂ）は、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第１の拡散抑制不純物をイオン注入する工程（ｂ１）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第１導電型の第１の不純物をイオン注入して第１のエクステンション注入領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に前記第１の不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｂ２）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第２導電型の第２の不純物をイオン注入して第１のポケット注入領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に前記第２の不純物をイオン注入して第２のポケット注入領域を形成する工程（ｂ３）と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に第２の拡散抑制不純物をイオン注入すると共に、前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に前記第２の拡散抑制不純物をイオン注入する工程（ｂ４）と、
前記工程（ｂ１）、前記工程（ｂ２）、前記工程（ｂ３）及び前記工程（ｂ４）の後に、前記半導体基板に対して熱処理を行う工程（ｂ５）とを有し、
前記工程（ｂ１）及び前記工程（ｂ４）の後では、前記第１の拡散抑制不純物及び前記第２の拡散抑制不純物を含む第１の拡散抑制注入領域が形成され、前記第２の拡散抑制不純物を含む第２の拡散抑制注入領域が形成されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 18,
The step (b)
A step (b1) of ion-implanting a first diffusion suppressing impurity in a region located laterally below the first gate electrode in the first active region;
In the first active region, a first impurity of a first conductivity type is ion-implanted into a region located laterally below the first gate electrode to form a first extension implantation region, and the second A step (b2) of forming a second extension implantation region by ion-implanting the first impurity in a region of the active region located under the side of the second gate electrode;
In the first active region, a second impurity of the second conductivity type is ion-implanted in a region located laterally below the first gate electrode to form a first pocket implantation region, and the second A step (b3) of forming a second pocket implantation region by ion-implanting the second impurity in a region located in the lower side of the second gate electrode in the active region;
A second diffusion suppressing impurity is ion-implanted into a region located laterally below the first gate electrode in the first active region, and a side of the second gate electrode in the second active region. A step (b4) of ion-implanting the second diffusion suppressing impurity into a region located below;
A step (b5) of performing a heat treatment on the semiconductor substrate after the step (b1), the step (b2), the step (b3), and the step (b4);
After the step (b1) and the step (b4), a first diffusion suppression implantation region including the first diffusion suppression impurity and the second diffusion suppression impurity is formed, and the second diffusion suppression impurity is formed. A method for manufacturing a semiconductor device, comprising: forming a second diffusion suppression implantation region containing
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| CN109473357A (en) * | 2018-10-29 | 2019-03-15 | 上海华力集成电路制造有限公司 | The manufacturing method of MOS transistor |
| CN109994419A (en) * | 2017-11-27 | 2019-07-09 | 瑞萨电子株式会社 | The method for manufacturing semiconductor equipment |
-
2011
- 2011-06-08 JP JP2011128013A patent/JP2012256668A/en not_active Withdrawn
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