KR101079873B1 - Forming Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 고집적화에 따른 반도체 소자의 형성 방법에 관한 것으로서, 더욱 자세하게는 반도체 제조 공정시 실리사이드를 먼저 형성시킨 후 S/D 정션(Junction) 형성을 위한 이온 주입 및 열처리 공정을 진행함으로써, 얕은 정션(Shallow Junction) 형성이 가능하면서 균일한 상과 그레인 사이즈가 작은 실리사이드를 형성할 수 있게 하여, 좀 더 개선된 실리사이드 및 정션(Junction)특성을 갖는 반도체 소자의 형성 방법을 제공하게 된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device according to high integration, and more particularly, to form a silicide in the semiconductor manufacturing process, and then to perform an ion implantation and heat treatment process for forming an S / D junction, The present invention provides a method of forming a semiconductor device having more improved silicide and junction characteristics by enabling the formation of a silicide having a uniform phase and a small grain size while being capable of forming a shallow junction.

본 발명의 반도체 소자의 형성 방법은 소자분리영역과 필드영역이 정의된 실리콘 기판에 웰 영역을 형성하고 게이트를 형성하는 단계와, 상기 게이트가 형성된 실리콘 기판 내에 제1차 이온주입을 실시하여 불순물 영역을 형성하는 단계와, 게이트 스페이서를 형성한 후, 실리사이드 형성 물질을 증착하는 단계와, 상기 실리사이드 형성물질을 제 1차 및 2차 열처리하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층이 형성된 결과물 상에 질화막을 증착한 후 제 2차 이온주입 및 제 3차 열처리를 진행하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention includes forming a well region and forming a gate in a silicon substrate having a device isolation region and a field region defined therein, and performing impurity regions by performing primary ion implantation into the gated silicon substrate. Forming a silicide layer, forming a silicide forming material, depositing a silicide forming material, first and second heat treatment of the silicide forming material, and forming a silicide layer. And depositing a nitride film in the second ion implantation and third heat treatment to form a source / drain region.

실리사이드, 이온주입, S/D 정션, 질화막Silicide, ion implantation, S / D junction, nitride film

Description

반도체 소자의 형성 방법{Forming Method of Semiconductor Device} Forming Method of Semiconductor Device             

도 1a 내지 도 1e는 종래기술에 의한 반도체 소자의 형성방법을 설명하기 위한 공정단면도들이다.1A through 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the related art.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 형성방법을 설명하기 위한 공정단면도들이다.
2A through 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-

10, 110 : 반도체 기판 15, 115 : 소자분리막10, 110: semiconductor substrate 15, 115: device isolation film

20, 120 : 포토레지스트 30, 130 : 게이트 산화막20, 120: photoresist 30, 130: gate oxide film

40, 140 : 폴리실리콘층 51, 151 : halo 이온주입층40, 140: polysilicon layer 51, 151: halo ion implantation layer

52, 152 : LDD 이온주입층 61, 161 : 버퍼산화막52, 152: LDD ion implantation layer 61, 161: buffer oxide film

62, 162 : 절연막 70, 180 : S/D 정션영역62, 162: insulating film 70, 180: S / D junction region

80 : 실리사이드 160 : 제 1차 실리사이드80: silicide 160: primary silicide

165 : 제 2차 실리사이드 170 : 질화막
165: second silicide 170: nitride film

본 발명은 고집적화에 따른 반도체 소자의 형성 방법에 관한 것으로서, 더욱 자세하게는 반도체 제조 공정시 실리사이드를 먼저 형성시킨 후 S/D 정션(Junction) 형성을 위한 이온 주입 및 열처리 공정을 진행함으로써, 얕은 정션(Shallow Junction) 형성이 가능하면서 균일한 상과 그레인 사이즈가 작은 실리사이드를 형성할 수 있게하여, 좀 더 개선된 실리사이드 및 정션(Junction)특성을 갖는 반도체 소자의 형성 방법을 제공하게 된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device according to high integration, and more particularly, to form a silicide in the semiconductor manufacturing process, and then to perform an ion implantation and heat treatment process for forming an S / D junction, The present invention provides a method of forming a semiconductor device having more improved silicide and junction properties by enabling the formation of a silicide having a uniform phase and a small grain size while being capable of forming shallow junctions.

근래에는, 반도체 소자의 스케일 룰에 따라 소자의 정션 깊이(junction Depth)가 감소하면서 얕은 정션(Shallow Junction) 및 소스/ 드레인의 면저항(sheet resistance)과 접촉저항(contact resistance)등을 포함하는 기생저항(parasitic resistance)이 채널저항(channel resistance)의 크기를 능가하므로 소자 작동의 어려움 및 소자 성능의 감소가 야기되므로 그 해결 방안으로서 얕은 정션(Shallow Junction) 형성과 함께 실리사이드를 형성함으로써 콘택저항을 낮추는 기술을 사용하게 된다.Recently, the parasitic resistance including shallow junction and sheet / drain resistance and contact resistance of the source / drain is reduced while the junction depth of the device decreases according to the scale rule of the semiconductor device. (parasitic resistance) exceeds the size of the channel resistance (channel resistance), resulting in difficulty in device operation and reduction of device performance. As a solution, a technique of lowering contact resistance by forming silicide together with shallow junction formation Will be used.

이하, 도 1a 내지 도 1e를 통해 상기와 같은 종래 기술을 상세히 설명하겠다.Hereinafter, the prior art as described above will be described in detail with reference to FIGS. 1A to 1E.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)에 반도체 소자가 형성될 지역을 확보하고자 미리 소자분리영역과 활성영역을 분리하는 STI공정을 진행하여 소자분리막(15)을 형성한다.First, as shown in FIG. 1A, the device isolation layer 15 is formed by performing an STI process in which the device isolation region and the active region are separated in advance in order to secure a region where the semiconductor device is to be formed on the semiconductor substrate 10.

그리고 도 1b에 도시된 바와 같이, 포토레지스트(20)를 도포하고 이를 마스크로 하여 반도체 기판에 N-WELL 또는 P-WELL 영역을 형성한다.As shown in FIG. 1B, an N-WELL or P-WELL region is formed on the semiconductor substrate by applying the photoresist 20 and using it as a mask.

그 다음 도 1c에 도시된 바와 같이, 게이트 산화막(30)과 폴리실리콘층(40)을 증착한 후 식각하여 게이트 전극을 형성하고, LDD 이온주입 공정 및 Halo 이온주입 공정을 진행하여 상기 게이트 전극 하부의 반도체 기판 내에 LDD 이온주입층(52) 및 Halo 이온주입층(51)을 형성한다.1C, the gate oxide layer 30 and the polysilicon layer 40 are deposited and etched to form a gate electrode, and an LDD ion implantation process and a Halo ion implantation process are performed to lower the gate electrode. The LDD ion implantation layer 52 and the Halo ion implantation layer 51 are formed in a semiconductor substrate.

계속하여 도 1d에 도시된 바와 같이, 버퍼 산화막(61) 및 절연막(62)을 증착한 후 식각하여 게이트 스페이서를 형성하고 게이트 전극 사이에 전기가 흐를 수 있도록 소스/드레인(S/D) 정션(Junction) 영역(70)을 형성한다.Subsequently, as illustrated in FIG. 1D, the buffer oxide layer 61 and the insulating layer 62 are deposited and etched to form gate spacers, and source / drain (S / D) junctions (eg, to flow electricity between the gate electrodes). Junction) region 70 is formed.

이 때, 상기 S/D 정션 영역(70)과 LDD 이온주입층(52)의 깊이에 따라 소자의 특성 열화, 즉 쇼트 채널 효과(Short Channel Effect)를 나타낼 수 있으므로 보다 얕은 정션(Shallow Junction)의 형성이 필요하다.In this case, the characteristics of the device may be deteriorated according to the depths of the S / D junction region 70 and the LDD ion implantation layer 52, that is, the short channel effect may be exhibited. Formation is required.

그리고, 도 1e에 도시된 바와 같이, 이후 금속과 접촉될 수 있는 부분의 접촉 저항을 감소시키기 위해 미리 반도체 기판(10) 내의 Si 원자와 반응할 수 있는 코발트를 증착한 후 1차 열처리를 통하여 코발트를 S/D 정션(Junction) 영역(70) 및 폴리실리콘층(40)에 반응시켜 실리사이드(80)를 형성한다.In addition, as shown in FIG. 1E, in order to reduce the contact resistance of the portion that may be in contact with the metal, cobalt may be deposited in advance with Si atoms in the semiconductor substrate 10, and then cobalt may be formed through a first heat treatment. Reacts with the S / D junction region 70 and the polysilicon layer 40 to form the silicide 80.

이때, 코발트는 실리사이드(80)를 형성시키기 위하여 실리콘(Si) 안쪽으로 확산 이동하는 특성을 갖고 있는데, 이는 이동 속도가 매우 빨라 균일하게 상을 형성하는데 제한적이다. In this case, the cobalt has a characteristic of diffusing and moving into the silicon (Si) to form the silicide 80, which is limited to form a uniform phase because the moving speed is very fast.                         

이를 해결하기 위해서 종래의 기술에서는 Ti 및 TiN Capping Layer를 추가 증착하여 상 형성 속도를 제한하는 기술을 채택하고 있다. In order to solve this problem, the conventional technology adopts a technique of limiting the phase formation rate by further depositing Ti and TiN capping layer.

그러나, 1차 열처리 후 Capping Layer를 포함하여 미반응 물질을 제거하는 Wet Strip 공정을 진행하게 되기에, 후속으로 이어지는 2차 열처리 진행시에는 상 형성 속도를 조절할 수 있는 물질이 없기에 불균한 상이 형성되는 문제점이 있다.However, since the wet strip process proceeds to remove the unreacted material including the capping layer after the first heat treatment, an uneven phase is formed because there is no material capable of controlling the phase formation rate during the subsequent second heat treatment. There is a problem.

또한, 실리콘 소모가 매우 커서 고농도로 도핑된 S/D 정션(Junction) 영역(70)을 소모시키기 때문에 정션 리키지(Junction Leakage)가 커지는 문제점이 있다.
In addition, since the silicon consumption is very large and consumes a heavily doped S / D junction region 70, there is a problem in that the junction leakage is increased.

따라서, 본 발명은 반도체 제조 공정시 실리사이드를 먼저 형성시킨 후 S/D 정션(Junction) 형성을 위한 이온 주입 및 열처리 공정을 진행함으로써, 얕은 정션(Shallow Junction) 형성이 가능하면서 균일한 상과 그레인 사이즈가 작은 실리사이드를 형성할 수 있게 하여, 좀 더 개선된 실리사이드 및 정션(Junction)특성을 갖는 반도체 소자의 형성 방법을 제공한다는 데 그 목적이 있다.
Therefore, the present invention forms a silicide first in the semiconductor manufacturing process, and then performs an ion implantation and heat treatment process for forming an S / D junction, thereby allowing shallow junction formation and uniform phase and grain size. It is an object of the present invention to provide a method for forming a semiconductor device having a more improved silicide and junction characteristics by enabling the formation of a smaller silicide.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리영역과 필드영역이 정의된 실리콘 기판에 웰 영역을 형성하고 게이트를 형성하는 제 1단계와; 상기 게이트가 형성된 실리콘 기판 내에 제1차 이온주입을 실시하여 불순물 영역을 형성하 는 제 2단계와; 게이트 스페이서를 형성한 후, 실리사이드 형성 물질을 증착하는 제 3단계와; 상기 실리사이드 형성물질을 제 1차 및 2차 열처리하여 실리사이드층을 형성하는 제 4단계와; 상기 실리사이드층이 형성된 결과물 상에 질화막을 증착한 후 제 2차 이온주입 및 제 3차 열처리를 진행하여 소스/드레인 영역을 형성하는 제 5단계를 포함하여 이루어지는 반도체 소자의 형성 방법을 제공한다.In order to achieve the above technical problem, the present invention includes a first step of forming a well region and a gate in a silicon substrate in which a device isolation region and a field region are defined; A second step of forming an impurity region by performing primary ion implantation into the gated silicon substrate; After forming the gate spacers, depositing a silicide forming material; A fourth step of forming a silicide layer by first and second heat treatment of the silicide forming material; And a fifth step of forming a source / drain region by performing a second ion implantation and a third heat treatment after depositing a nitride film on the resultant formed silicide layer.

본 발명의 반도체 소자의 형성 방법에 있어서, 상기 제 3단계는 상기 실리사이드 형성 물질을 증착하기 전 실리사이드가 형성될 표면의 자연산화막을 제거하는 단계를 더 포함하여 이루어지는 것을 특징으로 하고, 상기 실리사이드가 형성될 표면의 자연산화막은 HF용액에 60~180초간 담가 제거하는 것이 바람직하다.In the method of forming a semiconductor device of the present invention, the third step further comprises the step of removing the native oxide film on the surface on which the silicide is to be formed before depositing the silicide forming material. The surface of the natural oxide film to be removed is preferably soaked in HF solution for 60 to 180 seconds.

본 발명의 반도체 소자의 형성 방법에 있어서, 상기 실리사이드 형성 물질은 코발트인 것을 특징으로 한다.In the method for forming a semiconductor device of the present invention, the silicide forming material is characterized in that cobalt.

본 발명의 반도체 소자의 형성 방법에 있어서, 상기 제1차 내지 제 3차 열처리는 RTP장비를 이용하여 이루어지는 것을 특징으로 하고, 상기 제1차 내지 제 3차 열처리는 100% N2 환경의 챔버 내에서 이루어지는 것이 바람직하다.In the method of forming a semiconductor device of the present invention, the first to third heat treatments are performed using RTP equipment, and the first to third heat treatments are performed in a chamber in a 100% N2 environment. It is preferable to make.

본 발명에 있어서, 상기 제1차 열처리는 400~500℃의 온도에서 30~60초간 진행하는 것이 바람직하고, 상기 제2차 열처리는 700~800℃의 온도에서 20~30초간 진행하는 것이 바람직하다.In the present invention, the first heat treatment is preferably carried out for 30 to 60 seconds at a temperature of 400 ~ 500 ℃, the second heat treatment is preferably carried out for 20 to 30 seconds at a temperature of 700 ~ 800 ℃. .

본 발명에 있어서, 상기 질화막은 Si3N4 또는 SiN으로 이루어지고, 50~300Å의 두께로 형성되는 것을 특징으로 하고, 상기 제 2차 이온주입은 N+ 쪽은 불순물로 Arsenic 과 Phosphorus를 사용하고, P+쪽은 불순물로 Boron을 사용하여 이루어 지는 것을 특징으로 한다.In the present invention, the nitride film is made of Si 3 N 4 or SiN, characterized in that formed with a thickness of 50 ~ 300Å, the secondary ion implantation N + side using Arsenic and Phosphorus as impurities, P + side Boron is used as an impurity.

본 발명에 따른 반도체 소자의 형성 방법에 있어서, 상기 제 3차 열처리는 850~1050℃의 온도에서 5~30초간 진행하는 것이 바람직하다.In the method of forming a semiconductor device according to the present invention, the third heat treatment is preferably performed for 5 to 30 seconds at a temperature of 850 ~ 1050 ℃.

상기와 같은 본 발명의 반도체 소자의 형성 방법에 따르면, 정션 리키지(Junction Leakage)를 막을 수 있어 얕은 정션(Shallow Junction) 형성이 가능하고 균일한 상을 형성할 수 있으며 그레인 사이즈가 작은 실리사이드를 형성할 수 있게 된다.
According to the method of forming the semiconductor device of the present invention as described above, it is possible to prevent the junction leakage (shallow junction) can be formed, the shallow junction (Shallow Junction) can be formed, a uniform phase can be formed, and the grain size silicide is formed You can do it.

도 2a 내지 도 2f는 본 발명의 반도체 소자의 형성방법을 나타낸 공정단면도들이다.2A to 2F are process cross-sectional views illustrating a method of forming a semiconductor device of the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(110)에 반도체 소자가 형성될 지역을 확보하고자 미리 소자분리영역과 활성영역을 분리하는 STI공정을 진행하여 소자분리막(115)을 형성한다.First, as shown in FIG. 2A, in order to secure a region where a semiconductor device is to be formed on the semiconductor substrate 110, an STI process of separating the device isolation region and the active region is performed in advance to form the device isolation layer 115.

이 때, STI 공정은 패터닝 및 식각 공정을 통하여 소자분리영역을 정의하고 다시 절연이 될 수 있도록 산화막을 증착한다. 이와 같은 STI 공정은 버즈 빅(Bird's Beak)을 없애 반도체 소자간에 전기적으로 분리시키는 영역을 축소시킴으로써 반도체 소자의 고집적화에 적합할 수 있다. At this time, the STI process deposits an oxide layer to define an isolation region and to insulate again through a patterning and etching process. Such an STI process may be suitable for high integration of a semiconductor device by eliminating a bird's beak and reducing a region electrically separated between the semiconductor devices.                     

이어서, 도 2b에 도시된 바와 같이 웰을 형성하기 위하여 웰이 형성되지 않을 부분에 포토레지스트(120)를 도포하여 이온주입 공정을 실시한다.Subsequently, in order to form the well, as shown in FIG. 2B, a photoresist 120 is applied to a portion where the well is not formed to perform an ion implantation process.

이때, 다른 종류의 소자를 구현하기 위해서는 상기와 같은 공정을 두번 반복하는데, 상기 이온주입 공정 진행시 NMOSFET의 경우에는 Boron을 이용하여 P-Well을 형성하고, PMOSFET의 경우에는 인(Phosphorus) 및 비소(Arsenic)를 이용하여 N-Well을 형성한다.At this time, in order to implement other types of devices, the above process is repeated twice. During the ion implantation process, P-Well is formed by using Boron in the case of NMOSFET, and phosphorus and arsenic in the case of PMOSFET. (N-Well) is formed using (Arsenic).

그리고, 도 2c에 도시된 바와 같이, 상기 반도체 기판(110)의 활성 영역 상에 게이트 산화막(130)을 형성시키고 폴리실리콘층(140)을 증착하여 식각함으로써 게이트 전극을 형성한 후, LDD 이온주입을 실시하여 S/D 간에 흐르는 캐리어들의 전기장을 조절하게 된다.As shown in FIG. 2C, after forming the gate oxide layer 130 on the active region of the semiconductor substrate 110 and depositing and etching the polysilicon layer 140 to form a gate electrode, LDD ion implantation is performed. By performing the to adjust the electric field of the carriers flowing between the S / D.

이는, 반도체 소자의 크기 감소에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장이 집중되는 현상으로 인하여 원하지 않는 캐리어의 흐름이 형성됨으로써 소자의 작동에 어려움을 갖게되는 현상을 최소화 할 수 있게 해준다.This minimizes the difficulty of device operation due to undesired carrier flow due to the phenomenon that the operating voltage of the device does not decrease as the size of the semiconductor device decreases, so that a very high electric field is concentrated in a portion of the channel drain side. It allows you to.

또한, LDD 이온주입으로 형성된 LDD 이온주입층(152)으로 인해 채널의 길이가 작아지게 되어 문턱전압이 낮아지는 SCE(Short Channel Effect) 특성을 개선시키고자, 경사를 주어 이온주입을 실시함으로써 상기 LDD 이온주입층 주변에 Halo 이온주입층(151)을 형성시킨다.In addition, the LDD ion implantation layer 152 formed by the LDD ion implantation reduces the channel length and decreases the threshold voltage, thereby improving the characteristics of the short channel effect (SCE). A Halo ion implantation layer 151 is formed around the ion implantation layer.

그 다음, 도 2d에 도시된 바와 같이, 버퍼 산화막(161)과 절연막(162)을 증착한 후 식각하여 상기 게이트 전극 측벽에 게이트 스페이서를 형성하고, 후속 실 리사이드가 형성될 표면의 자연산화막을 제거한 다음 코발트를 증착한 후 제 1차 열처리를 진행한다.Next, as shown in FIG. 2D, the buffer oxide layer 161 and the insulating layer 162 are deposited and etched to form a gate spacer on the sidewall of the gate electrode, and then a natural oxide layer on the surface on which the next silicide is to be formed. After the removal, cobalt is deposited and then subjected to a first heat treatment.

그러면 상기 폴리실리콘층(140)의 상부와 상기 반도체 기판(110)의 활성영역만이 상기 코발트와 반응하여 MONO Silicide 상(CoSi)이 형성된다.Then, only the upper portion of the polysilicon layer 140 and the active region of the semiconductor substrate 110 react with the cobalt to form a MONO Silicide phase (CoSi).

이 때, 상기 반도체 기판은 대기중에 노출되면 언제든지 자연산화막이 생성되고, 이는 실리사이드 형성에 치명적인 영향을 끼치게 되므로, 상기 자연산화막은 Hf 용액에 60~180초간 담금으로써 제거한다.At this time, when the semiconductor substrate is exposed to the atmosphere, a natural oxide film is generated at any time, and since this has a fatal effect on silicide formation, the natural oxide film is removed by immersing in Hf solution for 60 to 180 seconds.

또한, 상기 코발트는 80~150Å 두께로 증착한 다음 상기 코발트의 캐핑 레이어(Capping Layer)로써 TiN을 상기 코발트 상부에 100~300Å의 두께로 증착한다.In addition, the cobalt is deposited to a thickness of 80 ~ 150 Å and then TiN is deposited to a thickness of 100 ~ 300 상부 over the cobalt as a capping layer of the cobalt.

더불어, 상기 제 1차 열처리는 400~500℃의 온도에서 30~60초간 진행하고, RTP장비를 사용하되, 100% N2 환경을 유지하는 챔버내에서 진행한다.In addition, the first heat treatment proceeds for 30 to 60 seconds at a temperature of 400 ~ 500 ℃, using the RTP equipment, but proceeds in the chamber to maintain 100% N2 environment.

여기서, 상기 TiN 및 미반응 물질을 제거하기 위해 먼저 NH2OH:H2O2:H2O=0.2:1:10의 비율로 혼합된 SC-1 용액으로 45~55℃의 온도에서 10~15분간 제 1차 세정공정을 실시한 후, HCl:H2O2:H2O=1:1:5의 비율로 혼합된 SC-1 용액으로 45~55℃의 온도에서 5~10분간 제 2차 세정공정을 실시한다.In order to remove the TiN and the unreacted material, the first washing process is first performed at a temperature of 45-55 ° C. for 10-15 minutes with an SC-1 solution mixed at a ratio of NH 2 OH: H 2 O 2: H 2 O = 0.2: 1: 10. After the treatment, the second washing step is performed for 5 to 10 minutes at a temperature of 45 to 55 ° C. with an SC-1 solution mixed at a ratio of HCl: H 2 O 2: H 2 O = 1: 1: 5.

계속해서, 제 2차 열처리를 진행하면 최종적인 제 1차 실리사이드로 Cobalt disilicide(CoSi2; 160)상이 상기 폴리실리콘층(140)의 상부와 반도체 기판(110)의 활성영역에만 형성되게 된다.Subsequently, when the second heat treatment is performed, a cobalt disilicide (CoSi 2; 160) phase is formed only on the upper portion of the polysilicon layer 140 and the active region of the semiconductor substrate 110 as the final primary silicide.

이 때, 상기 제 2차 열처리는 700~800℃의 온도에서 20~30초간 진행하고, RTP장비를 사용하되, 100% N2를 유지하는 챔버내에서 진행한다. At this time, the second heat treatment proceeds for 20-30 seconds at a temperature of 700 ~ 800 ℃, using the RTP equipment, but proceeds in a chamber maintaining 100% N2.                     

또한, 상기 제 1차 및 제 2차 열처리 진행시 승온 속도는 30~50 ℃/sec가 되도록 진행한다.In addition, the temperature increase rate during the first and second heat treatment proceeds to proceed to 30 ~ 50 ℃ / sec.

이후, 도 2e에 도시된 바와 같이, 상기 제1차 실리사이드(160) 상부에 질화막(170)을 증착하고 S/D 정션영역(180) 형성을 위한 이온주입을 실시한다.Thereafter, as illustrated in FIG. 2E, the nitride film 170 is deposited on the first silicide 160 and ion implantation is performed to form the S / D junction region 180.

이 때, 상기 질화막(170)은 이온주입이 적정하게 진행될 수 있도록 Si3N4 또는 SiN 등의 물질을 사용하여 50~300Å 두께로 증착한다.At this time, the nitride film 170 is deposited to a thickness of 50 ~ 300Å using a material such as Si3N4 or SiN so that the ion implantation can proceed properly.

여기서, 상기 질화막(170)은 후속 제 3차 열처리에 따라 제 2차 실리사이드(165) 형성시 캐핑 레이어로 작용함으로써 균일한 상이 형성될 수 있도록 도와준다.In this case, the nitride film 170 serves as a capping layer when forming the second silicide 165 according to the third heat treatment, thereby helping to form a uniform phase.

상기와 같이 제 1차 실리사이드(160) 형성 후에 S/D 정션 영역(180)을 형성함으로써, 후속 공정인 제 3차 열처리를 진행할 때에 제 1차 실리사이드(160)에만 데미지가 생기고 반도체 기판(110)에는 데미지가 생기지 않게 되는 것이다.By forming the S / D junction region 180 after the formation of the first silicide 160 as described above, damage occurs only in the first silicide 160 when the third heat treatment is performed, and the semiconductor substrate 110 is formed. Damage will not occur.

또한, 서로 다른 종류의 소자를 구현하기 위해서는 N+ 쪽은 Arsenic 30~70KeV의 에너지와 2.0E15~7.0E15 Dose의 조건으로 이온주입 한 후, Phosphorus 30~50KeV의 에너지와 3.0E13~5.0E15 Dose인 조건에서 추가 이온주입하고, P+ 쪽은 Boron 3~8KeV의 에너지와 2.0E15~7.0E15인 조건에서 이온주입을 실시한다.In addition, in order to implement different kinds of devices, N + side is implanted with Arsenic energy of 30 ~ 70KeV and 2.0E15 ~ 7.0E15 Dose, and then Phosphorus 30 ~ 50KeV energy and 3.0E13 ~ 5.0E15 Dose. Additional ion implantation is performed at P + side, and ion implantation is performed under boron 3 ~ 8KeV energy and 2.0E15 ~ 7.0E15.

그리고, 도 2f에 도시된 바와 같이, 상기 이온주입시 불순물의 확산 및 활성화를 위해서 3차 열처리를 진행한다.As shown in FIG. 2F, a third heat treatment is performed for diffusion and activation of impurities during the ion implantation.

이 때, 상기 제 3차 열처리는 실리사이드의 재형성 및 S/D 정션 형성을 동시에 구현하는 열처리 조건에 부합하여 850~1050℃의 온도에서 5~30초간 진행하고 100% N2 조건의 챔버를 갖는 RTP장비를 사용한다.At this time, the third heat treatment proceeds for 5 to 30 seconds at a temperature of 850 ~ 1050 ℃ in accordance with the heat treatment conditions for implementing the re-formation of silicide and the formation of S / D junction at the same time, RTP having a chamber of 100% N 2 conditions Use equipment.

또한, 상기 제 3차 열처리의 승온 속도는 30~90℃/sec로 진행하고, 하강 속도는 20~50℃/sec로 진행한다.In addition, the temperature increase rate of the third heat treatment proceeds to 30 ~ 90 ℃ / sec, the lowering rate proceeds to 20 ~ 50 ℃ / sec.

상기와 같은 본 발명의 반도체 소자의 형성방법에 따르면, 실리사이드 형성 후 이온주입된 도핑 소스가 실리사이드로부터 확산되어 정션이 형성되기에 매우 높게 도핑된 부분의 소모를 막을 수 있어 소자의 데미지가 실리사이드 내에만 존재하고 반도체 기판에는 영향을 주지 않으므로 정션 특성이 우수해지며, 실리사이드/정션 계면에 도핑농도를 높여줌에 따라 콘택 저항이 향상되는 이점이 있다.
According to the method of forming the semiconductor device of the present invention as described above, since the doping source implanted with ion after diffusion of the silicide is diffused from the silicide to form a junction, it is possible to prevent the consumption of the doped portion very high, so that the damage of the device is only in the silicide. Since the presence and the semiconductor substrate are not affected, the junction characteristics are excellent, and the contact resistance is improved by increasing the doping concentration at the silicide / junction interface.

이상 설명한 바와 같이, 본 발명에 따르면 실리사이드 형성 후 이온주입된 도핑 소스가 실리사이드로부터 확산되어 정션이 형성되기에 매우 높게 도핑된 부분의 소모를 막을 수 있어 소자의 데미지가 실리사이드 내에만 존재하고 반도체 기판에는 영향을 주지 않으므로 정션 특성이 우수해지며, 실리사이드/정션 계면에 도핑농도를 높여줌에 따라 콘택 저항이 향상되는 이점이 있다.As described above, according to the present invention, the doping source implanted with the ion after silicide is diffused from the silicide to prevent the consumption of the doped portion which is very high so that the junction is formed so that the damage of the device exists only in the silicide and the semiconductor substrate As it does not affect the junction properties are excellent, the contact resistance is improved by increasing the doping concentration at the silicide / junction interface.

또한, 후속열처리에 의해 실리사이드가 재형성 될 때의 문제점을 최소화 시켜 균일한 상을 형성하고 그레인사이즈가 작은 실리사이드를 형성하여 매우 개선된 실리사이드 및 정션 특성을 갖게 되고, 이에 따라 소자의 짧은채널효과(SHORT CHANNEL EFFECT)를 억제시킬 수 있어 소자의 짧은 채널 마진의 증대에 의한 소자 성능의 증대를 이룰 수 있으며 소자의 수율을 향상시킬수 있는 효과가 있다.In addition, by minimizing the problems when the silicide is reformed by the subsequent heat treatment to form a uniform phase and a small grain size silicide has a very improved silicide and junction characteristics, thereby reducing the short channel effect of the device ( SHORT CHANNEL EFFECT) can be suppressed to increase the device performance by increasing the short channel margin of the device and can improve the yield of the device.

Claims (12)

소자분리영역과 필드영역이 정의된 실리콘 기판에 웰 영역을 형성하고 게이트를 형성하는 제 1단계와;Forming a well region and forming a gate in the silicon substrate having the device isolation region and the field region defined therein; 상기 게이트가 형성된 실리콘 기판 내에 1차 이온주입을 실시하여 LDD 이온주입층을 형성하는 제 2단계와;A second step of forming an LDD ion implantation layer by performing primary ion implantation into the gated silicon substrate; 게이트 스페이서를 형성한 후, 실리사이드 형성 물질을 증착하는 제 3단계와;After forming the gate spacers, depositing a silicide forming material; 상기 실리사이드 형성물질을 1차 및 2차 열처리하여 실리사이드층을 형성하는 제 4단계와;A fourth step of forming a silicide layer by first and second heat treating the silicide forming material; 상기 실리사이드층 위에 질화막을 증착하는 제 5단계와;Depositing a nitride film on the silicide layer; 상기 질화막이 증착된 결과물상에 2차 이온주입을 수행하는 제 6단계와; 그리고A sixth step of performing secondary ion implantation on the resultant product on which the nitride film is deposited; And 3차 열처리를 진행하여 상기 2차 이온주입된 불순물을 확산시켜 소스/드레인 영역을 형성하는 제 7단계A seventh step of forming a source / drain region by diffusing the secondary ion implanted impurities by performing a third heat treatment; 를 포함하여 이루어지는 반도체 소자의 형성 방법.Method for forming a semiconductor device comprising a. 제 1항에 있어서, 상기 제 3단계는 상기 실리사이드 형성 물질을 증착하기 전 실리사이드가 형성될 표면의 자연산화막을 제거하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the third step further comprises removing a native oxide film on the surface of the silicide forming layer before depositing the silicide forming material. 제 2항에 있어서, 상기 실리사이드가 형성될 표면의 자연산화막은 HF용액에 60~180초간 담가 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 2, wherein the native oxide film on the surface of the silicide to be formed is immersed in an HF solution for 60 to 180 seconds. 제 1항에 있어서, 상기 실리사이드 형성 물질은 코발트인것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the silicide forming material is cobalt. 제 1항에 있어서, 상기 1차 내지 3차 열처리는 RTP장비를 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the first to third heat treatments are performed using RTP equipment. 제 1항 또는 제 5항에 있어서, 상기 1차 내지 3차 열처리는 100% N2 환경의 챔버 내에서 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the first to third heat treatments are performed in a chamber in a 100% N 2 environment. 제 1항 또는 제 5항에 있어서, 상기 1차 열처리는 400~500℃의 온도에서 30~60초간 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the first heat treatment is performed for 30 to 60 seconds at a temperature of 400 to 500 ° C. 7. 제 1항 또는 제 5항에 있어서, 상기 2차 열처리는 700~800℃의 온도에서 20~30초간 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the secondary heat treatment is performed at a temperature of 700 to 800 ° C. for 20 to 30 seconds. 제 1항에 있어서, 상기 질화막은 Si3N4 또는 SiN으로 이루어지고, 50~300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the nitride film is made of Si 3 N 4 or SiN, and is formed to a thickness of 50 to 300 GPa. 제 1항에 있어서, 상기 2차 이온주입은 N+ 쪽은 불순물로 Arsenic 과 Phosphorus를 이용하고 , P+쪽은 불순물로 Boron을 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the secondary ion implantation is performed by using Arsenic and Phosphorus as impurities in the N + side and Boron as impurities in the P + side. 제 1항 또는 제 5항에 있어서, 상기 3차 열처리는 850~1050℃의 온도에서 5~30초간 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein the tertiary heat treatment is performed for 5 to 30 seconds at a temperature of 850 to 1050 ° C. 7. 제 1항에 있어서,The method of claim 1, 상기 3차 열처리에 의해 상기 질화막을 캐핑 레이어로 상기 실리사이드층이 재형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the silicide layer is reformed using the nitride film as a capping layer by the tertiary heat treatment.
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