JP2008193013A

JP2008193013A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2008193013A
Application number: JP2007028727A
Authority: JP
Inventors: Takato Handa; 崇登半田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-02-08
Filing date: 2007-02-08
Publication date: 2008-08-21

Abstract

<P>PROBLEM TO BE SOLVED: To prevent characteristics degradation from occurring due to diggings of a semiconductor substrate, the diggings being caused unavoidably in a process prior to ion implantation, when an extension region is formed. <P>SOLUTION: The semiconductor device includes a gate electrode 5 formed on the semiconductor substrate 1 through a gate insulating film 4; an offset spacer 6 formed on the sides of the gate insulating film 4 and the gate electrode 5, the spacer 6 consisting of an insulating film; and a first and a second extension region 8 and 9 formed on the sides of the gate electrode 5 in the semiconductor substrate 1, wherein the first extension region 8 is formed closer to the gate electrode 5 than the second extension region 9 and is formed deeper in the semiconductor substrate 1 than the second extension region 9. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、エクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having an extension region and an offset spacer, and a manufacturing method thereof.

近年、ＭＩＳＦＥＴの微細化に伴い、チャネル長がソースと基板との間又はドレインと基板との間の空乏層の幅に匹敵するようになり、このため、しきい値電圧が低下し、オフリーク特性の劣化等の問題が起きている。このような現象は短チャネル効果と呼ばれ、ＭＩＳＦＥＴの素子の微細化を困難にしている。ＭＩＳＦＥＴの微細化に伴って生じる短チャネル効果を抑制するために、ソース及びドレインとチャネルとの電気的接合部であるエクステンション領域の形成及びオフセットスペーサと呼ばれるサイドウォール構造の形成等の対策が進められている。特に、エクステンション領域の形成に関しては、最近の微細化の進展に伴って、非常に浅い接合で且つ急峻な不純物プロファイルを有するように形成する技術の開発が求められている。 In recent years, with the miniaturization of MISFETs, the channel length has become comparable to the width of the depletion layer between the source and the substrate or between the drain and the substrate. Problems such as deterioration have occurred. Such a phenomenon is called a short channel effect and makes it difficult to miniaturize a MISFET element. In order to suppress the short channel effect caused by the miniaturization of the MISFET, measures such as the formation of extension regions which are electrical junctions between the source and drain and the channel and the formation of sidewall structures called offset spacers have been promoted. ing. In particular, with respect to the formation of the extension region, with the recent progress in miniaturization, development of a technique for forming a very shallow junction and a steep impurity profile is required.

以下、図７（ａ）及び図７（ｂ）を参照しながら、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法について説明する。 Hereinafter, a conventional semiconductor device including a MISFET having an extension region and an offset spacer and a manufacturing method thereof will be described with reference to FIGS. 7 (a) and 7 (b).

図７（ａ）は、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴの断面構成を示し、図７（ｂ）は、その製造方法の工程断面図を示している。 FIG. 7A shows a cross-sectional configuration of a MISFET having a conventional extension region and an offset spacer, and FIG. 7B shows a process cross-sectional view of the manufacturing method.

図７（ａ）に示すように、シリコン基板１０１にシリコン酸化膜からなる素子分離１０２が形成され、シリコン基板１０１の上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート絶縁膜１０３及びゲート電極１０４の側面上にオフセットスペーサ１０５が形成され、オフセットスペーサ１０５の側面上にサイドウォール１０６が形成されている。シリコン基板１０１の上部におけるゲート電極１０４の両側にチャネル領域を挟んでソースドレイン拡散領域１０７が形成され、ソースドレイン拡散領域１０７からチャネル領域に向かってソースドレイン拡張領域（エクステンション領域）１０８、及びポケット領域１０９が形成されている。 As shown in FIG. 7A, an element isolation 102 made of a silicon oxide film is formed on a silicon substrate 101, and a gate electrode 104 is formed on the silicon substrate 101 via a gate insulating film 103. Offset spacers 105 are formed on the side surfaces of the gate insulating film 103 and the gate electrode 104, and sidewalls 106 are formed on the side surfaces of the offset spacers 105. A source / drain diffusion region 107 is formed on both sides of the gate electrode 104 on the upper side of the silicon substrate 101 with a channel region interposed therebetween, a source / drain extension region (extension region) 108 and a pocket region from the source / drain diffusion region 107 toward the channel region. 109 is formed.

図７（ｂ）に示すように、シリコン基板１０１にシリコン酸化膜からなる素子分離１０２を形成し、シリコン基板１０１の上にゲート絶縁膜１０３を介してゲート電極１０４を形成する。次に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法等によりシリコン基板１０１の上にシリコン酸化膜を堆積させた後に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングによりシリコン酸化膜をエッチバックしてゲート絶縁膜１０３及びゲート電極１０４の側面上にオフセットスペーサ１０５を形成する。。次に、ゲート電極１０４及びオフセットスペーサ１０５をマスクとしてイオン注入を行ってエクステンション領域１０８及びポケット領域１０９をそれぞれ形成する。その後、図示は省略するが、オフセットスペーサ１０５の側面上にサイドウォール１０６を形成し、ゲート電極、オフセットスペーサ１０５及びサイドウォール１０６をマスクとしてイオン注入を行ってソースドレイン拡散領域１０７を形成する。 As shown in FIG. 7B, an element isolation 102 made of a silicon oxide film is formed on a silicon substrate 101, and a gate electrode 104 is formed on the silicon substrate 101 via a gate insulating film 103. Next, after a silicon oxide film is deposited on the silicon substrate 101 by a chemical vapor deposition (CVD) method or the like, anisotropic etching such as reactive ion etching (RIE) is performed. The silicon oxide film is etched back to form offset spacers 105 on the side surfaces of the gate insulating film 103 and the gate electrode 104. . Next, ion implantation is performed using the gate electrode 104 and the offset spacer 105 as a mask to form extension regions 108 and pocket regions 109, respectively. Thereafter, although not shown, a sidewall 106 is formed on the side surface of the offset spacer 105, and ion implantation is performed using the gate electrode, the offset spacer 105, and the sidewall 106 as a mask to form a source / drain diffusion region 107.

このように、従来のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置は、エクステンション領域１０８を浅く形成して、ソースドレイン拡散領域１０７からチャネル領域への空乏層の伸びを押えることにより、短チャネル効果を抑制しようとしている。
特開２００４−１５８８０６号公報 As described above, the conventional semiconductor device including the MISFET having the extension region and the offset spacer is formed by forming the extension region 108 shallow and suppressing the extension of the depletion layer from the source / drain diffusion region 107 to the channel region. Trying to suppress channel effects.
JP 2004-158806 A

しかしながら、ＭＩＳＦＥＴの微細化に伴って生じる短チャネル効果を抑制するために、非常に浅い接合で且つ急峻な不純物プロファイルを有するエクステンション領域を形成しなければならない。この課題に対して、エクステンション領域を形成するためのイオン注入の際に、イオン注入するシリコン基板の上に堆積物又は表面酸化膜等を除去しなくてはならない。そのため、イオン注入によるエクステンション領域を形成する前の工程において、基板掘れが生じてしまう。すなわち、オフセットスペーサを形成するために異方性エッチングをする際及びエクステンション領域を形成するための注入マスク用レジストを酸素プラズマ等で灰化処理して除去する際に、シリコン基板上の堆積物及び表面酸化膜を完全に除去する処理に伴う基板掘れをなくすことは困難である。 However, in order to suppress the short channel effect that occurs with the miniaturization of the MISFET, an extension region having a very shallow junction and a steep impurity profile must be formed. In response to this problem, deposits, surface oxide films, or the like must be removed from the silicon substrate to be ion-implanted during ion implantation for forming the extension region. Therefore, the substrate is dug in the step before forming the extension region by ion implantation. That is, when anisotropic etching is performed to form an offset spacer, and when an implantation mask resist for forming an extension region is removed by ashing with oxygen plasma or the like, deposits on the silicon substrate and It is difficult to eliminate the substrate excavation associated with the process of completely removing the surface oxide film.

このような問題に対し、特許文献１には、エクステンション領域に保護膜を形成することにより、上記問題を解決する方法が記載されている。しかし、特許文献１による方法では、エクステンション領域を形成する際に保護膜を介してイオン注入を行うため、より高い注入エネルギーを用いることにより、注入後の接合面が深くなる。その結果、浅く急峻な不純物プロファイルを有するエクステンション領域を形成することができず、微細化に伴う短チャネル効果を抑制するための根本的な解決にはなっていない。 For such a problem, Patent Document 1 describes a method for solving the above problem by forming a protective film in the extension region. However, in the method according to Patent Document 1, since the ion implantation is performed through the protective film when forming the extension region, the junction surface after the implantation is deepened by using a higher implantation energy. As a result, an extension region having a shallow and steep impurity profile cannot be formed, and this is not a fundamental solution for suppressing the short channel effect associated with miniaturization.

ここで、基板掘れによる問題について説明する。 Here, a problem due to substrate excavation will be described.

図８（ａ）は従来の基板掘れが生じたＭＯＳＦＥＴの断面構成を示し、図８（ｂ）は従来のトランジスタにおいて基板の掘れ量と電気特性とを比較したグラフを示している。 FIG. 8A shows a cross-sectional configuration of a conventional MOSFET in which substrate digging has occurred, and FIG. 8B shows a graph comparing the amount of digging of the substrate and electrical characteristics in a conventional transistor.

図８（ａ）に示すように、イオン注入によるエクステンション領域を形成する前の工程において、必然的に生じる基板掘れの深さをΔｄで示す。 As shown in FIG. 8A, the depth of the substrate digging that is inevitably generated in the step before forming the extension region by ion implantation is indicated by Δd.

図８（ｂ）に示すように、基板掘れΔｄが０ｎｍ、１ｎｍ及び２ｎｍであるトランジスタに同一のゲート電圧Ｖｇを印加したときの閾値電圧Ｖｔｈとドレイン電流Ｉｄｓの電気特性を比較すると、基板掘れが発生し、深い基板掘れが形成されるとドレイン電流Ｉｄｓが低下し、閾値電圧Ｖｔｈが上昇することがわかる。すなわち、基板掘れΔｄが０ｎｍから２ｎｍになるとドレイン電流Ｉｄｓは１０μＡ以上大幅に低下し、閾値電圧Ｖｔｈは約３０ｍＶ上昇する。 As shown in FIG. 8B, when the electrical characteristics of the threshold voltage Vth and the drain current Ids when the same gate voltage Vg is applied to the transistors having the substrate digging Δd of 0 nm, 1 nm, and 2 nm are compared, It can be seen that when a deep substrate dig occurs, the drain current Ids decreases and the threshold voltage Vth increases. That is, when the substrate excavation Δd is changed from 0 nm to 2 nm, the drain current Ids is greatly reduced by 10 μA or more, and the threshold voltage Vth is increased by about 30 mV.

このように、基板掘れによってトランジスタ特性が変化することは、エクステンション領域とゲート電極との距離が基板掘れによって変化するためであり、基板掘れが深い程エクステンション領域とゲート電極との距離が遠くなり、実効的なチャネル長が相対的に長くなるので、トランジスタ特性が大きく変化する。また、基板掘れが生じることにより、エクステンション領域とゲート電極とのオーバーラップ量が減少するため、寄生抵抗が増大しトランジスタの駆動能力が低下する。 As described above, the transistor characteristics change due to the substrate digging because the distance between the extension region and the gate electrode changes due to the substrate digging. The deeper the substrate digging, the longer the distance between the extension region and the gate electrode, Since the effective channel length is relatively long, the transistor characteristics change greatly. Further, when the substrate is dug, the amount of overlap between the extension region and the gate electrode decreases, so that the parasitic resistance increases and the driving capability of the transistor decreases.

本発明は、前記従来の問題に鑑み、ＭＩＳＦＥＴを有する半導体装置においてエクステンション領域を形成する際のイオン注入を行う前の工程において生じる基板掘れによる特性低下を防止できるようにすることを目的とする。 In view of the above-described conventional problems, an object of the present invention is to prevent deterioration in characteristics due to substrate digging that occurs in a process before ion implantation when forming an extension region in a semiconductor device having a MISFET.

前記の目的を達成するため、本発明は、半導体装置をゲート電極の下側に形成される通常のエクステンション領域よりも浅く且つゲート電極に近い位置に新たなエクステンション領域を設ける構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device is provided with a new extension region that is shallower than a normal extension region formed below the gate electrode and close to the gate electrode.

具体的に、本発明に係る半導体装置は、第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、ゲート電極の側面上に形成されたオフセットスペーサと、半導体領域におけるゲート電極の側方下に形成された第２導電型の第１のエクステンション領域及び第２のエクステンション領域とを備え、第１のエクステンション領域は、第２のエクステンション領域よりもゲート電極に近い領域に形成され、且つ第２のエクステンション領域よりも半導体領域の浅い部位に形成されていることを特徴とする。 Specifically, a semiconductor device according to the present invention includes a gate electrode formed on a first conductivity type semiconductor region with a gate insulating film interposed therebetween, an offset spacer formed on a side surface of the gate electrode, a semiconductor A first extension region and a second extension region of the second conductivity type formed below the side of the gate electrode in the region, the first extension region being closer to the gate electrode than the second extension region The semiconductor device is characterized in that it is formed in a region and is formed in a shallower portion of the semiconductor region than the second extension region.

本発明の半導体装置によると、第２のエクステンション領域よりもゲート電極に近い領域に形成され、且つ第２のエクステンション領域よりも半導体領域の浅い部位に第１のエクステンション領域が形成されているよため、第２のエクステンション領域を形成する前の工程において必然的に生じる基板掘れによって第１及び第２のエクステンション領域で構成されるソースドレイン拡張領域がゲート電極から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。 According to the semiconductor device of the present invention, the first extension region is formed in a region closer to the gate electrode than the second extension region, and is formed in a shallower portion of the semiconductor region than the second extension region. The source / drain extension region constituted by the first and second extension regions does not move away from the gate electrode due to the substrate digging that is inevitably generated in the step before forming the second extension region. Therefore, it is possible to prevent the effective channel length from becoming relatively long due to the substrate excavation. In addition, since a decrease in the amount of overlap between the source / drain extension region and the gate electrode can be suppressed, an increase in parasitic resistance can be prevented. As a result, it is possible to prevent a reduction in the driving capability of the transistor due to the excavation of the substrate, and to realize a highly reliable semiconductor device.

本発明の半導体装置において、ゲート電極の側面上にオフセットスペーサを介して形成されたサイドウォールと、半導体領域におけるサイドウォールの外側方下に形成された第２導電型のソースドレイン拡散領域とをさらに備え、半導体領域におけるソースドレイン拡散領域の上面は、半導体領域におけるゲート電極の下側部分の上面よりも低く形成されていることが好ましい。 In the semiconductor device of the present invention, a sidewall formed on the side surface of the gate electrode via an offset spacer, and a source / drain diffusion region of the second conductivity type formed on the outer side of the sidewall in the semiconductor region The upper surface of the source / drain diffusion region in the semiconductor region is preferably formed lower than the upper surface of the lower portion of the gate electrode in the semiconductor region.

また、本発明の半導体装置において、オフセットスペーサは、不純物を含有する絶縁膜からなることが好ましい。 In the semiconductor device of the present invention, the offset spacer is preferably made of an insulating film containing impurities.

本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、半導体領域におけるゲート電極の側方下に、第２導電型の第１のエクステンション領域を形成する工程（ｂ）と、工程（ｂ）の後に、ゲート電極の側面上にオフセットスペーサを形成する工程（ｃ）と、ゲート電極及びオフセットスペーサをマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型の第２のエクステンション領域を形成する工程（ｄ）とを備え、工程（ｄ）において、第２のエクステンション領域は、第１のエクステンション領域よりも接合深さが深く形成されていることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention includes a step (a) of sequentially forming a gate insulating film and a gate electrode on a semiconductor region of the first conductivity type, and a second step below the side of the gate electrode in the semiconductor region. A step (b) of forming a first extension region of conductive type, a step (c) of forming an offset spacer on the side surface of the gate electrode after the step (b), and using the gate electrode and the offset spacer as a mask, A step (d) of forming second extension regions of the second conductivity type by implanting impurity ions of the second conductivity type into the semiconductor region, and in the step (d), the second extension region includes: The junction depth is deeper than that of the first extension region.

本発明の半導体装置の製造方法によると、半導体領域において第２のエクステンション領域よりもゲート電極に近い領域、且つ第２のエクステンション領域よりも半導体領域の浅い部位に第１のエクステンション領域を形成することができる。 According to the method for manufacturing a semiconductor device of the present invention, the first extension region is formed in a region closer to the gate electrode than the second extension region in the semiconductor region and in a shallower portion of the semiconductor region than the second extension region. Can do.

本発明の半導体装置の製造方法において、工程（ｃ）において、オフセットスペーサを形成する際のエッチングによって、オフセットスペーサの外方に位置する半導体領域に基板掘れが生じることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in the step (c), it is preferable that the substrate is dug in a semiconductor region located outside the offset spacer by etching when forming the offset spacer.

また、本発明の半導体装置の製造方法において、工程（ｄ）の後に、ゲート電極の側面上にオフセットスペーサを介してサイドウォールを形成する工程（ｅ）と、ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型のソースドレイン拡散領域を形成する工程（ｆ）とをさらに備えていることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, after the step (d), a step (e) of forming a sidewall on the side surface of the gate electrode via an offset spacer, and a gate electrode, an offset spacer, and a sidewall are formed. Preferably, the method further includes a step (f) of forming a second conductivity type source / drain diffusion region by implanting second conductivity type impurity ions into the semiconductor region as a mask.

また、本発明の半導体装置の製造方法において、工程（ｂ）では、ゲート電極をマスクとして、半導体領域に第２導電型の不純物イオンを注入することにより、第１のエクステンション領域を形成し、工程（ｃ）では、半導体領域の上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、オフセットスペーサを形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in step (b), the first extension region is formed by implanting impurity ions of the second conductivity type into the semiconductor region using the gate electrode as a mask. In (c), it is preferable that after forming an insulating film on the entire surface of the semiconductor region, the insulating film is anisotropically etched to form an offset spacer.

また、本発明の半導体装置の製造方法において、工程（ｂ）では、半導体領域の上の全面に第２導電型の不純物を含有する絶縁膜を形成した後、絶縁膜からの固層拡散により第１のエクステンション領域を形成し、工程（ｃ）では、絶縁膜を異方性エッチングして、オフセットスペーサを形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in step (b), an insulating film containing a second conductivity type impurity is formed on the entire surface of the semiconductor region, and then the first layer is formed by solid-layer diffusion from the insulating film. 1 extension region is formed, and in the step (c), the insulating film is preferably anisotropically etched to form an offset spacer.

このような構成にすると、オフセットスペーサを形成する際に第１のエクステンション領域を形成することができ、オフセットスペーサを形成する際のエッチング工程において必然的に生じる基板掘れによってトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。 With such a configuration, the first extension region can be formed when forming the offset spacer, and the driving capability of the transistor is reduced due to the substrate digging that is inevitably generated in the etching process when forming the offset spacer. Thus, a highly reliable semiconductor device can be realized.

本発明に係る半導体装置及びその製造方法によると、イオン注入によるエクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができるため、信頼性の高い半導体装置を実現することができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to prevent a reduction in the driving capability of the transistor due to the substrate digging that is inevitably generated in the step before forming the extension region by ion implantation. A high semiconductor device can be realized.

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。 Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of simplicity. In addition, this invention is not limited to the following embodiment.

（第１の実施形態）
図１は、本発明の第１の実施形態に係るエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置の断面構成を示している。 (First embodiment)
FIG. 1 shows a cross-sectional configuration of a semiconductor device including a MISFET having an extension region and an offset spacer according to the first embodiment of the present invention.

図１に示すように、ｐ型（第１導電型）の単結晶シリコンからなる半導体基板１に、シリコン酸化膜からなる素子分離領域２が形成され、半導体基板１にはｐ型不純物、例えばボロン（Ｂ）をイオン注入したｐ型ウェル３が形成されている。半導体基板１の上にはシリコン酸化膜からなるゲート絶縁膜４を介して多結晶シリコン膜からなるゲート電極５が形成されている。ゲート絶縁膜４及びゲート電極５の側面上にシリコン酸化膜からなるオフセットスペーサ６が形成され、さらにオフセットスペーサ６の側面上に窒化シリコン膜からなるサイドウォール７が形成されている。半導体基板１の上部におけるゲート電極５の両側にチャネル領域を挟んでｎ型（第２導電型）不純物、例えば砒素（Ａｓ）がイオン注入されてなる第１のエクステンション領域８が形成され、半導体基板１の上部におけるオフセットスペーサ６の下部に第１のエクステンション領域８に接してｎ型不純物、例えばＡｓがイオン注入されてなる第２のエクステンション領域９が形成されている。また、第１のエクステンション領域８及び第２のエクステンション領域９の側面及び底面に接してｐ型不純物、例えばＢがイオン注入されてなるｐ型ポケット領域１０が形成されている。さらに、半導体基板１の上部におけるサイドウォール７の外側方に第２のエクステンション領域９及びｐ型ポケット領域１０に接して、ｎ型不純物、例えばＡｓがイオン注入されてなるソースドレイン拡散領域１１が形成されている。ここで、半導体基板１におけるソースドレイン拡散領域１１の上面は、ゲート電極５の下に位置する半導体基板１におけるチャネル領域の上面よりも低く形成されている。 As shown in FIG. 1, an element isolation region 2 made of a silicon oxide film is formed on a semiconductor substrate 1 made of p-type (first conductivity type) single crystal silicon, and the semiconductor substrate 1 has a p-type impurity such as boron. A p-type well 3 into which (B) is ion-implanted is formed. A gate electrode 5 made of a polycrystalline silicon film is formed on the semiconductor substrate 1 via a gate insulating film 4 made of a silicon oxide film. Offset spacers 6 made of a silicon oxide film are formed on the side surfaces of the gate insulating film 4 and the gate electrode 5, and sidewalls 7 made of a silicon nitride film are formed on the side surfaces of the offset spacer 6. A first extension region 8 in which an n-type (second conductivity type) impurity such as arsenic (As) is ion-implanted is formed on both sides of the gate electrode 5 on the upper side of the semiconductor substrate 1 with a channel region interposed therebetween. A second extension region 9 in which an n-type impurity such as As is ion-implanted is formed in contact with the first extension region 8 below the offset spacer 6 in the upper portion of 1. Further, a p-type pocket region 10 formed by ion implantation of a p-type impurity, for example, B, is formed in contact with the side surfaces and the bottom surface of the first extension region 8 and the second extension region 9. Further, a source / drain diffusion region 11 in which an n-type impurity such as As is ion-implanted is formed in contact with the second extension region 9 and the p-type pocket region 10 on the outer side of the sidewall 7 on the semiconductor substrate 1. Has been. Here, the upper surface of the source / drain diffusion region 11 in the semiconductor substrate 1 is formed lower than the upper surface of the channel region in the semiconductor substrate 1 located under the gate electrode 5.

次に、図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｃ）を参照しながら、第１の実施形態に係る半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. 2 (a) to 2 (d) and FIGS. 3 (a) to 3 (c).

まず、図２（ａ）に示すように、ｐ型の単結晶シリコンよりなる半導体基板１に、シリコン酸化膜からなる素子分離領域２を形成した後、ｐ型不純物、例えばＢを半導体基板１にイオン注入してｐ型ウェル３を形成する。さらに、熱酸化法により半導体基板１の上に２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４を形成し、ゲート絶縁膜４の上に１５０ｎｍ程度の多結晶シリコン膜からなるゲート電極５を形成する。なお、多結晶シリコン膜には、ｎ型不純物、例えばリン（Ｐ）がイオン注入され、９５０℃、６０秒程度の熱処理により活性化されている。 First, as shown in FIG. 2A, an element isolation region 2 made of a silicon oxide film is formed on a semiconductor substrate 1 made of p-type single crystal silicon, and then a p-type impurity such as B is applied to the semiconductor substrate 1. The p-type well 3 is formed by ion implantation. Further, a gate insulating film 4 made of a silicon oxide film of about 2 nm is formed on the semiconductor substrate 1 by a thermal oxidation method, and a gate electrode 5 made of a polycrystalline silicon film of about 150 nm is formed on the gate insulating film 4. . Note that an n-type impurity such as phosphorus (P) is ion-implanted into the polycrystalline silicon film and activated by heat treatment at 950 ° C. for about 60 seconds.

次に、図２（ｂ）に示すように、ゲート電極５をマスクとして、半導体基板１にｎ型の不純物、例えばＡｓをイオン注入し、追加のソースドレイン拡張領域である第１のエクステンション領域８を形成する。なお、Ａｓは、例えば注入エネルギー０．５ｋｅＶ、ドーズ量１ｘ１０^１３ｃｍ^−２で注入する。 Next, as shown in FIG. 2B, an n-type impurity such as As is ion-implanted into the semiconductor substrate 1 using the gate electrode 5 as a mask, and a first extension region 8 which is an additional source / drain extension region. Form. For example, As is implanted at an implantation energy of 0.5 keV and a dose of 1 × 10 ¹³ cm ⁻² .

この第１のエクステンション領域８の半導体基板１の表面からの深さは、後に形成する第２のエクステンション領域９よりも浅く形成される。前記の条件でのイオン注入によりドーズピークはゲート電極５の両側の下部に半導体基板１の表面から深さが１．５ｎｍ程度にある。 The depth of the first extension region 8 from the surface of the semiconductor substrate 1 is shallower than the second extension region 9 to be formed later. As a result of the ion implantation under the above conditions, the dose peak has a depth of about 1.5 nm from the surface of the semiconductor substrate 1 at the lower part on both sides of the gate electrode 5.

次に、図示はしないが、半導体基板１上の全面に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法等により１０ｎｍ程度のシリコン酸化膜を堆積する。 Next, although not shown, a silicon oxide film of about 10 nm is deposited on the entire surface of the semiconductor substrate 1 by a chemical vapor deposition (CVD) method or the like.

次に、図２（ｃ）に示すように、シリコン酸化膜を反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等で異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ６を形成する。この時、半導体基板１もエッチングされてしまうため、深さΔｄの基板掘れが生じる。この異方性エッチングによる半導体基板１の基板掘れは、半導体基板１の上の堆積物又は表面酸化膜を限りなくなくそうとするためにエッチングに伴って必然的に生じる。 Next, as shown in FIG. 2C, the silicon oxide film is anisotropically etched by reactive ion etching (RIE) or the like to form an offset spacer 6 on the side surface of the gate electrode 5. . At this time, the semiconductor substrate 1 is also etched, so that the substrate is dug with a depth Δd. The substrate digging of the semiconductor substrate 1 by this anisotropic etching inevitably occurs with the etching in order to endlessly deposit or surface oxide film on the semiconductor substrate 1.

次に、図２（ｄ）に示すように、ゲート電極５及びオフセットスペーサ６をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入し、ソースドレイン拡張領域である第２のエクステンション領域９を形成する。なお、Ａｓは、例えば注入エネルギー３ｋｅＶ、ドーズ量１ｘ１０^１４ｃｍ^−２で注入する。ここで、第２のエクステンション領域９を形成するためのイオン注入は、第１のエクステンション領域を形成するためのイオン注入に比べて、注入エネルギーが高く、且つ、ドーズ量の多い条件で行うことが好ましい。 Next, as shown in FIG. 2D, an n-type impurity such as As is ion-implanted into the semiconductor substrate 1 using the gate electrode 5 and the offset spacer 6 as a mask to form a second extension region which is a source / drain extension region. 9 is formed. For example, As is implanted at an implantation energy of 3 keV and a dose of 1 × 10 ¹⁴ cm ⁻² . Here, the ion implantation for forming the second extension region 9 is performed under conditions where the implantation energy is higher and the dose is larger than the ion implantation for forming the first extension region. preferable.

この第２のエクステンション領域９の半導体基板１の表面からの深さは、第１のエクステンション領域８よりも深く形成される。前記の条件での注入により第２のエクステンション領域９のドーズピークはゲート電極５の両側の下部に半導体基板１の表面から深さが５ｎｍ程度にある。 The depth of the second extension region 9 from the surface of the semiconductor substrate 1 is deeper than that of the first extension region 8. By implantation under the above conditions, the dose peak of the second extension region 9 has a depth of about 5 nm from the surface of the semiconductor substrate 1 at the lower part on both sides of the gate electrode 5.

次に、図３（ａ）に示すように、ゲート電極５とオフセットスペーサ６をマスクとして、半導体基板１にｐ型不純物、例えばＢを半導体基板１の法線に対して２５°程度の斜め方向になるように、イオン注入し、パンチスルーストッパとなるｐ型ポケット領域１０を形成する。なお、Ｂは、例えば注入エネルギー１０〜２０ｋｅＶ、ドーズ量１ｘ１０^１３ｃｍ^−２で注入する。 Next, as shown in FIG. 3A, the gate electrode 5 and the offset spacer 6 are used as a mask, and a p-type impurity such as B is obliquely applied to the semiconductor substrate 1 with respect to the normal line of the semiconductor substrate 1 at an angle of about 25 °. Then, ion implantation is performed to form a p-type pocket region 10 serving as a punch-through stopper. For example, B is implanted at an implantation energy of 10 to 20 keV and a dose amount of 1 × 10 ¹³ cm ⁻² .

次に、図示は省略するが、半導体基板１上の全面にＣＶＤ法等で７０ｎｍ程度の窒化シリコン膜を堆積させた後に、ＲＩＥ法等で異方性エッチングを行って、図３（ｂ）に示すように、ゲート電極５の側面上にオフセットスペーサ６を介してサイドウォール７を形成する。 Next, although illustration is omitted, after depositing a silicon nitride film of about 70 nm on the entire surface of the semiconductor substrate 1 by CVD or the like, anisotropic etching is performed by RIE or the like, and FIG. As shown, sidewalls 7 are formed on the side surfaces of the gate electrode 5 via offset spacers 6.

次に、図３（ｃ）に示すように、ゲート電極５、オフセットスペーサ６及びサイドウォール７をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入する。これにより、ソースドレイン拡散領域１１を形成する。なお、Ａｓは、例えば注入エネルギー４０ｋｅＶ、ドーズ量２ｘ１０^１５ｃｍ^−２で注入する。 Next, as shown in FIG. 3C, n-type impurities such as As are ion-implanted into the semiconductor substrate 1 using the gate electrode 5, the offset spacers 6 and the sidewalls 7 as a mask. Thereby, the source / drain diffusion region 11 is formed. For example, As is implanted at an implantation energy of 40 keV and a dose of 2 × 10 ¹⁵ cm ⁻² .

その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行って、導入された不純物を活性化させることによって、第１及び第２のエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置を完成する。 Thereafter, heat treatment is performed in a nitrogen atmosphere at 1000 ° C. for about 10 seconds to activate the introduced impurities, thereby completing a semiconductor device including a MISFET having first and second extension regions and an offset spacer. To do.

図４は、第１の実施形態の半導体装置における基板の掘れ量と電位特性とを比較したグラフを示している。従来例で示した図８（ｂ）と同様に、基板掘れΔｄが０ｎｍ、１ｎｍ及び２ｎｍの半導体装置に同一のゲート電圧Ｖｇを印加したときの閾値電圧Ｖｔｈとドレイン電流Ｉｄｓの電気特性を比較している。図８（ｂ）の従来例と同様に、基板掘れが生じるとドレイン電流Ｉｄｓが低下し、閾値電圧Ｖｔｈが上昇しているが従来例では１０μＡを超えていたドレイン電流Ｉｄｓの低下は、第１の実施形態の半導体装置によると５μＡ以下に抑制されていることが分かる。 FIG. 4 shows a graph comparing the digging amount of the substrate and the potential characteristics in the semiconductor device of the first embodiment. As in FIG. 8B shown in the conventional example, the electrical characteristics of the threshold voltage Vth and the drain current Ids when the same gate voltage Vg is applied to a semiconductor device having a substrate digging Δd of 0 nm, 1 nm, and 2 nm are compared. ing. As in the conventional example of FIG. 8B, when the substrate digging occurs, the drain current Ids decreases and the threshold voltage Vth increases. However, in the conventional example, the decrease in the drain current Ids exceeding 10 μA is the first. It can be seen that the semiconductor device according to the embodiment is suppressed to 5 μA or less.

第１の実施形態の半導体装置及びその製造方法によると、ゲート電極５をマスクにイオン注入を行って第１のエクステンション領域８を形成している。この第１のエクステンション領域８を形成したことにより、オフセットスペーサ６を形成する際に必然的に生じる基板掘れによって第１のエクステンション領域８と第２のエクステンション領域９とからなるソースドレイン拡張領域がゲート電極５から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、エクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。 According to the semiconductor device and the manufacturing method thereof of the first embodiment, the first extension region 8 is formed by performing ion implantation using the gate electrode 5 as a mask. Since the first extension region 8 is formed, the source / drain extension region composed of the first extension region 8 and the second extension region 9 is gated by the substrate digging that is inevitably generated when the offset spacer 6 is formed. There is no distance from the electrode 5. Therefore, it is possible to prevent the effective channel length from becoming relatively long due to the substrate excavation. In addition, since a decrease in the amount of overlap between the source / drain extension region and the gate electrode can be suppressed, an increase in parasitic resistance can be prevented. As a result, it is possible to prevent the transistor driving capability from being lowered due to the substrate digging that is inevitably generated in the step before the extension region is formed, and to realize a highly reliable semiconductor device.

なお、第１の実施形態におけるエクステンション領域の形成は、ゲート電極等をマスクとすることに代えて注入マスク用レジストを形成しても良い。この場合、注入マスク用レジストを酸素プラズマ等で灰化処理して除去する。レジストの灰化処理においても半導体基板の上の堆積物や表面酸化膜を限りなくなくすために基板掘れΔｄが必然的に生じるが、本発明の第１のエクステンション領域を形成することによって、基板掘れに起因する駆動能力の低下を防ぎ、信頼性の高い半導体装置を実現することができる。 Note that the extension region in the first embodiment may be formed by using an implantation mask resist instead of using the gate electrode or the like as a mask. In this case, the resist for the implantation mask is removed by ashing with oxygen plasma or the like. In the resist ashing process, the substrate digging Δd is inevitably generated in order to eliminate the deposits and surface oxide film on the semiconductor substrate as much as possible. However, by forming the first extension region of the present invention, the substrate digging is performed. Therefore, it is possible to realize a highly reliable semiconductor device.

（第２の実施形態）
以下、本発明の第２の実施形態について説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described.

第２の実施形態に係るエクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置の断面構成は、図１と同一である。 The cross-sectional configuration of the semiconductor device including the MISFET having the extension region and the offset spacer according to the second embodiment is the same as that in FIG.

図５（ａ）〜図５（ｄ）、図６（ａ）〜図６（ｃ）、を参照しながら、第２の実施形態に係る半導体装置の製造方法について説明する。 With reference to FIGS. 5A to 5D and FIGS. 6A to 6C, a method for manufacturing a semiconductor device according to the second embodiment will be described.

まず、第１の実施形態と同様に図５（ａ）に示すように、ｐ型（第１導電型）の単結晶シリコンよりなる半導体基板１に、シリコン酸化膜からなる素子分離領域２を形成した後、ｐ型不純物、例えばボロン（Ｂ）を半導体基板１にイオン注入してｐ型ウェル３を形成する。さらに、半導体基板１の上に熱酸化法により２ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜４を形成し、ゲート絶縁膜４の上に１５０ｎｍ程度の多結晶シリコン膜からなるゲート電極５を形成する。なお、多結晶シリコン膜には、ｎ型不純物、例えばＰがイオン注入され、９５０℃、６０秒程度の熱処理により活性化されている。 First, as in the first embodiment, as shown in FIG. 5A, an element isolation region 2 made of a silicon oxide film is formed on a semiconductor substrate 1 made of p-type (first conductivity type) single crystal silicon. Thereafter, a p-type well, for example, boron (B) is ion-implanted into the semiconductor substrate 1 to form the p-type well 3. Further, a gate insulating film 4 made of a silicon oxide film of about 2 nm is formed on the semiconductor substrate 1 by thermal oxidation, and a gate electrode 5 made of a polycrystalline silicon film of about 150 nm is formed on the gate insulating film 4. . Note that an n-type impurity such as P is ion-implanted into the polycrystalline silicon film and activated by heat treatment at 950 ° C. for about 60 seconds.

次に、図５（ｂ）に示すように、半導体基板１上の全面にＣＶＤ法等でｎ型不純物（第２導電型）、例えばＡｓを含む１０ｎｍ程度のシリコン酸化膜６ａを堆積する。シリコン酸化膜６ａのＡｓ濃度は例えば１ｘ１０^２０ｃｍ^−２になるようにする。 Next, as shown in FIG. 5B, a silicon oxide film 6a containing about 10 nm containing n-type impurities (second conductivity type), for example, As, is deposited on the entire surface of the semiconductor substrate 1 by CVD or the like. The As concentration of the silicon oxide film 6a is set to 1 × 10 ²⁰ cm ⁻² , for example.

その後、半導体基板１を熱処理することにより、Ａｓを含むシリコン酸化膜６ａから半導体基板１へＡｓが固層拡散するため半導体基板１においてシリコン酸化膜６ａが接していた領域、すなわち半導体基板１におけるゲート電極５の両側に第１のエクステンション領域８が形成される。 Thereafter, the semiconductor substrate 1 is heat-treated so that As diffuses from the silicon oxide film 6 a containing As into the semiconductor substrate 1, the region where the silicon oxide film 6 a is in contact with the semiconductor substrate 1, that is, the gate in the semiconductor substrate 1. First extension regions 8 are formed on both sides of the electrode 5.

この第１のエクステンション領域８の半導体基板１の表面からの深さは、後に形成する第２のエクステンション領域９よりも浅く形成される。前記の条件でＡｓの濃度が１ｘ１０^１８ｃｍ^−３となる領域はゲート電極５の両側の下部の半導体基板１の表面からの深さが２ｎｍ程度にある。 The depth of the first extension region 8 from the surface of the semiconductor substrate 1 is shallower than the second extension region 9 to be formed later. Under the above conditions, the region where the As concentration is 1 × 10 ¹⁸ cm ⁻³ has a depth from the surface of the lower semiconductor substrate 1 on both sides of the gate electrode 5 of about 2 nm.

次に、図５（ｃ）に示すようにシリコン酸化膜６ａをＲＩＥ法等で異方性エッチングして、ゲート電極５の側面上にオフセットスペーサ６を形成する。この時、半導体基板１の上の堆積物及び表面酸化膜を限りなくなくそうとするため半導体基板１もエッチングされてしまうため、深さΔｄの基板掘れが生じる。 Next, as shown in FIG. 5C, the silicon oxide film 6 a is anisotropically etched by the RIE method or the like to form the offset spacer 6 on the side surface of the gate electrode 5. At this time, since the semiconductor substrate 1 is also etched in order to limit the deposits and surface oxide film on the semiconductor substrate 1, the substrate is dug with a depth Δd.

以下の工程は第１の実施形態と同様である。 The following steps are the same as those in the first embodiment.

図５（ｄ）に示すように、ゲート電極５及びオフセットスペーサ６をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入し、ソースドレイン拡張領域である第２のエクステンション領域９を形成する。なお、Ａｓは、例えば注入エネルギー３ｋｅＶ、ドーズ量１ｘ１０^１４ｃｍ^−２で注入する。 As shown in FIG. 5D, an n-type impurity such as As is ion-implanted into the semiconductor substrate 1 using the gate electrode 5 and the offset spacer 6 as a mask to form a second extension region 9 that is a source / drain extension region. To do. For example, As is implanted at an implantation energy of 3 keV and a dose of 1 × 10 ¹⁴ cm ⁻² .

次に、図６（ａ）に示すように、ゲート電極５とオフセットスペーサ６をマスクとして、半導体基板１にｐ型不純物、例えばＢを半導体基板１の法線に対して２５°程度の斜め方向になるように、イオン注入し、パンチスルーストッパとなるｐ型ポケット領域１０を形成する。なお、Ｂは、例えば注入エネルギー１０〜２０ｋｅＶ、ドーズ量１ｘ１０^１３ｃｍ^−２で注入する。 Next, as shown in FIG. 6A, the gate electrode 5 and the offset spacer 6 are used as a mask, and a p-type impurity, for example, B is obliquely applied to the semiconductor substrate 1 at an angle of about 25 ° with respect to the normal line of the semiconductor substrate 1. Then, ion implantation is performed to form a p-type pocket region 10 serving as a punch-through stopper. For example, B is implanted at an implantation energy of 10 to 20 keV and a dose amount of 1 × 10 ¹³ cm ⁻² .

次に、図示は省略するが、半導体基板１上の全面にＣＶＤ法等で７０ｎｍ程度の窒化シリコン膜を堆積させた後に、ＲＩＥ法等で異方性エッチングを行って、図６（ｂ）に示すように、ゲート電極５の側面上にオフセットスペーサ６を介してサイドウォール７を形成する。 Next, although illustration is omitted, after depositing a silicon nitride film of about 70 nm on the entire surface of the semiconductor substrate 1 by CVD or the like, anisotropic etching is performed by RIE or the like to obtain FIG. 6B. As shown, sidewalls 7 are formed on the side surfaces of the gate electrode 5 via offset spacers 6.

次に、図６（ｃ）に示すように、ゲート電極５、オフセットスペーサ６及びサイドウォール７をマスクとして、半導体基板１にｎ型不純物、例えばＡｓをイオン注入する。これにより、ソースドレイン拡散領域１１を形成する。なお、Ａｓは、例えば注入エネルギー４０ｋｅＶ、ドーズ量２ｘ１０^１５ｃｍ^−２で注入する。 Next, as shown in FIG. 6C, an n-type impurity such as As is ion-implanted into the semiconductor substrate 1 using the gate electrode 5, the offset spacer 6 and the sidewall 7 as a mask. Thereby, the source / drain diffusion region 11 is formed. For example, As is implanted at an implantation energy of 40 keV and a dose of 2 × 10 ¹⁵ cm ⁻² .

第２の実施形態の半導体装置及びその形成方法によると、ゲート電極５の形成後にｎ型不純物をドーピングしたシリコン酸化膜６ａを堆積し、半導体基板１へのｎ型不純物の固層拡散により第１のエクステンション領域８を形成している。この第１のエクステンション領域８を形成したことにより、オフセットスペーサ６を形成する際に必然的に生じる基板掘れによって第１のエクステンション領域８と第２のエクステンション領域９とからなるソースドレイン拡張領域がゲート電極５から遠ざかることがない。従って、基板掘れにより実効的なチャネル長が相対的に長くなることを防ぐことができる。また、ソースドレイン拡張領域とゲート電極とのオーバーラップ量の減少を抑えることができるため、寄生抵抗が増大することを防ぐことができる。これらのことにより、エクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、信頼性の高い半導体装置を実現することができる。 According to the semiconductor device and the method of forming the semiconductor device of the second embodiment, the silicon oxide film 6a doped with n-type impurities is deposited after the formation of the gate electrode 5, and the first diffusion is performed by solid-layer diffusion of the n-type impurities into the semiconductor substrate 1. The extension region 8 is formed. Since the first extension region 8 is formed, the source / drain extension region composed of the first extension region 8 and the second extension region 9 is gated by the substrate digging that is inevitably generated when the offset spacer 6 is formed. There is no distance from the electrode 5. Therefore, it is possible to prevent the effective channel length from becoming relatively long due to the substrate excavation. In addition, since a decrease in the amount of overlap between the source / drain extension region and the gate electrode can be suppressed, an increase in parasitic resistance can be prevented. As a result, it is possible to prevent the transistor driving capability from being lowered due to the substrate digging that is inevitably generated in the step before the extension region is formed, and to realize a highly reliable semiconductor device.

なお、第２の実施形態においても注入マスク用レジストを形成してエクステンション領域を形成しても良い。この場合、注入マスク用レジストを酸素プラズマ等で灰化処理して除去する。レジストの灰化処理においても半導体基板の上の堆積物や表面酸化膜を限りなくなくすために基板掘れΔｄが必然的に生じるが、本発明の第１のエクステンション領域を形成することによって、基板掘れに起因する駆動能力の低下を防ぎ、信頼性の高い半導体装置を実現することができる。 Also in the second embodiment, the extension region may be formed by forming an implantation mask resist. In this case, the resist for the implantation mask is removed by ashing with oxygen plasma or the like. In the resist ashing process, the substrate digging Δd is inevitably generated in order to eliminate the deposits and surface oxide film on the semiconductor substrate as much as possible. However, by forming the first extension region of the present invention, the substrate digging is performed. Therefore, it is possible to realize a highly reliable semiconductor device.

本発明は、イオン注入によるエクステンション領域を形成する前の工程において必然的に生じる基板掘れによるトランジスタの駆動能力が低下することを防ぐことができ、エクステンション領域及びオフセットスペーサを有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法等に有用である。 The present invention can prevent a reduction in transistor driving capability due to substrate digging, which is inevitably generated in a step before forming an extension region by ion implantation, and includes a MISFET having an extension region and an offset spacer. And the production method thereof.

本発明の第１及び第２の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 1st and 2nd embodiment of this invention. （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。(A)-(d) is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。(A)-(c) is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の基板の掘れ量と電位特性との関係を示すグラフである。4 is a graph showing a relationship between a digging amount of a substrate and a potential characteristic of the semiconductor device according to the first embodiment of the present invention. （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。(A)-(d) is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。(A)-(c) is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. （ａ）は従来の半導体装置の構成を示す断面図であり、（ｂ）は従来の半導体装置の製造方法を示す工程断面図である。(A) is sectional drawing which shows the structure of the conventional semiconductor device, (b) is process sectional drawing which shows the manufacturing method of the conventional semiconductor device. （ａ）従来の半導体装置の構成を示す断面図であり、（ｂ）は従来の半導体装置の基板の掘れ量と電位特性との関係を示すグラフである。(A) It is sectional drawing which shows the structure of the conventional semiconductor device, (b) is a graph which shows the relationship between the amount of digging of the board | substrate of a conventional semiconductor device, and an electrical potential characteristic.

符号の説明Explanation of symbols

１半導体基板
２素子分離領域
３ｐ型ウェル
４ゲート絶縁膜
５ゲート電極
６オフセットスペーサ
７サイドウォール
８第１のエクステンション領域
９第２のエクステンション領域
１０ｐ型ポケット領域
１１ソースドレイン拡散領域 1 semiconductor substrate 2 element isolation region 3 p-type well 4 gate insulating film 5 gate electrode 6 offset spacer 7 sidewall 8 first extension region 9 second extension region 10 p-type pocket region 11 source / drain diffusion region

Claims

第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の側面上に形成されたオフセットスペーサと、
前記半導体領域における前記ゲート電極の側方下に形成された第２導電型の第１のエクステンション領域及び第２のエクステンション領域とを備え、
前記第１のエクステンション領域は、前記第２のエクステンション領域よりも前記ゲート電極に近い領域に形成され、且つ前記第２のエクステンション領域よりも前記半導体領域の浅い部位に形成されていることを特徴とする半導体装置。 A gate electrode formed on the semiconductor region of the first conductivity type with a gate insulating film interposed;
An offset spacer formed on a side surface of the gate electrode;
A first extension region and a second extension region of a second conductivity type formed below the side of the gate electrode in the semiconductor region;
The first extension region is formed in a region closer to the gate electrode than the second extension region, and is formed in a shallower portion of the semiconductor region than the second extension region. Semiconductor device.

前記ゲート電極の側面上に前記オフセットスペーサを介して形成されたサイドウォールと、
前記半導体領域における前記サイドウォールの外側方下に形成された第２導電型のソースドレイン拡散領域とをさらに備え、
前記半導体領域における前記ソースドレイン拡散領域の上面は、前記半導体領域における前記ゲート電極の下側部分の上面よりも低く形成されていることを特徴とする請求項１に記載の半導体装置。 A sidewall formed on the side surface of the gate electrode via the offset spacer;
A second-conductivity-type source / drain diffusion region formed outside the sidewall in the semiconductor region;
2. The semiconductor device according to claim 1, wherein an upper surface of the source / drain diffusion region in the semiconductor region is formed lower than an upper surface of a lower portion of the gate electrode in the semiconductor region.

前記オフセットスペーサは、不純物を含有する絶縁膜からなることを特徴とする請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the offset spacer is made of an insulating film containing impurities.

第１導電型の半導体領域の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記半導体領域における前記ゲート電極の側方下に、第２導電型の第１のエクステンション領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ゲート電極の側面上にオフセットスペーサを形成する工程（ｃ）と、
前記ゲート電極及びオフセットスペーサをマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型の第２のエクステンション領域を形成する工程（ｄ）とを備え、
前記工程（ｄ）において、前記第２のエクステンション領域は、前記第１のエクステンション領域よりも接合深さが深く形成されていることを特徴とする半導体装置の製造方法。 A step (a) of sequentially forming a gate insulating film and a gate electrode on the semiconductor region of the first conductivity type;
A step (b) of forming a first extension region of a second conductivity type below the side of the gate electrode in the semiconductor region;
(C) forming an offset spacer on the side surface of the gate electrode after the step (b);
And (d) forming a second conductivity type second extension region by implanting second conductivity type impurity ions into the semiconductor region using the gate electrode and the offset spacer as a mask.
In the step (d), the second extension region has a junction depth deeper than that of the first extension region.

前記工程（ｃ）において、前記オフセットスペーサを形成する際のエッチングによって、前記オフセットスペーサの外方に位置する前記半導体領域に基板掘れが生じることを特徴とする請求項４に記載の半導体装置の製造方法。 5. The manufacturing of a semiconductor device according to claim 4, wherein in the step (c), a substrate is dug in the semiconductor region located outside the offset spacer by etching when forming the offset spacer. Method.

前記工程（ｄ）の後に、前記ゲート電極の側面上に前記オフセットスペーサを介してサイドウォールを形成する工程（ｅ）と、
前記ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第２導電型のソースドレイン拡散領域を形成する工程（ｆ）とをさらに備えていることを特徴とする請求項４又は５に記載の半導体装置の製造方法。 After the step (d), a step (e) of forming a sidewall on the side surface of the gate electrode via the offset spacer;
A step (f) of forming a second conductivity type source / drain diffusion region by implanting second conductivity type impurity ions into the semiconductor region using the gate electrode, offset spacer and sidewall as a mask; 6. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is manufactured.

前記工程（ｂ）では、前記ゲート電極をマスクとして、前記半導体領域に第２導電型の不純物イオンを注入することにより、第１のエクステンション領域を形成し、
前記工程（ｃ）では、前記半導体領域の上の全面に絶縁膜を形成した後、前記絶縁膜を異方性エッチングして、前記オフセットスペーサを形成することを特徴とする請求項４〜６のうちいずれか１項に記載の半導体装置の製造方法。 In the step (b), a first extension region is formed by implanting impurity ions of the second conductivity type into the semiconductor region using the gate electrode as a mask,
7. The step (c) is characterized in that after forming an insulating film on the entire surface of the semiconductor region, the insulating film is anisotropically etched to form the offset spacer. The manufacturing method of the semiconductor device of any one of them.

前記工程（ｂ）では、前記半導体領域の上の全面に第２導電型の不純物を含有する絶縁膜を形成した後、前記絶縁膜からの固層拡散により前記第１のエクステンション領域を形成し、
前記工程（ｃ）では、前記絶縁膜を異方性エッチングして、前記オフセットスペーサを形成することを特徴とする請求項４〜６のうちいずれが１項に記載の半導体装置の製造方法。 In the step (b), an insulating film containing a second conductivity type impurity is formed on the entire surface of the semiconductor region, and then the first extension region is formed by solid layer diffusion from the insulating film.
7. The method of manufacturing a semiconductor device according to claim 4, wherein in the step (c), the insulating film is anisotropically etched to form the offset spacer.