JP2012249377A - ゲート駆動回路 - Google Patents

Abstract

【課題】ゲート駆動回路に無駄な電流が流れないようにし、消費電力を低減する。
【解決手段】本発明のゲート駆動回路は、制御電源１２と、一次巻線と二次巻線とを有するトランス８と、第１のスイッチング素子２１と、第２のスイッチング素子１４と、整流素子１５と、容量素子２０と、を備え、第１のスイッチング素子２１は、制御電源１２と前記一次巻線の一端との間に接続され、第２のスイッチング素子１４は、前記一次巻線の他端に接続され、整流素子１５の両端は、前記一次巻線の両端に並列接続され、容量素子２０の一端は、前記一次巻線の一端または他端に接続され、第１のスイッチング素子２１及び第２のスイッチング素子１４のうち一方の導通時に容量素子２０が制御電源１２により充電され、且つ、第１のスイッチング素子２１及び第２のスイッチング素子１４のうち他方の導通時に容量素子２０が放電されるように構成される。
【選択図】図４

Description

本発明は、半導体スイッチング素子のゲート駆動回路に係り、特に消費電力を低減したゲート駆動回路に関する。

半導体スイッチング素子をオン・オフし、負荷に供給される電圧、電流を制御する電子装置が従来より使用されている。図１は特開平７−２２６６６４号公報（特許文献１）に開示された駆動回路の構成を多少変更し、三相交流モータを駆動するように構成した従来技術としての電子装置を示している。

図１に示した電子装置の構成を簡単に説明する。この電子装置は、負荷４として三相交流モータが接続されているが、図１は、三相のうち一相分を示している。すなわち、三相交流モータを駆動する場合、図１に示した電子装置が三相分使用される（通常、インバータ装置などとよばれている）。一相分としてのユニット１は、上アームの半導体スイッチング素子２（フリーホイールダイオード付ＩＧＢＴ（Insulated Gate Bipolar Transistor））と下アームの半導体スイッチング素子３（フリーホイールダイオード付ＩＧＢＴ）を負荷駆動用の電源９と接地点１０間に直列接続し、その接続点と負荷４の一端が接続されている。負荷４は、ユニット１に相当する他の２相のユニットに接続された負荷４とＹ結線あるいはΔ結線して使用される。上アームの半導体スイッチング素子２と下アームの半導体スイッチング素子３には、同一構成のゲート駆動回路がそれぞれ備わっている。それぞれのゲート駆動回路には、送信回路５（５’）、受信回路６（６’）、ゲートドライブ回路７（７’）が備わり、送信回路５（５’）の信号はトランス８（８’）を介して受信回路６（６’）に伝送される。制御電源１１（１１’）は受信回路６（６’）とゲートドライブ回路７（７’）に接続される。

送信回路５（５’）は制御電源１２（１２’）と接地点１３（接地点１０とは絶縁されている）間に接続され、制御電源１２（１２’）と接地点１３間にトランス８（８’）、ＮＭＯＳトランジスタ１４（１４’）が直列に接続されている。ＮＭＯＳトランジスタ１４（１４’）のゲート端子はＡＮＤ回路１７（１７’）の出力端子に接続され、このＡＮＤ回路１７（１７’）の入力端子にはＩＮ信号（ＩＮ’信号）入力端子（制御入力信号端子）とパルス信号回路１６（１６’）の出力端子が接続されている。

したがって、ＩＮ（ＩＮ’）信号（制御入力信号）がアクティブ状態のときパルス信号回路１６（１６’）からパルス信号がＡＮＤ回路１７（１７’）を介してＮＭＯＳトランジスタ１４（１４’）のゲート端子に入力される。ＮＭＯＳトランジスタ１４（１４’）のゲート端子にパルス信号回路１６（１６’）からパルス信号が入力されると、ＮＭＯＳトランジスタ１４（１４’）はオン、オフ駆動され、トランス８（８’）の一次巻線に上記パルス信号による電圧が印加される。なお、ダイオード（整流素子）１５（１５’）はトランス８（８’）の一次巻線に発生する逆電圧を循環電流として流して過電圧の発生を抑制するために接続されたものである。
トランス８（８’）の二次巻線には、一次巻線に比例する電圧が誘起されるので、この電圧をトリガー信号として受信回路６（６’）はゲート駆動信号を生成する。受信回路６（６’）からのゲート駆動信号はゲートドライブ回路７（７’）で信号増幅され半導体スイッチング素子２（３）をオン、オフ駆動する。

図２は、送信回路５（５’）の信号をトランス８（８’）を介して受信回路６（６’）に伝送する図１に示した半導体スイッチング素子２（３）のゲート駆動回路を示している。ここで、上アームの半導体スイッチング素子２と下アームの半導体スイッチング素子３のゲート駆動回路は同一構成となっているので、例えば上アームのみを図１から抜き出して図２としている。また、図２では、ＩＮ信号の入力端子ＩＮ、パルス信号回路１６、ＡＮＤ回路１７を一纏めにしてパルス信号回路１８として示してある。更に、受信回路６、ゲートドライブ回路７、半導体スイッチング素子２、負荷４、負荷駆動用の電源９、制御電源１１、接地点１０を一纏めにして負荷１９として示してある。この図２は、本発明に関係する従来技術の要部を示すものである。

図３は、図２に示した回路の動作を説明する波形図である。パルス信号回路１８は図３に「パルス信号回路１８の出力信号」として示したように連続した矩形波パルスを出力している。「ＩＮ信号」がハイレベルになると図１から分かるようにＡＮＤ回路１７がパルス信号回路１６からのパルス信号を通過させ、ＮＭＯＳトランジスタ１４を駆動する。図３に示すように、「ＩＮ信号」がハイレベルで且つ「パルス信号」がハイレベルのときＮＭＯＳトランジスタ１４がオンになり、トランス８に電圧が印加され電流が流れる。この場合、「トランス８の電流」の立ち上がりに対応して「トランス８の電圧」に正の電圧が発生し、「トランス８の電流」の立ち下がりに対応して「トランス８の電圧」に負の電圧が発生している。トランスの二次側の受信回路６とゲートドライブ７は、「トランス８の電圧」が正のときの信号のみによって駆動され、図３の最下段の「ＩＧＢＴゲート・ソース間電圧」に示すように、半導体スイッチング素子２をオンさせるゲート駆動信号を供給する。

特開平７−２２６６６４号公報

上記従来技術のゲート駆動回路は、ＮＭＯＳトランジスタ１４が開放から導通状態に切り替わったときに、トランス８に発生した正の電圧が受信回路のトリガー信号として伝送され、半導体スイッチング素子２がオンされる。このとき、パルス信号回路１６の出力がハイレベルの間、ＮＭＯＳトランジスタ１４が導通状態となりトランス８とＮＭＯＳトランジスタ１４に電流が流れ続ける。しかし、トランス８によって受信回路６にトリガー信号が伝えられるのは、ＮＭＯＳトランジスタ１４が開放から導通状態に切り替わった瞬間からわずかな時間のみのため、これに引き続くパルス信号回路１６の出力がハイレベルの間、無駄な電流が流れることになる。このように、従来技術によるゲート駆動回路は、無駄な電流が流れ、無駄な電力を消費するという問題があった。
本発明の目的は、上記問題点に鑑み、無駄な電流が流れないようにし、消費電力を低減するようにしたゲート駆動回路を提供することにある。

本発明のゲート駆動回路は、制御電源と、一次巻線と二次巻線とを有するトランスと、第１のスイッチング素子と、第２のスイッチング素子と、整流素子と、容量素子と、を備え、前記第１のスイッチング素子は、前記制御電源と前記一次巻線の一端との間に接続され、前記第２のスイッチング素子は、前記一次巻線の他端に接続され、前記整流素子の両端は、前記一次巻線の両端に並列接続され、前記容量素子の一端は、前記一次巻線の一端または他端に接続され、前記第１のスイッチング素子及び第２のスイッチング素子のうち一方の導通時に前記容量素子が前記制御電源により充電され、且つ、前記第１のスイッチング素子及び第２のスイッチング素子のうち他方の導通時に前記容量素子が放電されることを特徴とする。
また、本発明のゲート駆動回路は、前記一次巻線に流れる電流の立ち上がり及び立ち下がりに応じて前記二次巻線に発生する巻線電圧を検出する受信回路を備え、前記受信回路が、前記巻線電圧に応じて制御パルス信号を出力することを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子の一端が、前記一次巻線の一端に接続されることを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子の一端が、前記一次巻線の他端に接続されることを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子の他端が、接地されることを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子の他端が、前記制御電源に接続されることを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電され、且つ、該容量素子が放電されるとき前記一次巻線を介さずに放電されるか、または、該容量素子が前記制御電源により充電されるとき前記一次巻線を介さずに充電され、且つ、該容量素子が放電されるとき前記一次巻線を介して放電されるように構成されたことを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子が放電されるとき前記一次巻線を介して放電するように構成されたことを特徴とする。
また、本発明のゲート駆動回路は、前記容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電するように構成されたことを特徴とする。

本発明によれば、半導体スイッチング素子のゲート駆動回路に流れる無駄な電流が無くなり、効率を向上させることができる。

半導体スイッチング素子の従来技術による、ゲート駆動回路の構成を示す図である。 図１の従来技術によるゲート駆動回路の、本発明に関係する要部を示す図である。 従来技術によるゲート駆動回路の動作を説明する動作波形図である。 本発明によるゲート駆動回路の、実施の形態１の回路構成を示す図である。 本発明による実施の形態１のゲート駆動回路をインバータ装置に適用した応用回路構成を示す図である。 本発明によるゲート駆動回路の、受信回路の具体的一構成例を示す図である。 本発明によるゲート駆動回路の、動作説明図である。 本発明によるゲート駆動回路の、実施の形態２の回路構成を示す図である。 本発明によるゲート駆動回路の、実施の形態３の回路構成を示す図である。 本発明によるゲート駆動回路の、実施の形態３の回路動作を説明する図である。 本発明によるゲート駆動回路の、実施の形態４の回路構成を示す図である。

次に、本発明の実施形態を、図面を参照して具体的に説明する。まず、図４から図７にしたがって本発明の具体的一実施形態を説明し、次に図８から図１１にしたがって本発明の他の実施形態を説明する。

（実施の形態１）
図４は、本発明の具体的一実施形態で、図２に示した従来技術を改良したゲート駆動回路を示している。図４に示した回路構成は、例えば上アームの半導体スイッチング素子２（フリーホイールダイオード付ＩＧＢＴ）に対応したゲート駆動回路を示したものであり、詳細は図５に示した送信回路２２、トランス８、受信回路２３、ゲートドライブ回路７、半導体スイッチング素子２、負荷４で構成される。図４は、図５に示した半導体スイッチング素子２のゲート駆動回路構成を、図２と同様に簡略化して示している。図４において、図２と同じ符号で示したものは、同じ機能部や部材を示している。図２の従来技術の回路構成と比較すると、本実施の形態１のゲート駆動回路では、コンデンサ（容量素子）２０とＰＭＯＳトランジスタ２１が追加され、負荷１９が負荷２５とされている点が異なっている。負荷２５は、図６にしたがい後述するように、受信回路２３の構成が論理回路を使用してディジタル化され、ＩＣ化が容易な回路構成になっている。

図４に従って回路構成を説明する。制御電源１２と接地点１３間にＰＭＯＳトランジスタ２１、トランス８の一次巻線、ＮＭＯＳトランジスタ１４が順に直列接続され、トランス８の一次巻線の両端には、ＮＭＯＳトランジスタ１４からＰＭＯＳトランジスタ２１が順方向となるようにダイオード１５が接続されている。また、トランス８の二次巻線の両端には負荷２５が接続されている。ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲートにはパルス信号回路１８の出力端子が接続され、パルス信号回路１８のパルス信号により駆動されるようになっている。そして、ＰＭＯＳトランジスタ２１のドレイン端子とトランス８の一次巻線の一端とダイオード１５のカソード端子が接続された接続点にコンデンサ２０の一端が接続され、コンデンサ２０の他端が接地点１３に接続されている。

図５は、三相交流モータが接続された電子装置の一相分（ユニット１０１）を示している。ユニット１０１は、電源９と接地点１０間に半導体スイッチング素子２（上アームの半導体スイッチング素子）と半導体スイッチング素子３（下アームの半導体スイッチング素子）が直列接続され、その接続点が負荷４に接続される出力端子になっている。半導体スイッチング素子２、３はフリーホイールダイオード付のＩＧＢＴが使用され、これら半導体スイッチング素子２と半導体スイッチング素子３のそれぞれのゲート駆動回路には、図４に示したゲート駆動回路が適用されている。負荷４が三相交流モータである場合、電子装置は、ユニット１０１を３組使用して三相交流を出力するインバータ装置として構成される。

図５では、図４で示したパルス信号回路１８を、パルス信号回路１６、ＡＮＤ回路１７の組み合わせとして詳細構成が示してある。すなわち、２入力ＡＮＤ回路１７の一方の入力端子にＩＮ信号入力端子が接続され、他方の入力端子にパルス信号回路１６の出力端子が接続されている。そして、ＡＮＤ回路１７の出力端子にはＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲート端子が共通接続されている。これらＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ２１、ダイオード１５、コンデンサ２０、パルス信号回路１６、ＡＮＤ回路１７で構成される送信回路２２は、一纏めにしてモジュール（ＩＣ化回路）２２０として、実装面積や占有容積を小さくすることができる。このモジュール（ＩＣ化回路）２２０は制御電源１２と接地点１３間に接続され、その出力はトランス８の一次巻線に接続される。

また、図５では、図４で示した負荷２５を受信回路２３、ゲートドライブ回路７、制御電源１１、半導体スイッチング素子２、電源９、負荷４の組み合わせとして詳細構成が示してある。すなわち、トランス８の二次巻線の両端は受信回路２３の入力端子に接続され、受信回路２３の出力端子はゲートドライブ回路７の入力端子に接続されている。また、ゲートドライブ回路７の出力端子は半導体スイッチング素子２のゲート端子に接続されている。そして、受信回路２３とゲートドライブ回路７には制御電源１１が接続されている。受信回路２３は図６に示すようにその構成が論理回路を使用してディジタル化され、ＩＣ化が容易な回路構成になっている。これら受信回路２３、ゲートドライブ回路７、制御電源１１は、一纏めにしてモジュール（ＩＣ化回路）２２１として実装面積や占有容積を小さくすることができる。

半導体スイッチング素子３のゲート側も半導体スイッチング素子２と同様に送信回路２２’（モジュール（ＩＣ化回路）２２０’）、及び受信回路２３’とゲートドライブ回路７’と制御電源１１’からなるゲート駆動回路（モジュール（ＩＣ化回路）２２１’）を備えている。これらゲート駆動回路を備える上下アームの半導体スイッチング素子２、３の回路はユニット１０１として構成される。そして、これらユニット１０１を３組を三相交流を出力するインバータ装置として組み立てることにより負荷４としての三相交流モータを駆動する。ユニット１０１は交換可能な単位としてモジュール化することにより、使い勝手の良い構成とすることができる。なお、ユニット１０１は三相交流モータを駆動するものに限定されず、一般に三相の負荷を駆動することができると共に、ユニット１０１を２組使用することにより単相交流を出力することもでき、その他、可変の直流出力装置や４相以上の交流出力装置として組み立てることも可能である。

図６は、受信回路２３の具体的一例を示したもので、論理回路を使用してディジタル化され、ＩＣ化が容易な回路構成になっている。図６に示すように、受信回路２３は、ＪＫフリップ・フロップ（ＪＫ−ＦＦ）２３１、単安定マルチバイブレータ（ＭＭ）２３２、２３３、ＯＲ回路２３４、ＡＮＤ回路２３５、タイマー回路２３６、ＲＳフリップ・フロップ（ＲＳ−ＦＦ）２３７から構成されている。

まず、受信回路２３の構成を説明する。ＪＫ−ＦＦ２３１のクロック入力端子Ｃ１はトランス８の二次巻線に接続されている。また、ＪＫ−ＦＦ２３１の出力端子Ｑ１は単安定マルチバイブレータ２３２の入力端子に接続され、出力端子Ｑ１の論理を反転した出力端子−Ｑ１が単安定マルチバイブレータ２３３の入力端子に接続されている。単安定マルチバイブレータ２３２出力端子Ｑ２と単安定マルチバイブレータ２３３の出力端子Ｑ３はＯＲ回路２３４の一方及び他方の入力端子に接続され、ＯＲ回路２３４の出力端子はＲＳ−ＦＦ２３７のセット入力端子Ｓに入力されている。また、タイマー回路２３６は、出力端子Ｑ５がＲＳ−ＦＦ２３７のリセット端子Ｒ１に接続され、リセット端子Ｒ２がＯＲ回路２３４の出力端子に接続され、クロック入力端子Ｃ２がＡＮＤ回路２３５の出力端子に接続されている。ＡＮＤ回路２３５の一方の入力端子にはタイマーカウンタ用のクロック信号ＣＬＫが入力され、他方の入力端子にはＲＳ−ＦＦ２３７の出力端子Ｑ４が接続されている。また、ＲＳ−ＦＦ２３７の出力端子Ｑ４はゲートドライブ回路７に接続される。

次に、受信回路２３の動作を図７の波形に基づいて説明する。
トランス８は、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１がオン、オフ制御されることにより、一次巻線電圧に比例する二次巻線電圧を発生する（図７の「トランス８の電圧」波形参照）。このトランス８の二次巻線に発生した電圧が図６に示したＪＫ−ＦＦ２３１のクロック入力端子Ｃ１に入力されると、図７に示すように、入力される毎に「ＪＫ−ＦＦ２３１の出力端子Ｑ１の信号」は反転する。

「ＪＫ−ＦＦ２３１の出力信号Ｑ１」が図６に示した単安定マルチバイブレータ２３２に入力されると、単安定マルチバイブレータ２３２は入力信号の立ち上がりから所定期間だけハイレベルとなるパルス信号を出力する。また、ＪＫ−ＦＦ２３１の出力端子Ｑの論理を反転した出力端子−Ｑの信号が図６に示した単安定マルチバイブレータ２３３に入力されると、単安定マルチバイブレータ２３３は入力信号の立ち上がりから所定期間だけハイレベルとなるパルス信号を出力する。

単安定マルチバイブレータ２３２の出力端子Ｑ２と単安定マルチバイブレータ２３３の出力端子Ｑ３からの信号は、ＯＲ回路２３４で論理和がとられ、ＩＮ信号がハイレベルの期間において、パルス信号回路１８の矩形波パルス信号の立ち上がりに同期したパルス信号となる。

そして、ＯＲ回路２３４の出力はＲＳ−ＦＦ２３７のセット入力端子Ｓに入力される。ＲＳ−ＦＦ２３７のセット入力端子ＳにＯＲ回路２３４からパルス信号が入力されると、ＲＳ−ＦＦ２３７の出力端子Ｑ４からはハイレベル信号が出力される。一方、ＲＳ−ＦＦ２３７のリセット端子Ｒ１にはタイマー回路２３６の出力が入力されているので、タイマー回路２３６がカウントアップして出力端子Ｑ５からパルス信号がリセット端子Ｒ１に入力されると、ＲＳ−ＦＦ２３７の出力端子Ｑ４はローレベルにリセットされる。

タイマー回路２３６は、ＲＳ−ＦＦ２３７の出力端子Ｑ４の信号がハイレベルの期間、タイマーカウンタ用のクロック信号ＣＬＫがＡＮＤ回路２３５を介して入力される。しかしながら、ＯＲ回路２３４からタイマー回路２３６のリセット端子Ｒ２に入力されるパルス信号の間隔が、タイマー回路２３６のカウントアップ時間より短く設定されているので、タイマー回路２３６はＯＲ回路２３４からのパルス信号でリセットされカウントアップすることはない（時刻t1,t2,t3）。したがってＯＲ回路２３４からパルス信号が出力されている限りＲＳ−ＦＦ２３７の出力はリセットされずハイレベルを維持する。しかしながら、ＯＲ回路２３４からのパルス信号がなくなると、タイマー回路２３６はリセットされることなくカウントを継続し、カウントアップ時間が到来した時刻t4になるとカウントアップして出力端子Ｑ５から所定幅のパルス信号が出力される。

タイマー回路２３６がカウントアップしたこのパルス信号でＲＳ−ＦＦ２３７はリセットされ、図７の最下段に示した信号となる。ＲＳ−ＦＦ２３７の出力信号は、ゲートドライブ回路７に出力され、半導体スイッチング素子２を駆動する「ＩＧＢＴゲート・ソース間電圧」信号となる。

図７に示した動作波形図を参照して、図４または図５のゲート駆動回路の動作を説明する。
パルス信号回路１８は、図７に示すように連続した矩形波パルス信号を出力する。ＩＮ信号は、半導体スイッチング素子２のゲート端子にゲート信号を供給する期間に対応して、所定のタイミングでハイレベルに立ち上がり、所定のタイミングでローレベルに立ち下がる。図７ではパルス信号回路１８の矩形波パルス信号が４個含まれるようにハイレベルとなっているが、これは一例であって、所望の長さだけハイレベル状態とすることができる。パルス信号回路１８の矩形波パルス信号がハイレベルで且つＩＮ信号がハイレベルのときＮＭＯＳトランジスタ１４はオンに駆動され（このときＰＭＯＳトランジスタ２１はオフ）、パルス信号回路１８の矩形波パルス信号又はＩＮ信号のいずれかがローレベルのときＰＭＯＳトランジスタはオンに駆動される（このときＮＭＯＳトランジスタ１４はオフ）。

したがって、ＩＮ信号がハイレベルになる以前のローレベル期間のときＰＭＯＳトランジスタ２１がオンしてコンデンサ２０は制御電源１２と接地点１３間に接続されており、ほぼ制御電源１２の電圧まで充電されている（コンデンサ２０の充電経路は図４で示した経路Ａ１）。ＩＮ信号がハイレベルになってパルス信号回路１８の矩形波パルス信号がＡＮＤ回路１７を通過しＡＮＤ回路１７の出力がハイレベルになるとＮＭＯＳトランジスタ１４がオンし、矩形波パルス信号の立ち上がりでコンデンサ２０の電圧はトランス８の一次巻線を介してほぼ０Ｖまで放電する（コンデンサ２０の放電経路は図４で示した経路Ａ２）。また、ＡＮＤ回路１７の出力がローレベルになるとＮＭＯＳトランジスタ１４がオフすると共にＰＭＯＳトランジスタ２１がオンし、コンデンサ２０はほぼ制御電源１２の電圧まで充電される（コンデンサ２０の充電経路は図４で示した経路Ａ１）。ＩＮ信号がハイレベルの期間、パルス信号回路１８の矩形波パルス信号に応じて、コンデンサ２０は充放電を繰り返す。

このようにＩＮ信号がハイレベルの期間においては、ＰＭＯＳトランジスタ２１がオンしているときにコンデンサ２０に充電された電圧が、ＮＭＯＳトランジスタ１４がオンした瞬間にトランス８の一次巻線に印加されるようになる。このトランス８に印加される電圧はＮＭＯＳトランジスタ１４がオンした瞬間からコンデンサ２０の電荷が放電されるわずかな期間のみになるので、引き続くパルス信号回路１８の矩形波パルス信号がハイレベルの期間はトランス８には電圧が印加されず無駄な電流が流れなくなる。図７の「トランス８の電流」「トランス８の電圧」はこのときの動作波形を示している。

トランス８の二次巻線には、一次巻線に比例した電圧が誘起されるので、受信回路２３はこの電圧をトリガー信号として図７の最下段に示したゲート駆動信号である「ＩＧＢＴゲート・ソース間電圧」信号を出力する。受信回路２３からのゲート駆動信号はゲートドライブ回路７で信号増幅され半導体スイッチング素子２をオン、オフ駆動する。

以上説明したように、本実施の形態によれば、図７に示したように、トランス８の電流はパルス信号回路１８のパルス信号がハイレベルに立ち上がる瞬間からわずかの時間のみ流れるだけであり、引き続くパルス信号回路１８のパルス信号がハイレベルの期間は電流が流れないようになる。したがって、本実施の形態によれば、ゲート駆動回路に流れる無駄な電流が無くなり、効率を向上させることができる。
また、本実施形態によれば、受信回路を論理回路で構成してあるので、モジュール化に適した回路となり、ＩＣ化が容易に行え、ゲート駆動回路の小型化に貢献することができる。

（実施の形態２）
図８は、本発明による実施の形態２を示したものである。本実施の形態２は、実施の形態１に対し、コンデンサ２０の接続箇所を変更し（コンデンサ２０１として示している）、パルス信号回路１８の出力側にインバータ回路３０を追加した点が異なっている。すなわち、コンデンサ２０１の一端は、ＮＭＯＳトランジスタ１４のドレイン端子とトランス８の他端とダイオード１５のアノード端子が接続された接続点に接続され、コンデンサ２０１の他端は、制御電源１２とＰＭＯＳトランジスタ２１のソース端子との接続点に接続されている。また、インバータ回路３０の入力端子はパルス信号回路１８（ＡＮＤ回路１７）の出力端子に接続され、インバータ回路３０の出力端子はＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲート端子が共通に接続された接続点に接続されている。その他の回路構成は、実施の形態１と同じである。

本実施の形態２では、コンデンサ２０１の充電経路が、図８で示した経路Ａ３となっている。また、コンデンサ２０１の放電経路が、図８で示した経路Ａ４となっている。すなわち、ＮＭＯＳトランジスタ１４がオンすることによりコンデンサ２０１の充電経路Ａ３が形成され、また、ＰＭＯＳトランジスタ２１をオンすることによりコンデンサ２０１の放電経路Ａ４が形成される。この本実施の形態２は、実施の形態１と比較すると、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のコンデンサ２０１に対する充放電の役目が交換された構成になっていることが分かる。したがって、パルス信号回路１８の出力側にインバータ回路３０を追加してＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲート信号の関係を交換し、図７に示した動作と同じに動作するようにしている。したがって、本実施の形態２は実施の形態１と同じように動作し、同様の効果を奏する。

（実施の形態３）
図９は、本発明による実施の形態３を示したものである。本実施の形態３は、実施の形態１に対し、コンデンサ２０の接続箇所を変更している（コンデンサ２０２として示している）点が異なっている。すなわち、コンデンサ２０２の一端は、ＰＭＯＳトランジスタ２１のドレイン端子とトランス８の一端とダイオード１５のカソード端子が接続された接続点に接続され、コンデンサ２０１の他端は、制御電源１２とＰＭＯＳトランジスタ２１のソース端子との接続点に接続されている。その他の回路構成は、実施の形態１と同じである。

本実施の形態３では、コンデンサ２０２の充電経路が、図９で示した経路Ａ５となっている。また、コンデンサ２０２の放電経路が、図９で示した経路Ａ６となっている。すなわち、ＮＭＯＳトランジスタ１４がオンすることによりコンデンサ２０２の充電経路Ａ５がトランス８の一次巻線を含んで形成され、また、ＰＭＯＳトランジスタ２１をオンすることによりコンデンサ２０２の放電経路Ａ６が形成される。

この本実施の形態３は、実施の形態１と比較すると、実施の形態１ではＮＭＯＳトランジスタ１４がオンしてコンデンサ２０が放電するときトランス８の一次巻線に電圧が印加されるのに対し、実施の形態３ではＮＭＯＳトランジスタ１４がオンしてコンデンサ２０２が充電するときトランス８の一次巻線に電圧が印加される点が異なっている。したがって、図７におけるコンデンサ２０の充放電に対するトランス８の電圧の発生波形に対し、コンデンサ２０２の充放電に対するトランス８の電圧の発生波形は図１０のようになる。本実施の形態３の動作波形は、コンデンサ２０２充放電動作を除きその他の動作波形が図７の動作波形と同じになる。したがって、実施の形態３はコンデンサ２０２充放電動作を逆にして考えれば実施の形態１と同様に考えることができ、実施の形態１と同じように動作し、同様の効果を奏する。

（実施の形態４）
図１１は、本発明による実施の形態４を示したものである。本実施の形態４は、実施の形態３に対し、コンデンサ２０２の接続箇所を変更し（コンデンサ２０３として示している）、パルス信号回路１８の出力側にインバータ回路３０を追加した点が異なっている。すなわち、コンデンサ２０３の一端は、ＮＭＯＳトランジスタ１４のドレイン端子とトランス８の他端とダイオード１５のアノード端子が接続された接続点に接続され、コンデンサ２０３の他端は、接地点１３に接続されている。また、インバータ回路３０の入力端子はパルス信号回路１８（ＡＮＤ回路１７）の出力端子に接続され、インバータ回路３０の出力端子はＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲート端子が共通に接続された接続点に接続されている。その他の回路構成は、実施の形態３と同じである。

本実施の形態４では、コンデンサ２０３の充電経路が、図１１で示した経路Ａ７となっている。また、コンデンサ２０３の放電経路が、図１１で示した経路Ａ８となっている。すなわち、ＰＭＯＳトランジスタ２１がオンすることによりコンデンサ２０３の充電経路Ａ７がトランス８の一次巻線を含んで形成され、また、ＮＭＯＳトランジスタ１４をオンすることによりコンデンサ２０３の放電経路Ａ８が形成される。この本実施の形態４は、実施の形態３と比較すると、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のコンデンサ２０３に対する充放電の役目が交換された構成になっていることが分かる。したがって、パルス信号回路１８の出力側にインバータ回路３０を追加してＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１のゲート信号の関係を交換し、図７に示した動作と同じに動作するようにしている。したがって、本実施の形態４は実施の形態３と同じように動作し、同様の効果を奏する。

上記実施の形態での構成図では、コンデンサ２０、２０１〜２０３の各充放電経路Ａ１〜Ａ８に抵抗が挿入されていないが、コンデンサ２０、２０１〜２０３の電荷をＮＭＯＳトランジスタ１４あるいはＰＭＯＳトランジスタ２１で直接充放電する場合には、充放電のピーク電流を抑制する抵抗を挿入するとよい。また、コンデンサ２０、２０１〜２０３の電荷をＮＭＯＳトランジスタ１４あるいはＰＭＯＳトランジスタ２１でトランス８の一次巻線を介して充放電する場合には、充放電の振動電流を抑制する抵抗を挿入するとよい。
また、制御電源１２と制御電源１２’は、同一であってもよい。
また、半導体スイッチング素子としてＩＧＢＴの例を挙げたが、ＩＧＢＴに限らず、ＭＯＳトランジスタ、バイポーラトランジスタを用いることができる。また、ＮＭＯＳトランジスタ１４とＰＭＯＳトランジスタ２１は、バイポーラトランジスタに代えることも可能である。
また、接地点１０、１３への接地は、必ずしも大地への接地を意味するものではなく基準電位への接地を意味する。
上記、実施の形態は、本発明の一例を示したものであって、これに限定されるものではなく、本発明の主旨を逸脱しない範囲において変形して実施できることは言うまでもない。

上記実施の形態では、負荷を三相交流モータとして説明したが、本発明はこれに限らず、特許文献１に示されるような高周波過熱装置、電磁誘導加熱装置、あるいはその他の負荷に広く適用することができる。

１、１０１・・・ユニット
２、３・・・半導体スイッチング素子
４、１９、２５・・・負荷
５、５’、２２、２２’・・・送信回路
６、６’、２３、２３’・・・受信回路
７、７’・・・ゲートドライブ回路
８、８’・・・トランス
９・・・電源
１１、１１’、１２、１２’・・・制御電源
１０、１３・・・接地点
１４、１４’・・・ＮＭＯＳトランジスタ
１５、１５’・・・ダイオード（整流素子）
１６、１６’、１８・・・パルス信号回路
１７、１７’、２３５・・・ＡＮＤ回路
２０、２０１〜２０３・・・コンデンサ（容量素子）
２１、２１’・・・ＰＭＯＳトランジスタ
３０・・・インバータ回路
２２０、２２１・・・モジュール（ＩＣ化回路）
２３１・・・ＪＫフリップ・フロップ（ＪＫ−ＦＦ）
２３２、２３３・・・単安定マルチバイブレータ（ＭＭ）
２３４・・・ＯＲ回路
２３６・・・タイマー回路
２３７・・・ＲＳフリップ・フロップ（ＲＳ−ＦＦ）
Ａ１、Ａ３、Ａ５、Ａ７・・・充電経路
Ａ２、Ａ４、Ａ６、Ａ８・・・放電経路

Claims (9)

1. 制御電源と、一次巻線と二次巻線とを有するトランスと、第１のスイッチング素子と、第２のスイッチング素子と、整流素子と、容量素子と、を備え、
   前記第１のスイッチング素子は、前記制御電源と前記一次巻線の一端との間に接続され、
   前記第２のスイッチング素子は、前記一次巻線の他端に接続され、
   前記整流素子の両端は、前記一次巻線の両端に並列接続され、
   前記容量素子の一端は、前記一次巻線の一端または他端に接続され、
   前記第１のスイッチング素子及び第２のスイッチング素子のうち一方の導通時に前記容量素子が前記制御電源により充電され、且つ、前記第１のスイッチング素子及び第２のスイッチング素子のうち他方の導通時に前記容量素子が放電されることを特徴とするゲート駆動回路。
2. 前記一次巻線に流れる電流の立ち上がり及び立ち下がりに応じて前記二次巻線に発生する巻線電圧を検出する受信回路を備え、
   前記受信回路は、前記巻線電圧に応じて制御パルス信号を出力することを特徴とする請求項１に記載のゲート駆動回路。
3. 前記容量素子の一端は、前記一次巻線の一端に接続されることを特徴とする請求項１または請求項２に記載のゲート駆動回路。
4. 前記容量素子の一端は、前記一次巻線の他端に接続されることを特徴とする請求項１または請求項２に記載のゲート駆動回路。
5. 前記容量素子の他端は、接地されることを特徴とする請求項１乃至請求項４のいずれか１項に記載のゲート駆動回路。
6. 前記容量素子の他端は、前記制御電源に接続されることを特徴とする請求項１乃至請求項４のいずれか１項に記載のゲート駆動回路。
7. 前記容量素子は、該容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電され、且つ、該容量素子が放電されるとき前記一次巻線を介さずに放電されるか、
   または、該容量素子が前記制御電源により充電されるとき前記一次巻線を介さずに充電され、且つ、該容量素子が放電されるとき前記一次巻線を介して放電されるように構成されたことを特徴とする請求項１乃至請求項６のいずれか１項に記載のゲート駆動回路。
8. 前記容量素子は、該容量素子が放電されるとき前記一次巻線を介して放電するように構成されたことを特徴とする請求項１乃至請求項６のいずれか１項に記載のゲート駆動回路。
9. 前記容量素子は、該容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電するように構成されたことを特徴とする請求項１乃至請求項６のいずれか１項に記載のゲート駆動回路。

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