JP2012234941A - Manufacturing method of semiconductor device and semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device capable of forming a sidewall accurately on the sidewall side of a gate electrode, and to provide a semiconductor device.SOLUTION: At first, a first insulating film 40 is formed on the gate electrode 34 and the peripheral region thereof on one side of an SOI substrate 5. Subsequently, a second insulating film 42 is formed of a material different from that of the first insulating film 40 so as to be laminated thereon. Thereafter, the first insulating film 40 and the second insulating film 42 are removed so that the etching rate of the first insulating film 40 is lower than that of the second insulating film 42, while leaving a portion on the sidewall 34a side of the gate electrode 34 in the first insulating film 40 and the second insulating film 42, thus forming a sidewall 45 on the sidewall 34a side of the gate electrode 34.

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

近年、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)等の電界効果型トランジスタの分野では、微細化、高集積化に伴い、ゲート長が短くなる傾向にある。そして、ゲート長が１μｍ程度にまで短くなると、ゲート電圧が閾値電圧以下であっても、ソース領域とドレイン領域との間に電流が流れやすくなるといったいわゆる短チャネル効果が生じることがある。このような短チャンネル効果が生じると、閾値電圧の変動や、漏れ電流の増加などによって、所望のトランジスタ特性が得られない虞がある。このような短チャンネル効果を抑制する半導体装置の製造方法に関する技術としては、例えば、特許文献１〜４に示すものが知られている。   In recent years, in the field of field effect transistors such as MOSFETs (Metal Oxide Semiconductor Filed Effect Transistors), the gate length tends to be shortened with miniaturization and high integration. When the gate length is shortened to about 1 μm, a so-called short channel effect that current easily flows between the source region and the drain region may occur even when the gate voltage is lower than the threshold voltage. When such a short channel effect occurs, desired transistor characteristics may not be obtained due to fluctuations in threshold voltage or increase in leakage current. As techniques relating to a method of manufacturing a semiconductor device that suppresses such a short channel effect, for example, those disclosed in Patent Documents 1 to 4 are known.

特許文献１に記載の半導体記億装置の製造方法では、まず、半導体基板（１１）上に素子分離領域（１２）を形成すると共に、素子領域にゲート絶縁膜（１３）を形成する。次に、ゲート電極（１４）を形成し、このゲート電極（１４）を利用した自己整合法によりイオン注入を行って不純物拡散層領域（１７）（ソース／ドレイン領域）を形成する。また、この不純物拡散層領域（１７）に、いわゆるＬＤＤ（Lightly Doped Drain）構造として、低濃度の不純物拡散層領域Ｎ-層（１７ａ）（電界緩和層）を形成する。そして、半導体基板（１１）全面に酸化膜を形成した後、これを反応性イオンエッチング法を用いてエッチングバックすることで、ゲート電極（１４）の側壁に酸化膜サイドウォール（１６）を形成し、半導体記憶装置を製造している。そして、この特許文献１では、この構成により、チャネル領域周辺の不純物濃度の分布を緩やかにすることで、ドレイン領域近傍の電界を緩和し、トランジスタ特性の劣化を抑制している。   In the method for manufacturing a semiconductor storage device described in Patent Document 1, first, an element isolation region (12) is formed on a semiconductor substrate (11), and a gate insulating film (13) is formed in the element region. Next, a gate electrode (14) is formed, and ion implantation is performed by a self-alignment method using the gate electrode (14) to form an impurity diffusion layer region (17) (source / drain region). Further, a low concentration impurity diffusion layer region N− layer (17a) (electric field relaxation layer) is formed in this impurity diffusion layer region (17) as a so-called LDD (Lightly Doped Drain) structure. Then, after forming an oxide film on the entire surface of the semiconductor substrate (11), the oxide film sidewall (16) is formed on the side wall of the gate electrode (14) by etching back this using a reactive ion etching method. Manufactures semiconductor memory devices. And in this patent document 1, by this structure, the distribution of the impurity concentration around the channel region is moderated, the electric field in the vicinity of the drain region is relaxed, and the deterioration of the transistor characteristics is suppressed.

特許文献２に記載の半導体装置およびその製造方法では、まず、半導体層表面にゲート絶縁膜（２０）及びゲート電極（２１）を形成する。次に、ゲート電極（２１）の側壁に多層構造のサイドウオール（２２）を形成する。全面に厚さ５０ｎｍのポリシリコン層を堆積させた後、このポリシリコン層のエッチバックを行い、第１のサイドウオール（２２Ａ）を形成する。その後、全面にＳｉＯ2層を堆積させた後、このＳｉＯ2層のエッチバックを行い、第２のサイドウオール（２２Ｂ）を形成する。次に、ソース／ドレイン領域（２３）を形成すべきシリコン半導体基板（１０）の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、シリコン半導体基板１０にソース／ドレイン領域２３を形成する。そして、多層構造のサイドウオールの内、外側に位置するサイドウオールからサイドウオールの除去を行い、ソース／ドレイン領域（２３）、及びエクステンション領域（２５）を形成すべき半導体層の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、サイドウオールの除去、不純物の導入及び活性化熱処理を、多層構造のサイドウオールを構成するサイドウオールが無くなるまで繰り返し、半導体装置を製造している。この特許文献２においても、ＬＤＤ構造を採用することで、トランジスタ特性の劣化を抑制している。 In the semiconductor device and the manufacturing method thereof described in Patent Document 2, first, a gate insulating film (20) and a gate electrode (21) are formed on the surface of the semiconductor layer. Next, a sidewall (22) having a multilayer structure is formed on the side wall of the gate electrode (21). After depositing a polysilicon layer having a thickness of 50 nm on the entire surface, this polysilicon layer is etched back to form the first sidewall (22A). Thereafter, an SiO 2 layer is deposited on the entire surface, and then the SiO 2 layer is etched back to form a second sidewall (22B). Next, after introducing an impurity into the region of the silicon semiconductor substrate (10) where the source / drain region (23) is to be formed, an activation heat treatment of the introduced impurity is performed, and the source / drain region 23 is formed in the silicon semiconductor substrate 10. Form. Then, the sidewalls are removed from the outer side walls of the multilayer structure, and impurities are introduced into the semiconductor layer regions where the source / drain regions (23) and the extension regions (25) are to be formed. After that, activation heat treatment of the introduced impurities is performed, and sidewall removal, impurity introduction, and activation heat treatment are repeated until the side walls constituting the multi-layered structure wall disappear, and the semiconductor device is manufactured. . Also in this patent document 2, deterioration of transistor characteristics is suppressed by adopting the LDD structure.

特許文献３に記載の半導体装置の製造方法では、まず、半導体基板（１）の上に熱酸化によりゲート酸化膜（３）を形成する。ゲート酸化膜（３）の上に、第１の配線膜（５）を形成する。次に、半導体基板（１）の上に、第１の配線膜（５）を覆うようにシリコン酸化膜（７）を形成する。そして、異方性エッチングを用いてシリコン酸化膜（７）をエッチングし、第１の配線膜（５）の側壁にサイドウォールシリコン酸化膜（７ａ）を形成する。さらに、このサイドウォールシリコン酸化膜（７ａ）を覆うようにシリコン窒化膜（１１）を形成する。そして、異方性エッチングを用いてシリコン窒化膜（１１）をエッチングし、サイドウォールシリコン窒化膜（１１ａ）を形成するようにしている。   In the method of manufacturing a semiconductor device described in Patent Document 3, first, a gate oxide film (3) is formed on a semiconductor substrate (1) by thermal oxidation. A first wiring film (5) is formed on the gate oxide film (3). Next, a silicon oxide film (7) is formed on the semiconductor substrate (1) so as to cover the first wiring film (5). Then, the silicon oxide film (7) is etched using anisotropic etching to form a sidewall silicon oxide film (7a) on the side wall of the first wiring film (5). Further, a silicon nitride film (11) is formed so as to cover the sidewall silicon oxide film (7a). Then, the silicon nitride film (11) is etched using anisotropic etching to form a sidewall silicon nitride film (11a).

特許文献４に記載の半導体装置の製造方法では、ＳＯＩ層（３）の平坦な表面（３Ｓ）上及びＳＯＩ層（３）内部にＭＯＳＦＥＴを設け、サイドウォール用ＳｉＯ2膜（５Ａ）を、ＳＯＩ層（３）の平坦表面（３Ｓ）上、ゲート絶縁膜（４）の側面上及びゲート電極用ポリシリコン膜（６）の表面上に形成する。そして、ＳｉＯ2膜（５Ａ）にドライエッチングを行い、ゲート絶縁膜（４）及びゲート電極（６）の両側面を被覆するサイドウォール（５）を形成している。 In the method of manufacturing a semiconductor device described in Patent Document 4, a MOSFET is provided on the flat surface (3S) of the SOI layer (3) and inside the SOI layer (3), and the SiO 2 film for sidewall (5A) is formed on the SOI. It is formed on the flat surface (3S) of the layer (3), on the side surface of the gate insulating film (4), and on the surface of the gate electrode polysilicon film (6). Then, dry etching is performed on the SiO 2 film (5A) to form sidewalls (5) covering both side surfaces of the gate insulating film (4) and the gate electrode (6).

特許第２５０３６５３号公報Japanese Patent No. 2503653 特開２００１−６８６６９号公報JP 2001-68669 A 特開平６−１７７２６５号公報JP-A-6-177265 特開平１１−３１７５２７号公報JP 11-317527 A

ところで、半導体装置の分野では、ＭＯＳＦＥＴと共に、バイポーラトランジスタを同一の半導体基板上に集積することがある。このようなバイポーラトランジスタは、素子形成工程において、不純物を活性化させる過程で、高温（例えば１０００℃前後）の熱処理を施す必要がある。一方、ＭＯＳＦＥＴ等の素子では、高温で熱処理されると、不純物拡散層の不純物が周辺に拡散してしまい、所望の不純物拡散層の領域が得られないといった問題がある。そのため、ＭＯＳＦＥＴとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、高温の熱処理が必要なバイポーラトランジスタを、ＭＯＳＦＥＴよりも先に形成することが望ましい。他方、バイポーラトランジスタを先に形成した後にＭＯＳＦＥＴを形成する場合には、ＭＯＳＦＥＴの素子形成工程における処理が、先に形成されたバイポーラトランジスタの特性に影響を及ぼさないようにしなければならない。   By the way, in the field of semiconductor devices, bipolar transistors may be integrated on the same semiconductor substrate together with MOSFETs. Such a bipolar transistor needs to be subjected to heat treatment at a high temperature (for example, around 1000 ° C.) in the process of activating the impurities in the element formation process. On the other hand, when an element such as a MOSFET is heat-treated at a high temperature, there is a problem that impurities in the impurity diffusion layer diffuse to the periphery and a desired impurity diffusion layer region cannot be obtained. Therefore, when the MOSFET and the bipolar transistor are formed on the same semiconductor substrate, it is desirable to form the bipolar transistor that requires high-temperature heat treatment before the MOSFET. On the other hand, when the MOSFET is formed after the bipolar transistor is formed first, it is necessary to prevent the process in the MOSFET element formation process from affecting the characteristics of the bipolar transistor formed earlier.

しかしながら、上記特許文献１〜４の構成では、ゲート電極の側壁にサイドウォールを形成する工程において、サイドウォールが単層、多層に関わらず、ＭＯＳＦＥＴが形成される側の半導体基板の一面側に、酸化膜等のサイドウォール用の膜を一層形成した後、この膜のゲート電極の側壁以外の部分を除去するために、エッチングを行うようにしている。このように、サイドウォール用の膜を単にエッチング（即ち、エッチバック）する場合には、この膜の下層側の領域までもが不用意に削られてしまう虞があった。例えば、バイポーラトランジスタが同一の半導体基板上に形成されている場合には、サイドウォール用の膜をエッチングする際に、バイポーラトランジスタの不純物拡散層まで削られてしまう虞があり、これにより所望の素子特性が得られなくなるという問題があった。特に酸化膜をエッチングする場合には、半導体基板の面内においてエッチングのバラツキが大きくなりやすく、サイドウォールを精度よく形成することが難しかった。   However, in the configuration of Patent Documents 1 to 4, in the step of forming the sidewall on the sidewall of the gate electrode, regardless of whether the sidewall is a single layer or a multilayer, on one side of the semiconductor substrate on which the MOSFET is formed, After forming a film for a side wall such as an oxide film, etching is performed to remove a portion of the film other than the side wall of the gate electrode. As described above, when the sidewall film is simply etched (that is, etched back), the region on the lower layer side of the film may be inadvertently cut. For example, when the bipolar transistor is formed on the same semiconductor substrate, the impurity diffusion layer of the bipolar transistor may be removed when the sidewall film is etched. There was a problem that characteristics could not be obtained. In particular, when etching an oxide film, the variation in etching tends to be large within the surface of the semiconductor substrate, and it has been difficult to accurately form the sidewall.

本発明は、上述した課題を解決するためになされたものであり、ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することにある。   The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device and a semiconductor device capable of accurately forming a sidewall on the side wall side of a gate electrode.

本発明は、上述した課題を解決するためになされたものであり、第１の発明は、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、前記サイドウォール形成工程は、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、を含むことを特徴とする。   The present invention has been made to solve the above-described problems. The first invention includes a gate insulating film forming step of forming a gate insulating film on one surface side of a semiconductor substrate, and a step on the gate insulating film. A gate electrode forming step of forming a gate electrode in a predetermined region; and a sidewall forming step of forming a sidewall on the side wall of the gate electrode, wherein the sidewall forming step is on the one surface side of the semiconductor substrate In the first insulating film forming step of forming the first insulating film on the gate electrode and in the region around the gate electrode, and the first insulating film is made of a material different from that of the first insulating film. A second insulating film forming step of forming a second insulating film; and after forming the second insulating film, leaving a portion of the first insulating film and the second insulating film on the side wall of the gate electrode. Characterized in that it comprises a, and etching the first insulating film and the second insulating film.

また、第２の発明は、半導体基板と、前記半導体基板の一方面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする。   According to a second aspect of the invention, there is provided a semiconductor substrate, a gate insulating film formed on one side of the semiconductor substrate, a gate electrode formed in a predetermined region on the gate insulating film, and a side wall side of the gate electrode A first insulating film formed on the gate electrode and in a region around the gate electrode on the one surface side of the semiconductor substrate, and the first insulating film. The first insulating film formed on the insulating film is composed of a second insulating film made of a different material from the first insulating film. After the second insulating film is formed, the first insulating film and the second insulating film are formed. The first insulating film and the second insulating film are removed so that the etching rate of the first insulating film is slower than that of the second insulating film while leaving a portion of the film on the side wall side of the gate electrode. That was formed And features.

請求項１の発明では、まず、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に第１絶縁膜を形成する。次に、第１絶縁膜上に積層させる構成で第１絶縁膜とは材質の異なる第２絶縁膜を形成する。そして、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、これら第１絶縁膜及び第２絶縁膜をエッチングし、ゲート電極の側壁側にサイドウォールを形成するようにしている。
これにより、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、エッチングをより制御しやすくなり、第１絶縁膜よりも下層側の領域が不用意に削られてしまうのを抑えることができ、サイドウォールを精度よく形成することができる。 According to the first aspect of the invention, first, a first insulating film is formed on the gate electrode and in a region around the gate electrode on one side of the semiconductor substrate. Next, a second insulating film made of a material different from that of the first insulating film is formed so as to be stacked on the first insulating film. Then, the first insulating film and the second insulating film are etched while leaving the portion on the side wall side of the gate electrode in the first insulating film and the second insulating film, so that the side wall is formed on the side wall side of the gate electrode. ing.
As a result, the etching of the first insulating film and the second insulating film is performed at a speed suitable for each insulating film, thereby making it easier to control the etching, and the region below the first insulating film is not prepared. The side wall can be formed with high accuracy.

請求項２の発明では、第１絶縁膜は酸化シリコンを主体として構成され、第２絶縁膜は窒化シリコンを主体として構成されている。
このように、第１絶縁膜及び第２絶縁膜を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、半導体装置がシリコンを主体として構成される場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。また、サイドウォールを、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜（酸化膜）と窒化シリコンを主体とした第２絶縁膜（窒化膜）の２層で構成することで、比較的制御が難しい（半導体基板面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォールを形成することができる。 In the invention of claim 2, the first insulating film is mainly composed of silicon oxide, and the second insulating film is mainly composed of silicon nitride.
In this way, by constituting both the first insulating film and the second insulating film with a silicon-based material, contamination in the chamber can be suppressed. Further, when the semiconductor device is mainly composed of silicon, it is possible to prevent extra impurities from being mixed in the semiconductor device. Compared with the case where the sidewall is formed of a single layer of silicon oxide, the first insulating film (oxide film) mainly composed of silicon oxide and the second insulating film (nitride film) mainly composed of silicon nitride. Because it consists of layers, it is relatively difficult to control (the variation in the etching rate within the semiconductor substrate surface is likely to be large). Since the amount of etching of the oxide film is small, the variation in etching is further suppressed and the desired thickness is achieved. The side wall can be formed.

請求項３の発明では、サイドウォール形成工程において、さらに、第２絶縁膜のエッチングの終点を検出するようにしている。
このように、第２絶縁膜の終点を検出することで、第２絶縁膜の不要な部分（ゲート電極の側壁側を除く部分）を確実に除去することができる。また、第１絶縁膜のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜よりも下層側の領域が不用意に削られてしまうのを一層抑えることができる。 In the invention of claim 3, in the sidewall forming step, the end point of the etching of the second insulating film is further detected.
In this manner, by detecting the end point of the second insulating film, unnecessary portions (portions other than the side walls of the gate electrode) of the second insulating film can be reliably removed. Moreover, since the etching time (overetching time) of the first insulating film can be kept relatively short, it is possible to further prevent the region on the lower layer side than the second insulating film from being carelessly cut.

請求項４の発明では、サイドウォール形成工程の前に、半導体基板の一方面側にバイポーラトランジスタを形成し、このバイポーラトランジスタ上にも第１絶縁膜及び第２絶縁膜をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜をエッチングする際に、第１絶縁膜よりも下層側に設けられるバイポーラトランジスタの領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、第１絶縁膜のエッチングを精度高く行うことができ、このバイポーラトランジスタの領域が不用意に削られてしまうのを抑えることができる。 According to a fourth aspect of the present invention, before the sidewall formation step, a bipolar transistor is formed on one side of the semiconductor substrate, and a first insulating film and a second insulating film are formed on the bipolar transistor, respectively. Yes.
In such a configuration, when the first insulating film is etched, there is a concern that the region of the bipolar transistor provided on the lower layer side than the first insulating film may be carelessly cut. However, in the present invention, the etching of the first insulating film and the second insulating film can be performed with high accuracy by performing the etching of the first insulating film and the second insulating film at a speed suitable for the respective insulating films. It is possible to prevent the area from being accidentally cut.

請求項５の半導体装置は、ゲート電極の側壁側に形成されたサイドウォールを備えている。そして、このサイドウォールは、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に形成された第１絶縁膜と、第１絶縁膜上に積層される構成で形成された第１絶縁膜とは材質の異なる第２絶縁膜とから構成されており、第２絶縁膜を形成した後、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、第２絶縁膜よりも第１絶縁膜のほうが、エッチング速度が遅くなるように第１絶縁膜及び第２絶縁膜を除去して形成されている。
このように構成される半導体装置では、第１絶縁膜よりも下層側の領域が不用意に削られることが抑えられて、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。 According to a fifth aspect of the present invention, there is provided a semiconductor device including a sidewall formed on the side wall side of the gate electrode. The sidewall is formed on the gate electrode on the one surface side of the semiconductor substrate and a first insulating film formed in a region around the gate electrode, and a first layer formed on the first insulating film. The second insulating film is made of a material different from that of the insulating film. After the second insulating film is formed, the second insulating film and the second insulating film remain on the side wall side of the gate electrode, and the second insulating film is formed. The first insulating film is formed by removing the first insulating film and the second insulating film so that the etching rate is slower than the insulating film.
In the semiconductor device configured as described above, the region on the lower layer side than the first insulating film is prevented from being inadvertently cut, and the sidewall is formed with high accuracy, so that high reliability is ensured. Can do.

請求項６の半導体装置は、第１絶縁膜が酸化シリコンを主体として構成され、第２絶縁膜が窒化シリコンを主体として構成されている。
このように構成される半導体装置では、サイドウォールが酸化シリコン単層で構成された半導体装置と比較して、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜及び第２絶縁膜が共にシリコン系材料により構成されているため、半導体装置がシリコンを主体として構成されている場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。 According to another aspect of the semiconductor device of the present invention, the first insulating film is mainly composed of silicon oxide, and the second insulating film is mainly composed of silicon nitride.
In the semiconductor device configured as described above, since the sidewalls are formed with higher precision than the semiconductor device in which the sidewalls are formed of a single layer of silicon oxide, high reliability can be ensured. Furthermore, since both the first insulating film and the second insulating film are made of a silicon-based material, when the semiconductor device is mainly made of silicon, excess impurities are mixed into the semiconductor device. Can be suppressed.

図１は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。FIG. 1 is a cross-sectional explanatory view showing the manufacturing process of the semiconductor device according to the first embodiment. 図２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。FIG. 2 is a cross-sectional explanatory view showing the manufacturing process of the semiconductor device according to the first embodiment. 図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。FIG. 3 is a cross-sectional explanatory view showing the manufacturing process of the semiconductor device according to the first embodiment. 図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。FIG. 4 is a cross-sectional explanatory view showing the manufacturing process of the semiconductor device according to the first embodiment. 図５は、エッチング条件とエッチング選択比の関係を示す図である。FIG. 5 is a diagram showing the relationship between etching conditions and etching selectivity.

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１〜図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図５は、エッチング条件とエッチング選択比の関係を示す図である。 [First Embodiment]
Hereinafter, a first embodiment of the present invention will be described in detail.
1 to 4 are cross-sectional explanatory views showing manufacturing steps of the semiconductor device according to the first embodiment. FIG. 5 is a diagram showing the relationship between etching conditions and etching selectivity.

本実施形態では、ＣＭＯＳ型などのＭＯＳＦＥＴとバイポーラトランジスタが同一半導体基板上に形成された半導体装置（例えば、Ｂｉ−ＣＭＯＳなど）を例に挙げて説明する。本発明の半導体装置の製造方法では、半導体基板の一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程と、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程を少なくとも行うようにしている。以下、図１〜図５を参照してそれぞれの工程を順に説明する。特に、本実施形態では、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程について主に説明する。   In the present embodiment, a semiconductor device (for example, Bi-CMOS) in which a CMOS type MOSFET and a bipolar transistor are formed on the same semiconductor substrate will be described as an example. In the method for manufacturing a semiconductor device of the present invention, a bipolar transistor forming step of forming a bipolar transistor on one side of the semiconductor substrate, a gate insulating film forming step of forming a gate insulating film on one side of the semiconductor substrate, and a gate At least a gate electrode forming step of forming a gate electrode in a predetermined region on the insulating film and a sidewall forming step of forming a sidewall on the side wall side of the gate electrode are performed. Hereafter, each process is demonstrated in order with reference to FIGS. In particular, in this embodiment, a side wall forming process for forming a side wall on the side wall side of the gate electrode will be mainly described.

本発明では、例えば、シリコンからなる支持基板３上にシリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してシリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されるＳＯＩ基板５を用いることができる。ＳＯＩ層２は、ＳＯＩ基板５の一方面側（図１〜図４において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。 In the present invention, for example, an SOI (Silicon On Insulator) layer 2 made of silicon is laminated on a support substrate 3 made of silicon via a buried oxide film 4 made of silicon oxide film (SiO 2 ). A substrate 5 can be used. The SOI layer 2 is disposed on one surface side (upper side in FIGS. 1 to 4) of the SOI substrate 5, and the silicon substrate bonded to the support substrate 3 is polished to a predetermined thickness, or silicon is supported on the support substrate 3. 3 can be formed by depositing on the surface 3. The SOI substrate 5 corresponds to an example of “semiconductor substrate”.

まず、このＳＯＩ基板５の一方面側のＳＯＩ層２にバイポーラトランジスタ２０を形成する。バイポーラトランジスタ２０は、公知の方法によって形成することができ、ＮＰＮトランジスタであってもよく、ＰＮＰトランジスタであってもよい。例えば、ＮＰＮトランジスタの場合、ＳＯＩ層２を低濃度Ｎ型シリコン層で構成するか、ＳＯＩ層２に低濃度Ｎ型シリコン領域をウェル構造によって形成し、この表面にベース１５及びコレクタ１６を形成する。そして、ベース１５内に、エミッタ１７を形成する。なお、ベース１５とコレクタ１６は、ＬＯＣＯＳ酸化膜９によって、絶縁分離される。また、バイポーラトランジスタ２０と、後述のＭＯＳＦＥＴ３０とは、トレンチ分離部６により絶縁分離されている。トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ２などの酸化膜）とによって構成されている。なお、ＳＯＩ基板５の一方面側に、バイポーラトランジスタ２０を形成する工程は、「バイポーラトランジスタ形成工程」の一例に相当する。 First, the bipolar transistor 20 is formed in the SOI layer 2 on one side of the SOI substrate 5. The bipolar transistor 20 can be formed by a known method, and may be an NPN transistor or a PNP transistor. For example, in the case of an NPN transistor, the SOI layer 2 is composed of a low concentration N-type silicon layer, or a low concentration N-type silicon region is formed in the SOI layer 2 with a well structure, and a base 15 and a collector 16 are formed on the surface. . Then, an emitter 17 is formed in the base 15. The base 15 and the collector 16 are insulated and separated by the LOCOS oxide film 9. In addition, the bipolar transistor 20 and a MOSFET 30 described later are insulated and separated by the trench isolation portion 6. The trench isolation portion 6 includes a trench 7 reaching the buried oxide film 4 from the surface of the SOI layer 2 and a buried film 8 (for example, an oxide film such as SiO 2 ) buried so as to fill the trench 7. Has been. The process of forming the bipolar transistor 20 on one surface side of the SOI substrate 5 corresponds to an example of a “bipolar transistor forming process”.

次に、ＳＯＩ層２上に、酸化シリコン膜５０を形成する。この酸化シリコン膜は、ＭＯＳＦＥＴ３０が形成される領域（以下、「ＭＯＳ領域」という）よりも、バイポーラトランジスタ２０が形成されている領域（以下、「Ｂｉｐ領域」という）のほうが厚くなるように形成される。例えば、この酸化シリコン５０の膜厚は、ＭＯＳ領域が８．５ｎｍ程度、Ｂｉｐ領域が２５ｎｍ程度で構成される。また、後述のゲート電極３４の下層側となる位置に形成される酸化シリコン膜５０は、ゲート絶縁膜３３として機能する。なお、ＳＯＩ基板５の一方面側にゲート絶縁膜３３を形成する工程は、「ゲート絶縁膜形成工程」の一例に相当する。   Next, a silicon oxide film 50 is formed on the SOI layer 2. This silicon oxide film is formed so that the region where the bipolar transistor 20 is formed (hereinafter referred to as “Bip region”) is thicker than the region where the MOSFET 30 is formed (hereinafter referred to as “MOS region”). The For example, the silicon oxide 50 has a film thickness of about 8.5 nm for the MOS region and about 25 nm for the Bip region. Further, a silicon oxide film 50 formed at a position on the lower layer side of the gate electrode 34 described later functions as the gate insulating film 33. Note that the step of forming the gate insulating film 33 on one surface side of the SOI substrate 5 corresponds to an example of a “gate insulating film forming step”.

次に、この酸化シリコン膜５０の表面上に、多結晶シリコン膜５１を３０００〜４０００Å形成し、この多結晶シリコン膜５１にリンなどの不純物をドープする。そして、フォトリソグラフィとドライエッチングにより、ゲート電極３４を形成する。さらに、このゲート電極３４を利用した自己整合法によりイオン注入を行って低濃度の浅い不純物拡散層である電界緩和層３５を形成する（図１（Ａ））。なお、ゲート電極３４を形成する工程は、「ゲート電極形成工程」の一例に相当する。   Next, a 3000 to 4000 polycrystalline silicon film 51 is formed on the surface of the silicon oxide film 50, and the polycrystalline silicon film 51 is doped with impurities such as phosphorus. Then, the gate electrode 34 is formed by photolithography and dry etching. Further, ion implantation is performed by a self-alignment method using the gate electrode 34 to form an electric field relaxation layer 35 which is a low-concentration shallow impurity diffusion layer (FIG. 1A). The step of forming the gate electrode 34 corresponds to an example of a “gate electrode forming step”.

次に、ＳＯＩ基板５の一方面側において、ゲート電極３４上及びゲート電極３４の周囲の領域（バイポーラトランジスタ２０を含む領域）に、酸化シリコン膜を主体として構成される第１絶縁膜４０をＣＶＤ法などによって２５０Å程度形成する（図１（Ｂ））。さらに、この第１絶縁膜４０上（即ち、バイポーラトランジスタ２０を含む領域）に、窒化シリコンを主体として構成される第２絶縁膜４２をＣＶＤ法などによって１３００〜１５００Å程度積層する（図１（Ｃ））。なお、ゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する工程は、「第１絶縁膜形成工程」の一例に相当する。また、第１絶縁膜４０上に第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する工程は、「第２絶縁膜形成工程」の一例に相当する。   Next, on the one surface side of the SOI substrate 5, a first insulating film 40 mainly composed of a silicon oxide film is formed on the gate electrode 34 and a region around the gate electrode 34 (region including the bipolar transistor 20) by CVD. About 250 mm is formed by a method or the like (FIG. 1B). Further, on the first insulating film 40 (that is, the region including the bipolar transistor 20), a second insulating film 42 mainly composed of silicon nitride is laminated by about 1300 to 1500 mm by a CVD method or the like (FIG. 1C )). The step of forming the first insulating film 40 on the gate electrode 34 and the region around the gate electrode 34 corresponds to an example of a “first insulating film forming step”. The step of forming the second insulating film 42 made of a material different from that of the first insulating film 40 on the first insulating film 40 corresponds to an example of a “second insulating film forming step”.

次に、これら第１絶縁膜４０及び第２絶縁膜４２に対して、それぞれの絶縁膜に適した速度で異方性ドライエッチングを行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。具体的には、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように、第１絶縁膜４０及び第２絶縁膜４２を除去する。本発明者は、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件について鋭意研究し、図５に示す結果を得た。図５に示すように、実施例１及び実施例２の条件では、窒化シリコンを主体として構成される第２絶縁膜４２よりも酸化シリコン膜を主体として構成される第１絶縁膜４０のほうがエッチング速度が遅くなることを見出した。これら実施例１及び実施例２の条件でエッチングを行うことにより、サイドウォールを精度よく形成することができる。とりわけ、第１絶縁膜４０と第２絶縁膜４２との選択比が大きい実施例１の条件で、エッチングを行うことが好ましい。   Next, anisotropic dry etching is performed on the first insulating film 40 and the second insulating film 42 at a speed suitable for the respective insulating films, and the side walls 45 are formed on the side walls 34a of the gate electrode 34. . Specifically, the etching rate of the first insulating film 40 is slower than that of the second insulating film 42 while leaving the portion of the first insulating film 40 and the second insulating film 42 on the side wall 34a side of the gate electrode 34. As described above, the first insulating film 40 and the second insulating film 42 are removed. The inventor diligently studied the conditions that the etching rate of the first insulating film 40 is slower than that of the second insulating film 42, and obtained the results shown in FIG. As shown in FIG. 5, under the conditions of the first and second embodiments, the first insulating film 40 mainly composed of a silicon oxide film is etched more than the second insulating film 42 mainly composed of silicon nitride. I found that the speed was slow. By performing the etching under the conditions of Example 1 and Example 2, the sidewall can be formed with high accuracy. In particular, it is preferable to perform etching under the conditions of Example 1 in which the selection ratio between the first insulating film 40 and the second insulating film 42 is large.

そして、実施例１に示す条件で、第２絶縁膜４２、第１絶縁膜４０の順でエッチングを行う（図２（（Ａ））。更に、本実施形態では、この第２絶縁膜４２のエッチングの終点を検出するようにしている。第２絶縁膜４２の終点検出は、公知の方法によって行うことができ、具体的には、例えば、第２絶縁膜４２の残膜の厚さを光学的に測定（反射率や屈折率等を分析）することで行うことができる。また、エッチング時のプラズマの特定スペクトル線を観測し、そのスペクトル線の発光強度の変化に基づいて、第２絶縁膜４２の終点を検出することもできる。そして、第２絶縁膜４２の終点を検出した後、オーバーエッチング時間において、第１絶縁膜４０及び酸化シリコン膜５０のエッチングを連続的に行う。オーバーエッチング時間において、遅いエッチング速度で第１絶縁膜４０をエッチングすることにより、Ｂｉｐ領域の酸化シリコン膜５０が不用意に削られてしまうのを抑えることができる。このようにして、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成することができる（図２（Ｂ））。なお、第２絶縁膜のエッチングの終点を検出する工程は、「終点検出工程」の一例に相当する。   Then, etching is performed in the order of the second insulating film 42 and the first insulating film 40 under the conditions shown in Example 1 (FIG. 2A) Furthermore, in this embodiment, the second insulating film 42 The end point of the etching is detected, and the end point of the second insulating film 42 can be detected by a known method, specifically, for example, the thickness of the remaining film of the second insulating film 42 is optically measured. Measurement (analysis of reflectivity, refractive index, etc.) In addition, a specific spectral line of plasma during etching is observed, and the second insulation is based on the change in emission intensity of the spectral line. The end point of the film 42 can also be detected, and after the end point of the second insulating film 42 is detected, the first insulating film 40 and the silicon oxide film 50 are continuously etched during the overetching time. In time In addition, by etching the first insulating film 40 at a slow etching rate, the silicon oxide film 50 in the Bip region can be prevented from being inadvertently scraped in this way, in this way, the side wall 34a of the gate electrode 34. A sidewall 45 can be formed on the side (FIG. 2B) Note that the step of detecting the end point of etching of the second insulating film corresponds to an example of the “end point detection step”.

次に、熱酸化法により全面に酸化膜５２を形成する（図３（Ａ））。そして、ソース領域３６、ドレイン領域３７に必要な不純物をイオン注入し、ＭＯＳＦＥＴ３０を形成する（図３（Ｂ））。なお、図中の矢印は、不純物イオン注入を示している。また、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとからなるＣＭＯＳ型のＭＯＳＦＥＴを製造する場合には、Ｎウェル領域やＰウェル領域がさらに形成される（図示略）。次に、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜５４を形成する。次いで、ＴＥＯＳ（テトラエトキシシラン）膜５５を形成する（図３（Ｃ））。なお、ＢＰＳＧ膜５４を形成した後、このＢＰＳＧ膜５４をＣＭＰ（Chemical Mechanical Polishing）などの方法によって研磨し、表面を平坦化してもよい。   Next, an oxide film 52 is formed on the entire surface by thermal oxidation (FIG. 3A). Then, necessary impurities are ion-implanted into the source region 36 and the drain region 37 to form the MOSFET 30 (FIG. 3B). In addition, the arrow in a figure has shown impurity ion implantation. Further, when manufacturing a CMOS type MOSFET composed of an n channel type MOSFET and a p channel type MOSFET, an N well region and a P well region are further formed (not shown). Next, a boron phosphorus-containing silicate glass (BPSG) film 54 is formed. Next, a TEOS (tetraethoxysilane) film 55 is formed (FIG. 3C). Note that after the BPSG film 54 is formed, the BPSG film 54 may be polished by a method such as CMP (Chemical Mechanical Polishing) to flatten the surface.

次に、ＢＰＳＧ膜５４及びＴＥＯＳ膜５５中に、フォトリソグラフィとエッチングによりコンタクトホール５６を形成し、このコンタクトホール５６にアルミ若しくはタングステンを埋め込む（図４（Ａ））。そして、アルミ膜をスパッタなどの方法により形成し、フォトリソグラフィとドライエッチングによりこのアルミ膜にパターンニングを施し、引き出し線電極５８を形成し、半導体装置１を製造することができる。   Next, a contact hole 56 is formed in the BPSG film 54 and the TEOS film 55 by photolithography and etching, and aluminum or tungsten is buried in the contact hole 56 (FIG. 4A). Then, the semiconductor device 1 can be manufactured by forming an aluminum film by a method such as sputtering and patterning the aluminum film by photolithography and dry etching to form the lead-out electrode 58.

以上説明したように、本第１実施形態に係る半導体装置１の製造方法によれば、まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第１絶縁膜４０及び第２絶縁膜４２のエッチングを、それぞれの絶縁膜に適した速度（即ち、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件）で行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成するようにしている。
このように、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、サイドウォール４５を単層で構成する場合若しくは、第１絶縁膜４０と第２絶縁膜４２のエッチング速度を等しくする場合と比較して、エッチングにかかる時間を抑えて、サイドウォール４５を精度よく形成することができる。より具体的には、外層側に設けられるとともに比較的厚く（１３００〜１５００Å程度）構成される第２絶縁膜４２は、比較的速い速度でエッチングし、一方、ＳＯＩ層２表面近傍に設けられるとともに比較的薄く（２５０Å程度）構成される第１絶縁膜４０は、比較的遅い速度でエッチングするようにしているので、絶縁膜全体でのエッチングレートをある程度確保することができる（エッチングレートの低下を抑えることができる）とともに、第１絶縁膜４０のエッチングの終了タイミングを容易に制御でき、第１絶縁膜４０よりも下層側の領域が不用意に削られてしまうのを抑えることができる。 As described above, according to the manufacturing method of the semiconductor device 1 according to the first embodiment, first, the first insulating film is formed on the gate electrode 34 and in the region around the gate electrode 34 on one surface side of the SOI substrate 5. 40 is formed. Next, a second insulating film 42 made of a material different from that of the first insulating film 40 is formed so as to be stacked on the first insulating film 40. Then, while leaving the portion of the first insulating film 40 and the second insulating film 42 on the side wall 34a side of the gate electrode 34, the etching of the first insulating film 40 and the second insulating film 42 is performed at a speed suitable for each insulating film. That is, the side wall 45 is formed on the side wall 34a side of the gate electrode 34 under the condition that the first insulating film 40 is slower in etching rate than the second insulating film 42.
In this way, by making the etching rate of the first insulating film 40 slower than that of the second insulating film 42, the sidewall 45 is formed as a single layer, or the etching of the first insulating film 40 and the second insulating film 42. Compared with the case where the speeds are made equal, the time required for etching can be suppressed and the sidewall 45 can be formed with high accuracy. More specifically, the second insulating film 42 that is provided on the outer layer side and is relatively thick (about 1300 to 1500 mm) is etched at a relatively high rate, while being provided in the vicinity of the surface of the SOI layer 2. The first insulating film 40 configured to be relatively thin (about 250 mm) is etched at a relatively slow rate, so that the etching rate of the entire insulating film can be secured to some extent (decrease in etching rate). In addition, the end timing of the etching of the first insulating film 40 can be easily controlled, and the region on the lower layer side than the first insulating film 40 can be prevented from being accidentally shaved.

また、第１絶縁膜４０は酸化シリコンを主体として構成され、第２絶縁膜４２は窒化シリコンを主体として構成されている。
このように、第１絶縁膜４０及び第２絶縁膜４２を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、シリコンを主体として構成される半導体装置１内に余分な不純物が混入するのを抑えることができる。また、サイドウォール４５を、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜４０（酸化膜）と窒化シリコンを主体とした第２絶縁膜４２（窒化膜）の２層で構成することで、比較的制御が難しい（ＳＯＩ基板５面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォール４５を形成することができる。 The first insulating film 40 is mainly composed of silicon oxide, and the second insulating film 42 is mainly composed of silicon nitride.
As described above, by constituting both the first insulating film 40 and the second insulating film 42 with a silicon-based material, contamination in the chamber can be suppressed. In addition, it is possible to prevent extra impurities from entering the semiconductor device 1 mainly composed of silicon. Further, as compared with the case where the sidewall 45 is composed of a single layer of silicon oxide, the first insulating film 40 (oxide film) mainly composed of silicon oxide and the second insulating film 42 (nitride film mainly composed of silicon nitride). ), It is relatively difficult to control (the variation in the etching rate within the SOI substrate 5 surface is likely to increase). Since the etching amount of the oxide film is small, the variation in etching is further suppressed. A sidewall 45 having a desired thickness can be formed.

さらに、サイドウォール形成工程において、第２絶縁膜４２のエッチングの終点を検出するようにしている。
このように、第２絶縁膜４２の終点を検出することで、第２絶縁膜４２の不要な部分（ゲート電極３４の側壁３４ａ側を除く部分）を確実に除去することができる。また、第１絶縁膜４０のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜４２よりも下層側の領域（特にＢｉｐ領域）が不用意に削られてしまうのを一層抑えることができる。 Further, the end point of etching of the second insulating film 42 is detected in the side wall forming step.
In this way, by detecting the end point of the second insulating film 42, unnecessary portions of the second insulating film 42 (portions excluding the side wall 34a side of the gate electrode 34) can be reliably removed. In addition, since the etching time (overetching time) of the first insulating film 40 can be kept relatively short, a region (particularly a Bip region) below the second insulating film 42 is inadvertently cut. Can be further suppressed.

そして、サイドウォール形成工程の前に、ＳＯＩ基板５の一方面側にバイポーラトランジスタ２０を形成し、このバイポーラトランジスタ２０上にも第１絶縁膜４０及び第２絶縁膜４２をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜４０をエッチングする際に、第１絶縁膜４０よりも下層側に設けられるバイポーラトランジスタ２０の領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、第１絶縁膜４０のエッチングを精度高く行うことができ、このバイポーラトランジスタ２０の領域が不用意に削られてしまうのを抑えることができる。 Before the sidewall formation step, the bipolar transistor 20 is formed on one side of the SOI substrate 5, and the first insulating film 40 and the second insulating film 42 are formed on the bipolar transistor 20, respectively. Yes.
In such a configuration, when etching the first insulating film 40, there is a concern that the region of the bipolar transistor 20 provided on the lower layer side than the first insulating film 40 may be carelessly cut. However, in the present invention, the first insulating film 40 can be etched with high accuracy by making the etching rate of the first insulating film 40 slower than that of the second insulating film 42. It can be suppressed that it is scraped off.

また、本第１実施形態に係る半導体装置１は、ゲート電極３４の側壁３４ａ側に形成されたサイドウォール４５を備えている。そして、このサイドウォール４５は、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に形成された第１絶縁膜４０と、第１絶縁膜４０上に積層される構成で形成された第１絶縁膜４０とは材質の異なる第２絶縁膜４２とから構成されており、第２絶縁膜４２を形成した後、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去して形成されている。
このように構成される半導体装置１では、第１絶縁膜４０よりも下層側の領域が不用意に削られることが抑えられて、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。 The semiconductor device 1 according to the first embodiment includes a sidewall 45 formed on the side wall 34 a side of the gate electrode 34. The sidewall 45 is laminated on the first insulating film 40 and the first insulating film 40 formed on the gate electrode 34 and in the region around the gate electrode 34 on one surface side of the SOI substrate 5. The first insulating film 40 is formed of a second insulating film 42 made of a different material. After the second insulating film 42 is formed, the gate electrodes in the first insulating film 40 and the second insulating film 42 are formed. The first insulating film 40 is formed by removing the first insulating film 40 and the second insulating film 42 so that the etching rate of the first insulating film 40 is slower than that of the second insulating film 42 while leaving the portion 34 on the side wall 34a side. ing.
In the semiconductor device 1 configured as described above, the region below the first insulating film 40 is prevented from being carelessly cut, and the sidewall 45 is formed with high accuracy. Can be secured.

また、半導体装置１は、第１絶縁膜４０が酸化シリコンを主体として構成され、第２絶縁膜４２が窒化シリコンを主体として構成されている。
このように構成される半導体装置１では、サイドウォール４５が酸化シリコン単層で構成された半導体装置１と比較して、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜４０及び第２絶縁膜４２が共にシリコン系材料により構成されているため、半導体装置１がシリコンを主体として構成されている場合には、半導体装置１内に余分な不純物が混入するのを抑えることができる。 In the semiconductor device 1, the first insulating film 40 is mainly composed of silicon oxide, and the second insulating film 42 is mainly composed of silicon nitride.
In the semiconductor device 1 configured as described above, the sidewall 45 is formed with higher accuracy than the semiconductor device 1 in which the sidewall 45 is formed of a single layer of silicon oxide, so that high reliability is ensured. Can do. Furthermore, since both the first insulating film 40 and the second insulating film 42 are made of a silicon-based material, when the semiconductor device 1 is mainly made of silicon, excess impurities are present in the semiconductor device 1. Mixing can be suppressed.

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。 [Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.

上記実施形態では、第２絶縁膜４２と第１絶縁膜４０のエッチングを連続して行うようにしたが、断続的に行ってもよい。例えば、第２絶縁膜４２の終点を検出した後、一旦エッチングを停止させてもよい。この場合、例えば、第２絶縁膜４２とは異なる条件で第１絶縁膜４０のエッチングを行うようにしてもよい。   In the above embodiment, the second insulating film 42 and the first insulating film 40 are continuously etched, but may be intermittently performed. For example, after detecting the end point of the second insulating film 42, the etching may be temporarily stopped. In this case, for example, the first insulating film 40 may be etched under conditions different from those of the second insulating film 42.

上記各実施形態では、半導体基板にＳＯＩ基板１を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。   In each of the above-described embodiments, the configuration using the SOI substrate 1 as the semiconductor substrate has been exemplified. However, the present invention is not limited to this. For example, a configuration using a semiconductor substrate made of only silicon may be used.

１…半導体装置
２…ＳＯＩ層
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板（半導体基板）
６…トレンチ分離部
７…トレンチ
８…埋込膜
９…ＬＯＣＯＳ酸化膜
２０…バイポーラトランジスタ
３０…ＭＯＳＦＥＴ
３３…ゲート絶縁膜
３４…ゲート電極
３４ａ…側壁
３５…電界緩和層
３６…ソース領域
３７…ドレイン領域
４０…第１絶縁膜
４２…第２絶縁膜
４５…サイドウォール
５０…酸化シリコン膜
５１…多結晶シリコン膜
５２…酸化膜
５４…ＢＰＳＧ膜
５５…ＴＥＯＳ膜
５６…コンタクトホール
５８…引き出し線電極 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 2 ... SOI layer 3 ... Supporting substrate 4 ... Embedded oxide film 5 ... SOI substrate (semiconductor substrate)
6 ... trench isolation part 7 ... trench 8 ... buried film 9 ... LOCOS oxide film 20 ... bipolar transistor 30 ... MOSFET
33 ... Gate insulating film 34 ... Gate electrode 34a ... Side wall 35 ... Electric field relaxation layer 36 ... Source region 37 ... Drain region 40 ... First insulating film 42 ... Second insulating film 45 ... Side wall 50 ... Silicon oxide film 51 ... Polycrystal Silicon film 52 ... oxide film 54 ... BPSG film 55 ... TEOS film 56 ... contact hole 58 ... lead-out electrode

Claims (6)

半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、
前記サイドウォール形成工程は、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 A gate insulating film forming step of forming a gate insulating film on one side of the semiconductor substrate;
Forming a gate electrode in a predetermined region on the gate insulating film; and
A side wall forming step of forming a side wall on the side wall side of the gate electrode,
The sidewall forming step includes
A first insulating film forming step of forming a first insulating film on the gate electrode and in a region around the gate electrode on the one surface side of the semiconductor substrate;
A second insulating film forming step of forming a second insulating film made of a material different from that of the first insulating film in a configuration of being laminated on the first insulating film;
Etching the first insulating film and the second insulating film while forming the second insulating film and leaving a portion of the first insulating film and the second insulating film on the side wall of the gate electrode; When,
A method for manufacturing a semiconductor device, comprising: 前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されることを特徴とする請求項１に記載の半導体装置の製造方法。 The first insulating film is mainly composed of silicon oxide,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second insulating film is mainly composed of silicon nitride. 前記サイドウォール形成工程は、さらに、前記第２絶縁膜のエッチングの終点を検出する終点検出工程を有していることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the sidewall forming step further includes an end point detecting step of detecting an end point of etching of the second insulating film. 前記サイドウォール形成工程の前に、前記半導体基板の前記一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程をさらに含み、
前記第１絶縁膜形成工程及び前記第２絶縁膜形成工程において、前記バイポーラトランジスタ上にも前記第１絶縁膜及び前記第２絶縁膜をそれぞれ形成することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。 A bipolar transistor forming step of forming a bipolar transistor on the one surface side of the semiconductor substrate before the sidewall forming step;
4. The first insulating film and the second insulating film are formed on the bipolar transistor in the first insulating film forming step and the second insulating film forming step, respectively. The manufacturing method of the semiconductor device as described in any one of these. 半導体基板と、
前記半導体基板の一方面側に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、
前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、
前記サイドウォールは、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする半導体装置。 A semiconductor substrate;
A gate insulating film formed on one side of the semiconductor substrate;
A gate electrode formed in a predetermined region on the gate insulating film;
A side wall formed on the side wall side of the gate electrode,
The sidewall is
A first insulating film formed on the gate electrode and in a region around the gate electrode on the one surface side of the semiconductor substrate; and the first insulating film formed on the first insulating film. The film consists of a second insulating film made of a different material,
After the second insulating film is formed, the first insulating film is etched more than the second insulating film while leaving a portion of the first insulating film and the second insulating film on the side wall of the gate electrode. A semiconductor device, wherein the first insulating film and the second insulating film are removed so as to reduce a speed. 前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されたことを特徴とする請求項５に記載の半導体装置。 The first insulating film is mainly composed of silicon oxide,
6. The semiconductor device according to claim 5, wherein the second insulating film is mainly composed of silicon nitride.
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