JP2012216601A - 電子装置の製造方法及び電子装置 - Google Patents

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Abstract

【課題】モールド樹脂の硬化時に、樹脂基板とベアチップとの相対位置が変動することにより、ベアチップの電極パッドと貫通電極とを再配線で接続する際の歩留まりが低下してしまうことのない電子装置の製造方法及び電子装置を提供する。
【解決手段】機能素子が形成されたチップ１５を支持体に仮固定するとともに、絶縁部材１７を前記支持体に仮固定する。支持体に仮固定したチップ１５及び絶縁部材１７を、樹脂層１６で被覆する。チップ１５、絶縁部材１７、及び樹脂層１６を、支持体から引き離す。絶縁部材１７が露出するまで樹脂層１６を研磨することにより、チップ１５、絶縁部材１７、及び樹脂層１６からなる再構築ウエハ１０を得る。再構築ウエハ１０の絶縁部材１７に貫通孔を形成し、貫通孔内に貫通電極１８を形成するとともに、再構築ウエハ１０の上に、チップ１５と貫通電極１８とを接続する配線２１を含む再配線層２０を形成する。
【選択図】図１

Description

本発明は、機能素子が形成されたチップをウエハ状態に再構築し、再構築されたウエハの上に配線層を形成する電子装置の製造方法、及び電子装置に関する。
半導体のベアチップに代表される機能素子を高密度に、かつ低コストで実装するパッケージ技術が求められている。この要請を実現するパッケージ技術として、例えばチップサイズパッケージ（ＣＳＰ）が有望である。近年、ＣＳＰ自体の微細ピッチ化が加速され、パッケージ形態が、樹脂インターポーザを用いたものからウエハレベルパッケージ（ＷＬＰ）へ変化している。ＷＬＰは、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ、Ｗ−ＣＳＰ）とも呼ばれる。
従来のＷＬＰにおいては、半導体ベアチップの縁の近傍に配置された端子をチップ全面に再配置することが目的であった。端子をチップ全面に再配置する形態のＷＬＰは、「ファンイン型」と呼ばれる。ウエハ状態でパッケージまで行うことが可能であり、良否判定の最終試験後にダイシングが行われる。このため、低コスト化に適しており、実装面積を小さくすることが可能である。
半導体ベアチップの多端子化に伴い、チップ領域のみでは端子の再配置が困難になってきている。このため、チップ領域の外側に端子を再配置する形態のＷＬＰが開発されている。端子をチップ領域の外側に再配置する形態は、「ファンアウト型」と呼ばれる。ファンアウト型のＷＬＰでは、半導体ベアチップの回路形成面が露出し、側面及び裏面が樹脂で被覆されるように、半導体ベアチップを樹脂層に固定する。半導体ベアチップ及びそれを固定する樹脂層によって、擬似的なウエハが再構築される。この擬似的なウエハは、「再構築ウエハ」と呼ばれる。再構築ウエハの上に、再配線層が形成される。
ファンアウト型ＷＬＰでは、一例として、ベアチップ（ダイ）を収容するためのスルーホールが形成された樹脂基板が用いられる。このスルーホール内にベアチップを収容し、樹脂によって、ベアチップが樹脂基板に固定される。端子は、ベアチップ及び樹脂基板の面上に再配置される。
特開２００８−２５８６２１号公報
複数の再構築ウエハを積層する場合、またはベアチップの回路形成面とは反対側の面に外部接続用の端子を再配置する場合には、再構築ウエハに、厚さ方向に貫通する貫通電極を形成する必要がある。再構築ウエハに形成される再配線によって、貫通電極と、ベアチップの電極パッドとが接続される。
樹脂を用いてベアチップを樹脂基板に固定する場合、樹脂が硬化する際に、樹脂の収縮等によって、樹脂基板とベアチップとの相対位置が変動する。相対位置が変動すると、ベアチップの電極パッドと貫通電極とを再配線で接続する際の歩留まりが低下してしまう。
本発明の一観点によると、
機能素子が形成されたチップを支持体に仮固定するとともに、絶縁部材を前記支持体に仮固定する工程と、
前記支持体に仮固定した前記チップ及び前記絶縁部材を、樹脂層で被覆する工程と、
前記チップ、前記絶縁部材、及び前記樹脂層を、前記支持体から引き離す工程と、
前記絶縁部材が露出するまで前記樹脂層を研磨することにより、前記チップ、前記絶縁部材、及び前記樹脂層からなる再構築ウエハを得る工程と、
前記再構築ウエハの前記絶縁部材に貫通孔を形成し、該貫通孔内に貫通電極を形成するとともに、前記再構築ウエハの上に、前記チップと前記貫通電極とを接続する配線を含む再配線層を形成する工程と
を有する電子装置の製造方法が提供される。
本発明の他の観点によると、
機能素子が形成されたチップ、絶縁部材、及び樹脂層が同一面内に配置され、前記チップ及び前記絶縁部材が前記樹脂層によって相互に固定されており、該樹脂層が無機材料のフィラーを含有している再構築ウエハと、
前記絶縁部材を、前記再構築ウエハの厚さ方向に貫通する貫通電極と、
前記再構築ウエハの上に形成され、前記チップと前記貫通電極とを接続する配線を含む再配線層と
を有する電子装置が提供される。
再構築ウエハを形成した後に、貫通孔を形成するため、樹脂層の収縮に起因するチップと貫通孔との相対位置の変動を防止することができる。これにより、チップと貫通電極とを再配線層で接続する際の歩留まり低下を抑制することができる。
実施例１による電子装置の断面図である。 （２Ａ）は、実施例１による電子装置のベアチップ及び絶縁部材のレイアウトを示す平面図であり、（２Ｂ）〜（２Ｃ）は、実施例１による電子装置の製造途中段階の断面図である。 （２Ｄ）〜（２Ｈ）は、実施例１による電子装置の製造途中段階の断面図である。 （２Ｉ）〜（２Ｍ）は、実施例１による電子装置の製造途中段階の断面図である。 （２Ｎ）〜（２Ｒ）は、実施例１による電子装置の製造途中段階の断面図である。 （２Ｓ）〜（２Ｖ）は、実施例１による電子装置の製造途中段階の断面図である。 実施例１の変形例による電子装置のベアチップ及び絶縁部材のレイアウトを示す平面図である。 実施例２による電子装置の断面図である。 （５Ａ）〜（５Ｃ）は、実施例２による電子装置の製造途中段階の断面図である。 実施例３による電子装置の断面図である。
［実施例１］
図１に、実施例１による電子装置の断面図を示す。半導体のベアチップ（ダイ）１５、樹脂層１６、及び絶縁部材１７により、再構築ウエハ１０が構成されている。これらは、同一面内に配置される。具体的には、樹脂層１６の一方の表面と、ベアチップ１５の回路形成面とが、再構築ウエハ１０の一方の平坦な表面を画定し、樹脂層１６の他方の表面と、ベアチップ１５の裏面とが、再構築ウエハ１０の他方の平坦な表面を画定する。絶縁部材１７は、樹脂層１６内に埋め込まれており、樹脂層１６の一方の表面から他方の表面まで達している。
ベアチップ１５には、トランジスタや配線が形成されたシリコン基板、化合物半導体基板等が用いられる。ベアチップ１５には、その他の機能素子が形成されたチップを用いてもよい。例えば、ＭＥＭＳ素子、センサー素子、受動素子等の機能素子が形成された無機材料からなる基板を、ベアチップ１５としてもよい。
樹脂層１６は、アルミナ、シリカ、水酸化アルミニウム、窒化アルミニウム等の無機材料からなるフィラー１６Ａを含有している。フィラー１６Ａの含有量は、例えば８０〜９０ｗｔ％である。絶縁部材１７には、絶縁性の樹脂、例えばポリイミド、エポキシ等を用いることができる。一例として、ガラス繊維布を含有したプリプレグ、プリント配線用基板等が用いられる。
ベアチップ１５の回路形成面に複数の電極パッド１５Ａが配置されている。絶縁部材１７に、貫通電極１８が形成されている。貫通電極１８は、再構築ウエハ１０を、その厚さ方向に貫通している。
再構築ウエハ１０の両面のうち、ベアチップ１５の回路形成面を含む表面を再構築ウエハ１０の「上面」といい、その反対側の表面を「裏面」ということとする。再構築ウエハ１０の上面に、上面側再配線層２０が形成されている。上面側再配線層２０は、絶縁膜２２、配線２１、及び外部接続端子２５を含む。一部の配線２１は、ベアチップ１５上の電極パッド１５Ａと貫通電極１８とを接続し、他の一部の配線２１は、電極パッド１５Ａと外部接続端子２５とを接続する。外部接続端子２５は、面内に関して、電極パッド１５Ａとは異なる位置に再配置される。なお、図１では、上面側再配線層２０が２層の配線で構成された例を示しているが、３層以上の配線で構成してもよい。
保護膜２６が、上側再配線層２０を覆う。保護膜２６には、外部接続端子２５を露出させる開口が形成されている。
再構築ウエハ１０の裏面に、裏面側再配線層３０が形成されている。裏面側再配線層３０は、絶縁膜３２及び配線３１を含む。裏面側再配線層３０の表面に保護膜３６が形成されている。保護膜３６には、外部接続端子を露出させる開口が形成されている。露出した外部接続端子の上に、バンプ３５が形成されている。配線３１は、貫通電極１８とバンプ３５とを接続する。バンプ３５は、面内に関して、貫通電極１８とは異なる位置に再配置される。なお、図１では、裏面側再配線層３０が２層の配線で構成された例を示しているが、３層以上の配線で構成してもよい。
次に、図２Ａ〜図２Ｖを参照して、実施例１による半導体装置の製造方法について説明する。
図２Ａに、再構築ウエハを個片化する前のベアチップ１５及び絶縁部材１７の平面図を示す。支持体の上に、複数のベアチップ１５が行列状に配置されている。各ベアチップ１５の周囲に、複数の絶縁部材１７が配置されている。一例として、ベアチップ１５の平面形状は正方形または長方形であり、絶縁部材１７は、ベアチップ１５の各辺のやや外側に配置されている。支持体の形状は、円形でもよいし、四角形でもよい。円形の支持体を用いる場合には、再構築ウエハの製造に、半導体製造設備を利用することができる。四角形の支持体を用いる場合には、再構築ウエハの製造に、プリント配線基板の製造設備を利用することができる。図２Ｂ〜図２Ｖは、図２Ａの一点鎖線２Ｂ−２Ｂにおける断面図に相当する。
図２Ｂに示すように、支持体５０の上に、両面粘着テープ５１を介して、複数のベアチップ１５及び複数の絶縁部材１７を仮固定する。ベアチップ１５は、回路形成面１５Ｔが支持体５０に対向する向きで仮固定される。仮固定する際には、例えばフリップチップボンダが用いられる。支持体５０には、例えばシリコン基板、ガラス基板、ステンレス基板等を用いることができる。両面粘着テープ５１には、例えば耐熱性や剥離容易性の観点から、加熱発泡型の粘着テープ、紫外線照射によって密着強度を低下させる粘着テープ等を用いることが好ましい。
絶縁部材１７の厚さは、ベアチップ１５の厚さとほぼ等しい。なお、絶縁部材１７を、ベアチップ１５よりもやや厚くしてもよい。一例として、ベアチップ１５及び絶縁部材１７の厚さは、０．４ｍｍである。ベアチップ１５の平面形状は、例えば一辺の長さが５ｍｍの正方形である。
図２Ｃに示すように、ベアチップ１５及び絶縁部材１７が仮固定された支持体５０の上に、モールド樹脂１６を供給（ディスペンス）する。モールド樹脂１６は、無機材料からなるフィラー１６Ａを含有している。フィラー１６Ａの含有量は、例えば８０〜９０ｗｔ％である。
図２Ｄに示すように、モールド樹脂１６をプレスする。これにより、モールド樹脂１６の表面はほぼ平坦になる。粘着テープ５１の表面から、モールド樹脂１６の平坦な表面までの高さは、例えば０．６ｍｍとする。ベアチップ１５及び絶縁部材１７は、モールド樹脂１６によって埋め込まれる。その後、支持体５０及び粘着テープ５１から、ベアチップ１５、絶縁部材１７、及びモールド樹脂１６を剥離する。粘着テープ５１が加熱発泡型のものである場合には、加熱することにより容易に剥離することができる。粘着テープ５１が、紫外線照射によって密着強度を弱めるものである場合には、紫外線を照射することによって、容易に剥離することができる。
図２Ｅに示すように、ベアチップ１５の回路形成面１５Ｔ、及び絶縁部材１７の表面が露出する。剥離後、モールド樹脂１６のキュアを行う。
図２Ｆに示すように、モールド樹脂１６を、ベアチップ１５の裏面及び絶縁部材１７が露出するまで研磨する。絶縁部材１７が、ガラス繊維布を含むプリプレグやプリント基板である場合には、通常の樹脂の研磨条件では絶縁部材１７を研磨することが困難である。また、絶縁部材１７がポリイミドやエポキシのフィルムである場合には、目詰まりのため、絶縁部材１７を研磨することが困難である。このため、絶縁部材１７が露出した時点で、再現性よく研磨を停止させることができる。
絶縁部材１７がベアチップ１５よりもやや厚い場合には、ベアチップ１５の裏面に、モールド樹脂１６が薄く残る。研磨後のモールド樹脂１６を、樹脂層１６ということとする。ベアチップ１５及び絶縁部材１７は、樹脂層１６により相互に固定される。ベアチップ１５、絶縁部材１７、及び樹脂層１６からなる再構築ウエハ１０が得られる。絶縁部材１７の厚さを調節することにより、再構築ウエハ１０の厚さを、容易に制御することができる。
なお、ベアチップ１５、絶縁部材１７、及びモールド樹脂１６が支持体５０（図２Ｄ）に仮固定された状態で研磨を行い、研磨後に、支持体５０及び粘着テープ５１を剥離してもよい。
図２Ｇに示すように、絶縁部材１７に貫通孔１７Ａを形成する。貫通孔１７Ａの形成には、機械式ドリルやレーザドリルを用いることができる。貫通孔１７Ａの直径は、例えば０．３ｍｍである。貫通孔１７Ａを形成した後、プラズマ処理を行う。
図２Ｈに示すように、貫通孔１７Ａの側面、及び再構築ウエハ１０の上面及び裏面に、銅のシード層４０を形成する。シード層４０の形成には、例えば無電解めっきが適用される。
図２Ｉに示すように、再構築ウエハ１０の両側のシード層４０に、ドライフィルムレジスト５３を貼り付ける。
図２Ｊに示すように、ドライフィルムレジスト５３に、開口５３Ａを形成する。開口５３Ａは、絶縁部材１７に形成された貫通孔１７Ａと重なる位置に形成される。開口５３Ａは、ドライフィルムレジスト５３を露光し、現像することにより形成することができる。
図２Ｋに示すように、貫通孔１７Ａ内を銅の貫通電極１８で埋め込む。貫通電極１８の形成には、シード層４０を電極として用いた電解めっきが適用される。
図２Ｌに示すように、ドライフィルムレジスト５３（図２Ｋ）を、アミン系剥離液を用いて剥離する。これにより、シード層４０が露出する。
図２Ｍに示すように、再構築ウエハ１０の上面及び裏面に付着していたシード層４０（図２Ｌ）をエッチングして除去する。これにより、ベアチップ１５の回路形成面１５Ｔと、その反対側の裏面、絶縁部材１７の表面、及び樹脂層１６の表面が露出する。貫通孔１７Ａ内には、貫通電極１８が残る。なお、図２Ｍでは、貫通孔１７Ａの側面を覆うシード層４０の表示を省略している。
図２Ｎに示すように、再構築ウエハ１０の上面に、感光性樹脂膜４１を形成する。図２Ｂ〜図２Ｍでは、再構築ウエハ１０を、回路形成面１５Ｔが図の下方を向く姿勢で表していたが、図２Ｎ〜図２Ｖでは、上下を反転させ、回路形成面１５Ｔが図の上方を向く姿勢で表している。感光性樹脂膜４１には、例えば、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等を用いることができる。感光性樹脂膜４１の形成には、例えばスピンコートが適用される。感光性樹脂膜４１の厚さは、例えば１０μｍである。感光性樹脂膜４１は、上側再配線層２０（図１）の絶縁膜２２の一部を構成する。
図２Ｏに示すように、感光性樹脂膜４１を露光し、現像することにより、開口４１Ａを形成する。その後、キュア及び酸素プラズマ処理を行う。この開口４１Ａは、ベアチップ１５の電極パッド１５Ａ（図１）及び貫通電極１８と重なる位置に配置される。開口４１Ａの底面に、電極パッド１５Ａ（図１）及び貫通電極１８が露出する。開口４１Ａの各々の直径は、例えば３０μｍである。
図２Ｐに示すように、感光性樹脂膜４１の上面、及び開口４１Ａの内面に、シード層４３を形成する。シード層４３は、例えば、厚さ０．１μｍの密着層と、厚さ０．３μｍの銅層との２層を含む。密着層には、例えばチタン、クロム等が用いられる。シード層４３の形成には、例えばスパッタリングが適用される。
図２Ｑに示すように、シード層４３の上に、フォトレジストパターン４４を形成する。フォトレジストパターン４４には、形成すべき配線及びビアに整合する開口４４Ａが形成されている。
図２Ｒに示すように、シード層４３を電極として、銅を電解めっきすることにより、開口４４Ａ内にビア及び配線４５を形成する。
図２Ｓに示すように、フォトレジストパターン４４（図２Ｒ）を除去する。フォトレジストパターン４４が形成されていた領域に、シード層４３が露出する。
図２Ｔに示すように、露出しているシード層４３（図２Ｓ）を除去する。シード層４３の除去には、例えばウェットエッチングまたはドライエッチングが適用される。図２Ｔにおいては、配線４４の下のシード層４３の表示を省略している。図２Ｎから図２Ｔまでの工程で、上面側再配線層２０（図１）の１層目の配線４５が形成される。
図２Ｕに示すように、再構築ウエハ１０の裏面に、感光性樹脂膜６１及び配線６５を形成する。感光性樹脂膜６１及び配線６５の形成方法は、上面に形成された感光性樹脂膜４１及び配線４５の形成方法と同一である。一部の配線６５は、貫通電極１８に接続される。図２Ｕの断面内において、貫通電極１８に接続されていないように見える配線６５も、図２Ｕの断面に現れていない他の貫通電極１８に接続されている。裏面に感光性樹脂膜６１及び配線６５を形成する際には、上面に形成されている感光性樹脂膜４１及び配線４５を保護フィルムで被覆しておくことが好ましい。図２Ｕの工程で、裏面側再配線層３０（図１）の１層目の配線６５が形成される。
図２Ｖに示すように、必要に応じて、上面側再配線層２０の１層分の配線の形成と、裏面側再配線層３０の１層分の配線の形成とを、交互に繰り返す。これにより、上面側再配線層２０及び裏面側再配線層３０が形成される。上面側の配線の形成と、裏面側の配線の形成とを交互に繰り返すことにより、再構築ウエハ１０の反りを抑制することができる。
なお、必ずしも、上面側再配線層２０の配線の形成と、裏面側配線層３０の配線の形成とを、１層ずつ交互に繰り返す必要はない。例えば、上面側再配線層２０の複数層の配線の形成と、裏面側再配線層３０の複数層の配線の形成とを、交互に繰り返してもよい。一般的には、一方の再配線層の１層目の配線を形成する工程と、最上の配線を形成する工程との間に、他方の面の再配線層の少なくとも一部の層を形成するようにすればよい。
図１に示すように、上面側再配線層２０の上に保護膜２６を形成する。保護膜２６の、外部接続端子２５に対応する部分に、開口を形成し、外部接続端子２５を露出させる。なお、複数の再構築ウエハ１０を積層しない場合には、この開口を形成する必要はない。裏面側再配線層３０の表面を保護膜３６で覆い、外部接続端子を露出させるための開口を形成する。その後、外部接続端子の上にバンプ３５を形成する。
バンプ３５を形成した後、良否判定の試験を行う。その後、再構築ウエハ１０をダイシングすることにより個片化する。
上記実施例１では、図２Ｅの工程でモールド樹脂１６のキュアを行った後に、図２Ｇの工程で貫通孔１７Ａが形成される。モールド樹脂１６のキュアによって、ベアチップ１５と絶縁部材１７との相対位置が固定される。貫通孔１７Ａを形成した後は、モールド樹脂（樹脂層）１６の収縮はほとんどない。このため、ベアチップ１５に対する貫通孔１７Ａの位置精度を高めることができる。これにより、ベアチップ１５上の電極パッド１５Ａ（図１）と貫通電極１８（図１）とを、上面側再配線層２０で接続する際の歩留まり低下を抑制することができる。
上記実施例１では、貫通電極１８が、フィラーを含む樹脂層１６内には形成されず、絶縁部材１７内に形成される。フィラーを含む樹脂層に貫通孔を形成する場合には、フィラーの脱離等が生じるため、微細な貫通孔の形成が困難である。絶縁部材１７内に貫通電極１８を配置するため、微細な貫通電極１８を形成することが容易である。
図３に、実施例１の変形例による半導体装置の製造方法で用いられる再構築ウエハを個片化する前のベアチップ１５及び絶縁部材１７の平面図を示す。以下、図２Ａに示した実施例１の平面図との相違点について説明し、同一の構成については説明を省略する。
実施例１では、１つのベアチップ１５の周囲に、４つの絶縁部材１７が相互に離間して配置されていた。図３に示した変形例では、１つの環状の絶縁部材１７が、１つのベアチップ１５の周囲を取り囲んでいる。一例として、ベアチップ１５の外形は、一辺の長さが５ｍｍの正方形である。絶縁部材１７の外周は、一辺の長さが１０ｍｍの正方形であり、内周は、一辺の長さが６ｍｍの正方形である。ベアチップ１５の外周と、絶縁部材１７の内周との間に、幅１ｍｍの間隙が確保される。
図２Ｂ〜図２Ｖに示した実施例１による製造方法は、図３に示した変形例による半導体装置の製造方法と同一である。
この変形例においても、実施例１と同様の効果が得られる。また、この変形例においては、絶縁部材１７の部品点数を削減することができる。これにより、支持体５０（図２Ｂ）の上に絶縁部材１７を搭載する時間の短縮化を図ることができる。
［実施例２］
図４に、実施例２による電子装置の断面図を示す。以下の説明では、図１に示した実施例１との相違点に着目し、同一の構成については説明を省略する。
実施例１では、図１に示したように、貫通電極１８が絶縁部材１７の上面から裏面まで達しており、上面側再配線層２０及び裏面側再配線層３０内には進入していなかった。実施例２では、貫通電極１８が、上面側再配線層２０及び裏面側再配線層３０内まで進入している。
貫通電極１８は、上面側再配線層２０の最上の配線２１ａを介して、ベアチップ１５の電極パッド１５Ａに接続されている。裏面側においても、貫通電極１８は、裏面側再配線層３０の最上の配線３１ａを介して、バンプ３５に接続されている。
図５Ａ〜図５Ｃを参照して、実施例２による半導体装置の製造方法について説明する。以下の説明では、図２Ａ〜図２Ｖに示した実施例１との相違点に着目し、同一の工程については説明を省略する。
図５Ａに示すように、再構築ウエハ１０を形成する。ただし、実施例２においては、絶縁部材１７内に貫通電極１８（図２Ｍ）が形成されておらず、貫通孔も形成されていない。再構築ウエハ１０の上面に上面側再配線層２０を形成し、裏面に裏面側再配線層３０を形成する。上面側再配線層２０及び裏面側再配線層３０の形成方法は、図２Ｎ〜図２Ｖに示した実施例１の方法と同一である。
図５Ｂに示すように、上面側再配線層２０、絶縁部材１７、及び裏面側再配線層３０を貫通する貫通孔を形成し、貫通孔内に貫通電極１８を充填する。貫通孔の形成には、機械式ドリル、レーザドリル等を用いることができる。貫通電極１８の形成は、図２Ｈ〜図２Ｍに示した実施例１の貫通電極１８の形成方法と同一である。
図５Ｃに示すように、上面側再配線層２０の最上の配線２１ａを形成する。その後、裏面側再配線層３０の最上の配線３１ａを形成する。最上の配線２１ａ、３１ａは、図２Ｎ〜図２Ｔに示した実施例１の方法と同一の方法で形成される。図４に示すように、保護膜２６、３６、及びバンプ３５を形成する。
実施例２においても、樹脂層１６にキュアを施した後に、貫通電極１８を充填するための貫通孔が形成される。また、上面側再配線層２０の１層分の配線と、裏面側再配線層３０の１層分の配線とが交互に形成される。さらに、貫通電極１８は、樹脂層１６内に配置されず、絶縁部材１７内に配置される。このため、実施例１と同様の効果が得られる。
［実施例３］
図６に、実施例３による電子装置の断面図を示す。以下の説明では、図１に示した実施例１との相違点に着目し、同一の構成については説明を省略する。
実施例１では、個片化した１つの電子装置が、ベアチップ１５を１枚のみ含んでいた。実施例３では、個片化した後の電子装置は、ベアチップ１５を複数枚含んでいる。上面側再配線層２０内の一部の配線２１ｂは、１つのベアチップ１５と他のベアチップ１５とを接続している。
実施例３においても、貫通電極１８を充填するための貫通孔は、樹脂層１６のキュアを行った後に形成される。また、上面側再配線層２０の１層分の配線と、裏面側再配線層３０の１層分の配線とが交互に形成される。さらに、貫通電極１８は、樹脂層１６内に配置されず、絶縁部材１７内に配置される。このため、実施例１と同様の効果が得られる。
なお、実施例３においても、実施例２と同様に貫通電極１８が上面側再配線層２０及び裏面側再配線層３０内に進入する構成としてもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１０ 再構築ウエハ
１５ ベアチップ
１５Ａ 電極パッド
１６ 樹脂層（モールド樹脂）
１６Ａ フィラー
１７ 絶縁部材
１７Ａ 貫通孔
１８ 貫通電極
２０ 上面側再配線層
２１ 配線
２２ 絶縁膜
２５ 外部接続端子
２６ 保護膜
３０ 裏面側再配線層
３１ 配線
３２ 絶縁膜
３５ バンプ
４０ シード層
４１ 感光性樹脂膜
４１Ａ 開口
４３ シード層
４４ フォトレジストパターン
４４Ａ 開口
４５ 配線
５０ 支持体
５１ 粘着テープ
６１ 感光性樹脂膜
６５ 配線

Claims (6)

  1. 機能素子が形成されたチップを支持体に仮固定するとともに、絶縁部材を前記支持体に仮固定する工程と、
    前記支持体に仮固定した前記チップ及び前記絶縁部材を、樹脂層で被覆する工程と、
    前記チップ、前記絶縁部材、及び前記樹脂層を、前記支持体から引き離す工程と、
    前記絶縁部材が露出するまで前記樹脂層を研磨することにより、前記チップ、前記絶縁部材、及び前記樹脂層からなる再構築ウエハを得る工程と、
    前記再構築ウエハの前記絶縁部材に貫通孔を形成し、該貫通孔内に貫通電極を形成するとともに、前記再構築ウエハの上に、前記チップと前記貫通電極とを接続する配線を含む再配線層を形成する工程と
    を有する電子装置の製造方法。
  2. 前記再配線層を形成する工程は、
    前記再構築ウエハの一方の面に形成する再配線層の１層目の配線を形成する工程と、最上の配線を形成する工程との間に、他方の面の再配線層の少なくとも一部の層を形成する請求項１に記載の電子装置の製造方法。
  3. 前記貫通電極及び前記再配線層を形成する工程において、前記貫通電極を形成した後、前記再構築ウエハ及び前記貫通電極の上に、前記再配線層を形成する請求項１または２に記載の電子装置の製造方法。
  4. 前記貫通電極及び前記再配線層を形成する工程は、
    前記再構築ウエハの上に、前記再配線層を形成する工程と、
    前記絶縁部材及び前記再配線層を貫通する前記貫通孔を形成し、該貫通孔内に前記貫通電極を形成する工程と、
    前記再配線層及び前記貫通電極の上に、該再配線層の最上の配線を形成する工程と
    を有する請求項１または２に記載の電子装置の製造方法。
  5. 前記樹脂層は、無機材料のフィラーを含有する請求項１乃至４のいずれか１項に記載の電子装置の製造方法。
  6. 機能素子が形成されたチップ、絶縁部材、及び樹脂層が同一面内に配置され、前記チップ及び前記絶縁部材が前記樹脂層によって相互に固定されており、該樹脂層が無機材料のフィラーを含有している再構築ウエハと、
    前記絶縁部材を、前記再構築ウエハの厚さ方向に貫通する貫通電極と、
    前記再構築ウエハの上に形成され、前記チップと前記貫通電極とを接続する配線を含む再配線層と
    を有する電子装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254830A (ja) * 2012-06-06 2013-12-19 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2015106671A (ja) * 2013-12-02 2015-06-08 富士通株式会社 半導体装置、半導体装置の製造方法、基板及び基板の製造方法
CN105261608A (zh) * 2014-07-11 2016-01-20 英特尔Ip公司 高密度芯片到芯片连接
JP2017535054A (ja) * 2014-09-26 2017-11-24 インテル・コーポレーション 裏面受動構成要素を有する集積回路ダイ、およびそれに関連する方法
US9913367B2 (en) 2014-01-10 2018-03-06 Kabushiki Kaisha Toshiba Wiring board and method of manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10013A (en) * 1853-09-13 Revolving- mandrel for lining- cylinders with metal
JPH0595191A (ja) * 1991-10-02 1993-04-16 Nec Corp ポリイミド多層配線基板およびその製造方法
JP2005033141A (ja) * 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006339482A (ja) * 2005-06-03 2006-12-14 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2007227834A (ja) * 2006-02-27 2007-09-06 Cmk Corp 半導体装置及びその製造方法
JP2008283127A (ja) * 2007-05-14 2008-11-20 Cmk Corp 半導体装置とその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10013A (en) * 1853-09-13 Revolving- mandrel for lining- cylinders with metal
JPH0595191A (ja) * 1991-10-02 1993-04-16 Nec Corp ポリイミド多層配線基板およびその製造方法
JP2005033141A (ja) * 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006339482A (ja) * 2005-06-03 2006-12-14 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2007227834A (ja) * 2006-02-27 2007-09-06 Cmk Corp 半導体装置及びその製造方法
JP2008283127A (ja) * 2007-05-14 2008-11-20 Cmk Corp 半導体装置とその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254830A (ja) * 2012-06-06 2013-12-19 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2015106671A (ja) * 2013-12-02 2015-06-08 富士通株式会社 半導体装置、半導体装置の製造方法、基板及び基板の製造方法
US9913367B2 (en) 2014-01-10 2018-03-06 Kabushiki Kaisha Toshiba Wiring board and method of manufacturing the same
CN105261608A (zh) * 2014-07-11 2016-01-20 英特尔Ip公司 高密度芯片到芯片连接
JP2016021566A (ja) * 2014-07-11 2016-02-04 インテル アイピー コーポレイション 高密度チップ間接続
US10056352B2 (en) 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
CN105261608B (zh) * 2014-07-11 2019-03-15 英特尔Ip公司 高密度芯片到芯片连接
JP2017535054A (ja) * 2014-09-26 2017-11-24 インテル・コーポレーション 裏面受動構成要素を有する集積回路ダイ、およびそれに関連する方法

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