JP2012212769A - Solar cell element - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To solve the problem that improvement of the conversion efficiency of a solar cell element having a conventional structure cannot be attained because an open voltage (Voc) and a fill factor (FF) are occasionally reduced.SOLUTION: In a solar cell element S, line-shaped first electrodes 5b are provided on a light-receiving surface side 9a of a semiconductor substrate 1, and line-shaped second electrodes 6b are provided on a rear surface side 9b of the semiconductor substrate 1. On the rear surface side 9b of the semiconductor substrate 1, recesses 10, in which a passivation layer 8 is formed on its surface, are formed in the regions overlapping the first electrodes 5b in a plan view along the first electrodes 5b, and the second electrodes 6b are provided in the regions staying away from the recesses 10 along the recesses 10.

Description

本発明は太陽電池素子に関する。特に、入射した光エネルギーを電気エネルギーに変換する際の変換効率の向上に好適な構造を備えた太陽電池素子に関する。   The present invention relates to a solar cell element. In particular, the present invention relates to a solar cell element having a structure suitable for improving conversion efficiency when converting incident light energy into electric energy.

近年、太陽光発電への関心が高まってきており、年々太陽電池素子の生産量が増加している。太陽電池素子の構成素材としては様々なものが提案されているが、現在主流となっているのは結晶シリコン系である。   In recent years, interest in solar power generation has increased, and the production amount of solar cell elements has been increasing year by year. Various materials have been proposed as constituent materials for solar cell elements, but the mainstream at present is crystalline silicon.

一般に、結晶シリコン系の半導体基板を用いた太陽電池素子は、半導体基板における受光面（表面）とその反対側に位置する非受光面（裏面）のそれぞれに電極が形成されている。受光面の電極は多数のフィンガー電極と、これらに直交する数本のバスバー電極からなるが、これらの受光面の電極下は遮光される。このため、太陽電池素子の特性が低下することがあった。   In general, in a solar cell element using a crystalline silicon-based semiconductor substrate, electrodes are formed on each of a light receiving surface (front surface) and a non-light receiving surface (back surface) located on the opposite side of the semiconductor substrate. The electrode on the light receiving surface is composed of a large number of finger electrodes and several bus bar electrodes orthogonal to them, but the light is shielded under the electrodes on the light receiving surface. For this reason, the characteristic of the solar cell element may deteriorate.

そこで、太陽電池素子の特性向上を目的として様々な研究開発が行われてきたが、その一つとして、半導体基板の裏面領域に溝加工を施して、得られた溝に埋め込み電極を設けた太陽電池素子が提案されている（例えば、下記の特許文献１、２を参照）。   Therefore, various research and development have been carried out for the purpose of improving the characteristics of solar cell elements. As one of them, a solar cell in which a groove is formed on the back surface region of a semiconductor substrate and a buried electrode is provided in the obtained groove. Battery elements have been proposed (see, for example, Patent Documents 1 and 2 below).

特開平１−１２５９８８号公報Japanese Patent Laid-Open No. 1-125988 特開２０１０−２５１３４３号公報JP 2010-251343 A

しかしながら、埋め込み電極を設けた太陽電池素子では、Ｊｓｃ（短絡電流密度）は改善するものの、Ｖｏｃ（開放電圧）およびＦＦ（フィルファクター）が低下して、結局、変換効率の向上は望めない場合がある。   However, in the solar cell element provided with the embedded electrode, although Jsc (short circuit current density) is improved, Voc (open circuit voltage) and FF (fill factor) are lowered, and eventually, improvement in conversion efficiency cannot be expected. is there.

そこで、本発明は、従来の太陽電池素子と比べて変換効率等の太陽電池素子の電気特性の向上が期待できる太陽電池素子を提供することを目的とする。   Then, an object of this invention is to provide the solar cell element which can anticipate the improvement of the electrical property of solar cell elements, such as conversion efficiency, compared with the conventional solar cell element.

上記目的を達成するために、本発明の一形態に係る太陽電池素子は、半導体基板の受光面側に線状の第１電極が設けられて、前記半導体基板の裏面側に線状の第２電極が設けられている太陽電池素子であって、前記半導体基板の前記裏面側には、平面透視して前記第１電極と重なる部位に該第１電極に沿って、表層がパッシベーション層である凹部が設けられており、前記第２電極が、前記凹部を避けた部位に該凹部に沿って設けられていることを特徴とする。   In order to achieve the above object, a solar cell element according to an embodiment of the present invention is provided with a linear first electrode on a light receiving surface side of a semiconductor substrate, and a linear second electrode on a back surface side of the semiconductor substrate. A concave portion whose surface layer is a passivation layer along the first electrode in a portion that overlaps with the first electrode in a plan view on the back surface side of the semiconductor substrate. , And the second electrode is provided along the concave portion at a portion avoiding the concave portion.

上記の太陽電池素子によれば、第１電極下の遮光領域においてキャリアの再結合を好適に低減することができる。   According to said solar cell element, the recombination of a carrier can be reduced suitably in the light-shielding area | region under a 1st electrode.

これにより、特にＪｓｃを向上させることができて、暗電流およびリーク電流の低減によるＶｏｃとＦＦの改善をも期待することができる。そして、変換効率の向上した電気特
性の優れた太陽電池素子を提供できる。 Thereby, in particular, Jsc can be improved, and improvement in Voc and FF by reducing dark current and leakage current can be expected. And the solar cell element excellent in the electrical property which the conversion efficiency improved can be provided.

本発明の一形態に係る太陽電池素子の一例を模式的に示す図であり、太陽電池素子の受光面（表面）側からみた平面図である。It is a figure which shows typically an example of the solar cell element which concerns on one form of this invention, and is the top view seen from the light-receiving surface (surface) side of a solar cell element. 本発明の一形態に係る太陽電池素子の一例を模式的に示す図であり、太陽電池素子の非受光面（裏面）側からみた平面図である。It is a figure which shows typically an example of the solar cell element which concerns on one form of this invention, and is the top view seen from the non-light-receiving surface (back surface) side of a solar cell element. 図１におけるＡ−Ａ線断面図である。It is the sectional view on the AA line in FIG. 従来の太陽電池素子の一例を模式的に示す断面図である。It is sectional drawing which shows an example of the conventional solar cell element typically. 従来の太陽電池素子の一例を模式的に示す断面図である。It is sectional drawing which shows an example of the conventional solar cell element typically. バイアス光の有無による外部量子効率（ＥＱＥ）の波長依存性を示すグラフである。It is a graph which shows the wavelength dependence of external quantum efficiency (EQE) by the presence or absence of bias light.

以下に、本発明に係る太陽電池素子の実施形態例について図面を参照しながら詳細に説明する。   Hereinafter, embodiments of the solar cell element according to the present invention will be described in detail with reference to the drawings.

＜太陽電池素子の基本構成＞
太陽電池素子の基本構成について図１〜３を参照しながら説明する。太陽電池素子Ｓは、半導体基板１の受光面（表面）側９ａに線状の第１電極５が設けられており、半導体基板１の非受光面（裏面）側９ｂに線状の第２電極６が設けられている。また、半導体基板１の裏面側９ｂには、平面透視して第１電極５（本実施形態例では特に後記するフィンガー電極５ｂ）と重なる部位に、第１電極５（５ｂ）に沿って設けられており、平面透視して第１電極５（５ｂ）と重なる部位に第１電極５（５ｂ）に沿って、表層がパッシベーション層８である凹部１０が設けられており、第２電極６（本実施形態例では特に後記する裏面集電電極６ｂ）が、凹部１０を避けた部位に凹部１０に沿って設けられている。 <Basic configuration of solar cell element>
A basic configuration of the solar cell element will be described with reference to FIGS. In the solar cell element S, a linear first electrode 5 is provided on the light receiving surface (front surface) side 9a of the semiconductor substrate 1, and a linear second electrode is provided on the non-light receiving surface (back surface) side 9b of the semiconductor substrate 1. 6 is provided. In addition, the back surface side 9b of the semiconductor substrate 1 is provided along the first electrode 5 (5b) in a portion that overlaps with the first electrode 5 (in particular, a finger electrode 5b described later in the present embodiment) in a plan view. A concave portion 10 whose surface layer is the passivation layer 8 is provided along the first electrode 5 (5b) at a portion overlapping the first electrode 5 (5b) in a plan view, and the second electrode 6 In the embodiment, the back surface collecting electrode 6 b), which will be described later, is provided along the recess 10 in a portion avoiding the recess 10.

ここで、半導体基板１は例えば厚い第１半導体層２および薄い第２半導体層３とからなる。また、半導体基板１は一導電型半導体層である第２半導体層３およびその逆導電型半導体層である第２半導体層２を有していて、第１電極５は第２半導体層３に、第２電極６は第１半導体層２にそれぞれ接している。   Here, the semiconductor substrate 1 includes, for example, a thick first semiconductor layer 2 and a thin second semiconductor layer 3. In addition, the semiconductor substrate 1 has a second semiconductor layer 3 that is a one-conductivity-type semiconductor layer and a second semiconductor layer 2 that is an opposite-conductivity-type semiconductor layer, and the first electrode 5 is connected to the second semiconductor layer 3. The second electrodes 6 are in contact with the first semiconductor layer 2, respectively.

また、第１電極５（５ｂ）が接している第２半導体層３の部位は、この第２半導体層３において一導電型を呈する不純物の濃度が他の領域よりも高い領域１２（図３において一点鎖線で囲まれた領域：選択エミッタ領域）としてもよい。   Further, the portion of the second semiconductor layer 3 that is in contact with the first electrode 5 (5b) is a region 12 (in FIG. 3) in which the concentration of an impurity exhibiting one conductivity type is higher in the second semiconductor layer 3 than in other regions. A region surrounded by a one-dot chain line: a selective emitter region) may be used.

また、第１半導体層２において、平面透視して第１電極５（５ｂ）と重なる部位に凹部１０に沿って逆導電型を呈する不純物の濃度が他の領域よりも高い領域１１（図３においては破線で囲まれた領域：ＢＳＦ（Back-Surface-Field）領域）が設けられているようにしてもよい。   Further, in the first semiconductor layer 2, the region 11 (in FIG. 3) in which the concentration of the impurity exhibiting the reverse conductivity type along the concave portion 10 is higher than the other region in the portion that overlaps with the first electrode 5 (5 b) when seen in a plan view. May be provided with an area surrounded by a broken line (BSF (Back-Surface-Field) area).

また、第２電極６（６ｂ）が接している第１半導体層２の部位は、この第１半導体層２において逆導電型を呈する不純物の濃度が他の領域よりも高い領域であるとしてもよい。   Further, the portion of the first semiconductor layer 2 that is in contact with the second electrode 6 (6b) may be a region in the first semiconductor layer 2 in which the concentration of impurities exhibiting a reverse conductivity type is higher than other regions. .

なお、凹部１０は溝状でもよいが、図２に示すように、第１電極５に沿って設けられた多数の孔からなるようにすると好適である。   The recess 10 may have a groove shape, but it is preferable that the recess 10 is composed of a large number of holes provided along the first electrode 5 as shown in FIG.

以上の構成により、太陽電池素子Ｓは、第１電極５（５ｂ）下の遮光領域を狭くする（できるだけなくす）ことにより、この遮光領域においてキャリアの再結合を好適に低減することができる。これにより、Ｊｓｃを改善することができて、暗電流およびリーク電流
の低減によるＶｏｃとＦＦとの改善をも期待できる。そして、変換効率の向上した優れた太陽電池素子を提供できる。 With the configuration described above, the solar cell element S can suitably reduce carrier recombination in the light shielding region by narrowing (as much as possible) the light shielding region under the first electrode 5 (5b). As a result, Jsc can be improved, and improvement in Voc and FF by reducing dark current and leakage current can be expected. And the outstanding solar cell element with improved conversion efficiency can be provided.

＜本実施形態の特有な構造＞
次に、本実施形態の太陽電池素子Ｓにおいて、上記凹部１０を設ける理由について説明する。一般的な太陽電池素子Ｊ１の断面図を図４に示す。また、半導体基板１の裏面側に溝加工をして、そこに埋め込んだ第２電極６を設けた太陽電池素子Ｊ２を図５に示す。なお、図１〜３と同一部材については同一符号を付して説明を省略する。 <Unique structure of this embodiment>
Next, the reason why the concave portion 10 is provided in the solar cell element S of the present embodiment will be described. A cross-sectional view of a general solar cell element J1 is shown in FIG. Moreover, the solar cell element J2 which provided the 2nd electrode 6 which carried out the groove process on the back surface side of the semiconductor substrate 1, and was embedded there is shown in FIG. Note that the same members as those in FIGS.

図４に示す太陽電池素子Ｊ１において、受光面側の第１電極５を構成するフィンガー電極５ｂによる遮光の影響について着目した。そして、半導体基板１として多結晶シリコンを用いた太陽電池素子Ｊ１において、フィンガー電極５ｂの直下におけるダーク状態にある領域（ダークエリア）よりも、バイアス光が照射されたフォト状態にある領域（フォトエリア）の方が、少数キャリアのライフタイムおよび拡散長が大きいことを測定により確認した。ここで、バイアス光は、擬似太陽光による光照射を意味する。   In the solar cell element J1 shown in FIG. 4, attention was paid to the influence of light shielding by the finger electrodes 5b constituting the first electrode 5 on the light receiving surface side. Then, in the solar cell element J1 using polycrystalline silicon as the semiconductor substrate 1, a region (photo area) in a photo state irradiated with bias light rather than a region (dark area) in a dark state immediately below the finger electrode 5b. ) Confirmed that the minority carrier lifetime and diffusion length were greater by measurement. Here, the bias light means light irradiation by simulated sunlight.

図６にバイアス光の有無による太陽電池素子の外部量子効率（ＥＱＥ（External Quantum Efficiency））の測定波長依存性を示す。図６に示すように、測定波長域の略全域でバイアス光無の方が、バイアス光有の場合よりもＥＱＥが小さいことが分かる。これは、フォト状態とダーク状態とでは、再結合中心となる欠陥準位の電子占有率が異なるためである。すなわち、例えばｐ型半導体においては、フォト状態での電子の疑フェルミレベルEfeが、熱平衡状態（ダーク状態）でのフェルミレベルEfよりも高電子エネルギー側に位置するようになり、疑フェルミレベルEfeよりも低電子側に位置する再結合中心の電子占有率が高くなる。つまり、電子がトラップされる欠陥準位の空席割合が減ることになり、これによりp型半導体中の少数キャリアである電子の再結合確率が低くなる。なお、再結合確率の低さは、長いライフタイム、長い拡散長に対応する。   FIG. 6 shows the measurement wavelength dependence of the external quantum efficiency (EQE) of the solar cell element depending on the presence or absence of bias light. As shown in FIG. 6, it can be seen that the EQE is smaller when the bias light is not present in almost the entire measurement wavelength range than when the bias light is present. This is because the electron occupancy rate of the defect level serving as the recombination center differs between the photo state and the dark state. That is, for example, in a p-type semiconductor, the suspected Fermi level Efe in the photo state is located on the higher electron energy side than the Fermi level Ef in the thermal equilibrium state (dark state). Also, the electron occupancy of the recombination center located on the low electron side is increased. In other words, the vacancy ratio of defect levels where electrons are trapped decreases, and this reduces the probability of recombination of electrons that are minority carriers in the p-type semiconductor. A low recombination probability corresponds to a long lifetime and a long diffusion length.

表１に図６の解析結果を示す。表１から明らかなように、ダーク領域の方が少数キャリアのライフタイムおよび拡散長が短くなっており、フォト領域と比べ、結晶品質（再結合中心となる結晶欠陥が光照射により不活性になって品質が向上すること）が低いことが分かる。なお、表１において、裏面有効結合速度はＢＳＦ領域７の影響を含めている。また
、Ｊｓｃはフィンガー電極５ｂの遮光の影響を除いた真性のＪｓｃを意味しており、フィンガー電極５ｂによる遮光面積をセルの受光面全体の約７％として算出した値である。 Table 1 shows the analysis results of FIG. As is clear from Table 1, the minority carrier lifetime and diffusion length are shorter in the dark region, and the crystal quality (crystal defects that become recombination centers become inactive by light irradiation compared to the photo region. It can be seen that quality is improved). In Table 1, the effective back surface coupling speed includes the influence of the BSF region 7. Jsc means intrinsic Jsc excluding the influence of light shielding of the finger electrode 5b, and is a value calculated assuming that the light shielding area by the finger electrode 5b is about 7% of the entire light receiving surface of the cell.

したがって、例えば図５に示す太陽電池素子Ｊ２のように、半導体基板１のフィンガー電極５ｂ位置と対向する裏面領域に溝加工をして、埋め込み電極である第２電極６の埋め込み部を形成することにより、フィンガー電極５ｂによる遮光のために形成されたダーク領域が減少してキャリアの再結合が低減してＪｓｃが改善し、太陽電池素子の特性が向上すると考えられる。   Therefore, for example, as in the solar cell element J2 shown in FIG. 5, a groove is formed in the back surface region facing the finger electrode 5b position of the semiconductor substrate 1 to form a buried portion of the second electrode 6 that is a buried electrode. Thus, it is considered that the dark region formed for light shielding by the finger electrode 5b is reduced, carrier recombination is reduced, Jsc is improved, and the characteristics of the solar cell element are improved.

しかしながら、半導体基板１のフィンガー電極５ｂ位置と対向する裏面領域に溝加工をして、第２電極６の埋め込み部を形成すると、フィンガー電極５ｂと第２電極６の距離が小さくなる（結晶品質の劣る遮光領域が短くなる）ことから、暗電流やリーク電流が増加し、ＶｏｃとＦＦが低下する。   However, when a groove is formed in the back surface region of the semiconductor substrate 1 opposite to the position of the finger electrode 5b to form the embedded portion of the second electrode 6, the distance between the finger electrode 5b and the second electrode 6 is reduced (crystal quality is reduced). Since the inferior light-shielding region is shortened), dark current and leakage current increase, and Voc and FF decrease.

そこで、例えば図１〜３に示すように、半導体基板１の第１電極を構成するフィンガー電極５ｂに対向する裏面領域において、ドット状あるいは溝状の開口部である凹部１０を設けて、さらに、この凹部１０の表層にパッシベーション層８を設けて、場合によってはＢＳＦ領域１１を設けるようにした。そして、第２電極６を構成する裏面集電電極６ｂを凹部材１０以外の位置に、選択的に半導体基板１と電気的コンタクトをとるようにすることにより、フィンガー電極５ｂ下での遮光領域を流れる暗電流とリーク電流を減少させることができて、従来構造の太陽電池素子Ｊ１，Ｊ２と比べて、ＶｏｃおよびＦＦが改善でき、変換効率を向上させることを見出した。   Therefore, for example, as shown in FIGS. 1 to 3, in the back surface region facing the finger electrode 5 b constituting the first electrode of the semiconductor substrate 1, a recess 10 that is a dot-like or groove-like opening is provided, and A passivation layer 8 is provided on the surface layer of the recess 10, and a BSF region 11 is provided in some cases. The back surface collecting electrode 6b constituting the second electrode 6 is selectively brought into electrical contact with the semiconductor substrate 1 at a position other than the recess member 10, thereby forming a light shielding region under the finger electrode 5b. It has been found that the dark current and leakage current that flow can be reduced, and that Voc and FF can be improved and the conversion efficiency can be improved as compared with the solar cell elements J1 and J2 having the conventional structure.

＜太陽電池素子の具体例＞
次に、太陽電池素子の形態のより具体的な例について図１〜３を参照しながら説明する。例えば、ｐ型の第１半導体層２を有する半導体基板１としては、単結晶シリコン基板または多結晶シリコン基板等の結晶シリコン基板が好適に用いられる。このような半導体基板１の比抵抗は０．２〜２．０Ω・ｃｍ程度である。また、半導体基板１の厚みは１５０〜２５０μ程度である。また、半導体基板１の形状は、特に限定されるものではないが、四角形状であれば製法上および多数の太陽電池素子を配列して太陽電池モジュールを構成する際等の観点から好適である。 <Specific examples of solar cell elements>
Next, a more specific example of the form of the solar cell element will be described with reference to FIGS. For example, as the semiconductor substrate 1 having the p-type first semiconductor layer 2, a crystalline silicon substrate such as a single crystal silicon substrate or a polycrystalline silicon substrate is preferably used. The specific resistance of such a semiconductor substrate 1 is about 0.2 to 2.0 Ω · cm. The thickness of the semiconductor substrate 1 is about 150 to 250 μm. Moreover, the shape of the semiconductor substrate 1 is not particularly limited, but a rectangular shape is preferable from the viewpoint of the manufacturing method and when a solar cell module is configured by arranging a large number of solar cell elements.

半導体基板１として、ｐ型の導電型を呈する結晶シリコン基板を用いた場合、ドーパント元素としては、例えば、ボロンあるいはガリウムを添加するのが好適である。   When a crystalline silicon substrate exhibiting p-type conductivity is used as the semiconductor substrate 1, for example, boron or gallium is preferably added as the dopant element.

第２半導体層３は、第１半導体層２と逆の導電型を呈する層であり、第１半導体層２における受光面側９ａに設けられている。第１半導体層２としてｐ型の導電型を呈する場合であれば、第２半導体層３はｎ型の導電型を呈するように形成され、例えばリン等のドーパント元素を拡散させることによって形成できる。   The second semiconductor layer 3 has a conductivity type opposite to that of the first semiconductor layer 2 and is provided on the light receiving surface side 9 a of the first semiconductor layer 2. If the first semiconductor layer 2 exhibits p-type conductivity, the second semiconductor layer 3 is formed to exhibit n-type conductivity, and can be formed by diffusing a dopant element such as phosphorus, for example.

また、第１電極５の形成位置において、第２半導体層３と同じ導電型であり、第２半導体層３より厚みが厚く、かつドーパント濃度が大きい第３半導体層を形成することが好ましい。第３半導体層の厚みを厚く、ドーパント濃度を大きく形成することにより、電極とのコンタクト抵抗、および、ｐｎ接合部の再結合電流（リーク電流）を低減することができる。第３半導体層の厚みを厚く、ドーパント濃度を大きくする方法の一例としては、塗布熱拡散法または気相熱拡散法により第２半導体層３を形成した後、燐ガラスが残存する状態で第１電極５の電極形状に合わせて半導体基板１にレーザーを照射することによって、燐ガラスから第２半導体層３へリンが再拡散し第３半導体層が形成される。   In addition, it is preferable to form a third semiconductor layer having the same conductivity type as that of the second semiconductor layer 3 at the position where the first electrode 5 is formed, thicker than the second semiconductor layer 3, and having a higher dopant concentration. By increasing the thickness of the third semiconductor layer and increasing the dopant concentration, the contact resistance with the electrode and the recombination current (leakage current) at the pn junction can be reduced. As an example of a method for increasing the thickness of the third semiconductor layer and increasing the dopant concentration, after forming the second semiconductor layer 3 by the coating thermal diffusion method or the vapor phase thermal diffusion method, By irradiating the semiconductor substrate 1 with a laser in accordance with the electrode shape of the electrode 5, phosphorus is re-diffused from the phosphorus glass to the second semiconductor layer 3 to form a third semiconductor layer.

反射防止膜からなる反射防止層４は、太陽電池素子の受光面側９ａにおいて、所望の波
長領域の光の反射率を低減させて、光生成キャリア量を増大させる役割を果たす。反射防止層４は、例えば、窒化シリコン膜、酸化チタン膜または酸化シリコン膜などが用いられる。反射防止層４の屈折率と厚みは、構成する材料によって適宜選択されて、適当な入射光に対して無反射条件を実現できるように設定される。結晶シリコンからなる半導体基板１においては、その屈折率は１．８〜２．３程度、厚みは５００〜１２００Å程度が好ましい。また、反射防止層４が例えばプラズマＣＶＤ法によって成膜された窒化シリコン膜からなる場合、パッシベーション効果も有することができるので好適である。 The antireflection layer 4 made of an antireflection film plays a role of reducing the reflectance of light in a desired wavelength region and increasing the amount of photogenerated carriers on the light receiving surface side 9a of the solar cell element. For example, a silicon nitride film, a titanium oxide film, or a silicon oxide film is used for the antireflection layer 4. The refractive index and thickness of the antireflection layer 4 are appropriately selected depending on the constituent materials, and are set so as to realize a non-reflection condition with respect to appropriate incident light. The semiconductor substrate 1 made of crystalline silicon preferably has a refractive index of about 1.8 to 2.3 and a thickness of about 500 to 1200 mm. Further, when the antireflection layer 4 is made of, for example, a silicon nitride film formed by a plasma CVD method, it is preferable because it can have a passivation effect.

半導体基板１の裏面側９ｂに設けられるＢＳＦ領域７は、裏面側９ｂの近傍でキャリアの再結合による効率の低下を低減させる役割を有しており、裏面側９ｂに内部電界を形成するものである。ＢＳＦ領域７は第１半導体層２と同一の導電型を呈しているが、第１半導体層２が含有する多数キャリアの濃度よりも高い多数キャリア濃度を有している。これは、半導体基板１において一導電型を呈するために添加されるドーパント元素の濃度よりも高い濃度でドーパント元素が存在することを意味する。ＢＳＦ領域７は、半導体基板１がｐ型を呈するのであれば、例えば、裏面側９ｂにボロンまたはアルミニウムなどのドーパント元素を高濃度ドープし、元素の濃度が１×１０１８〜５×１０２１atoms／ｃｍ３程度となるように形成されるのが好適である。 The BSF region 7 provided on the back surface side 9b of the semiconductor substrate 1 has a role of reducing a decrease in efficiency due to carrier recombination in the vicinity of the back surface side 9b, and forms an internal electric field on the back surface side 9b. is there. The BSF region 7 has the same conductivity type as that of the first semiconductor layer 2, but has a majority carrier concentration higher than the concentration of majority carriers contained in the first semiconductor layer 2. This means that the dopant element is present at a concentration higher than the concentration of the dopant element added to exhibit one conductivity type in the semiconductor substrate 1. If the semiconductor substrate 1 exhibits p-type, the BSF region 7 is doped with a dopant element such as boron or aluminum at a high concentration, for example, on the back surface side 9b, and the concentration of the element is 1 × 10 18 to 5 × 10 21 atoms. / Cm 3 is preferably formed.

図１に示すように、表面電極である第１電極５は、バスバー電極５ａと、複数の線状のフィンガー電極５ｂとを有する。バスバー電極５ａの少なくとも一部は、フィンガー電極５ｂと交差している。このバスバー電極５ａは、例えば、１．３〜２．５ｍｍ程度の幅を有している。一方、フィンガー電極５ｂは線状であり、その線幅が５０〜２００μｍ程度であり、バスバー電極５ａよりも細い。また、フィンガー電極５ｂは、互いに１．５〜３ｍｍ程度の間隔を空けて複数設けられている。   As shown in FIG. 1, the 1st electrode 5 which is a surface electrode has the bus-bar electrode 5a and the several linear finger electrode 5b. At least a part of the bus bar electrode 5a intersects the finger electrode 5b. The bus bar electrode 5a has a width of about 1.3 to 2.5 mm, for example. On the other hand, the finger electrode 5b is linear, the line width is about 50-200 micrometers, and is thinner than the bus-bar electrode 5a. A plurality of finger electrodes 5b are provided with an interval of about 1.5 to 3 mm.

このような第１電極５の厚みは、１０〜４０μｍ程度である。第１電極５は、例えば銀粉末、ガラスフリットおよび有機ビヒクル等からなる電極形成用ペーストをスクリーン印刷等により所望の形状に塗布した後、焼成することによって形成することができる。   The thickness of the first electrode 5 is about 10 to 40 μm. The first electrode 5 can be formed by, for example, applying a paste for forming an electrode made of silver powder, glass frit, an organic vehicle, or the like into a desired shape by screen printing or the like and then baking it.

なお、第１電極５は、フィンガー電極５ｂの長手方向に対して交差する両端部にフィンガー電極５ｂと交差する線状の補助電極５ｃをさらに設けてもよい。これにより、めっき法において供給された電流を第１電極５に均一に流すことができ、均一な厚みのめっき電極層を形成することができるため、フィンガー電極５ｂの一部で線切れが生じても、抵抗の上昇を低減し、他のフィンガー電極５ｂを通してバスバー電極５ａに電流を流すことができるので好適である。   In addition, the 1st electrode 5 may further provide the linear auxiliary electrode 5c which cross | intersects the finger electrode 5b in the both ends which cross | intersect with respect to the longitudinal direction of the finger electrode 5b. As a result, the current supplied in the plating method can be made to flow uniformly to the first electrode 5 and a plating electrode layer having a uniform thickness can be formed. However, it is preferable because the increase in resistance can be reduced and a current can flow through the other finger electrode 5b to the bus bar electrode 5a.

図２に示すように、裏面電極である第２電極６は、裏面出力取出電極６ａと裏面集電電極６ｂとを有する。裏面出力取出電極６ａの厚みは１０〜３０μｍ程度、幅は１．３〜７ｍｍ程度である。裏面出力取出電極６ａは、例えば銀ペーストを所望の形状に塗布した後、焼成することによって形成される。また、裏面集電電極６ｂは、厚みが１５〜５０μｍ程度であり、本実施形態においては、裏面出力取出電極６ａと凹部１０を除いた略全面に、フィンガー状あるいは、半導体基板１とのコンタクト部のみをドット状かつフィンガー状に形成される。この裏面集電電極６ｂは、例えばアルミニウムペーストを所望の形状に塗布した後、焼成することによって形成することができる。なお、第２電極６は蒸着もしくはスパッタ等の薄膜形成、またはめっき法を用いて形成することも可能である。   As shown in FIG. 2, the 2nd electrode 6 which is a back surface electrode has the back surface output extraction electrode 6a and the back surface current collection electrode 6b. The back surface output extraction electrode 6a has a thickness of about 10 to 30 μm and a width of about 1.3 to 7 mm. The back surface output extraction electrode 6a is formed, for example, by applying a silver paste in a desired shape and baking it. Further, the back surface collecting electrode 6b has a thickness of about 15 to 50 μm, and in the present embodiment, a finger-like or contact portion with the semiconductor substrate 1 is formed on substantially the entire surface excluding the back surface output extraction electrode 6a and the recess 10. Only the dots and fingers are formed. This back surface collecting electrode 6b can be formed by, for example, applying an aluminum paste in a desired shape and then baking it. The second electrode 6 can also be formed using thin film formation such as vapor deposition or sputtering, or plating.

また、半導体基板１の裏面側９ｂには裏面パッシベーション膜として機能するパッシベーション層８が設けられている。このパッシベーション層８は、酸化アルミニウム膜、酸化シリコン膜または窒化シリコン膜などからなる絶縁層を形成し、このパッシベーション層８のほぼ全面を覆い、選択的にＢＳＦ領域７と電気的コンタクトをとるように第２電極
６を形成することが好ましい。ここで、ＢＳＦ領域７は裏面側９ｂに内部電界を形成するものであり、裏面側９ｂの近傍でキャリアの再結合による効率の低下を低減させる役割を有している。 In addition, a passivation layer 8 that functions as a back surface passivation film is provided on the back surface side 9 b of the semiconductor substrate 1. The passivation layer 8 forms an insulating layer made of an aluminum oxide film, a silicon oxide film, a silicon nitride film, or the like, covers almost the entire surface of the passivation layer 8, and selectively makes electrical contact with the BSF region 7. It is preferable to form the second electrode 6. Here, the BSF region 7 forms an internal electric field on the back surface side 9b, and has a role of reducing a decrease in efficiency due to carrier recombination in the vicinity of the back surface side 9b.

なお、半導体基板１としては、例えば、ｐ型を呈する単結晶シリコン基板または多結晶シリコン基板等の結晶シリコン系の基板が好適に用いられる。   As the semiconductor substrate 1, for example, a p-type single crystal silicon substrate or a polycrystalline silicon substrate such as a polycrystalline silicon substrate is preferably used.

＜太陽電池素子の製造方法＞
次に、太陽電池素子Ｓの具体的な製造方法について説明する。まず、第１半導体層２を構成する半導体基板１を準備する。半導体基板１が単結晶シリコン基板の場合は、例えばチョクラルスキー（ＣＺ）法などによって形成され、半導体基板１が多結晶シリコン基板の場合は、例えば鋳造法などによって形成される。なお、以下では、ｐ型の多結晶シリコンを用いた例によって説明する。 <Method for producing solar cell element>
Next, a specific method for manufacturing the solar cell element S will be described. First, the semiconductor substrate 1 constituting the first semiconductor layer 2 is prepared. When the semiconductor substrate 1 is a single crystal silicon substrate, it is formed by, for example, the Czochralski (CZ) method, and when the semiconductor substrate 1 is a polycrystalline silicon substrate, it is formed by, for example, a casting method. In the following description, an example using p-type polycrystalline silicon will be described.

最初に、例えば鋳造法により多結晶シリコンのインゴットを作製する。次いで、そのインゴットを例えば、２５０μｍ以下の厚みにスライスする。その後、半導体基板１の切断面の機械的ダメージ層および汚染層を、ＮａＯＨ、ＫＯＨまたはフッ硝酸などの溶液でエッチングする。なお、このエッチング工程後に、ウエットエッチング法またはドライエッチング法を用いて、半導体基板１の表面に微小な凹凸構造（テクスチャ）を形成するのがさらに望ましい。また、テクスチャ形成の条件により、前述のダメージ層除去工程を省略することも可能である。   First, a polycrystalline silicon ingot is produced by, for example, a casting method. Next, the ingot is sliced to a thickness of 250 μm or less, for example. Thereafter, the mechanically damaged layer and the contaminated layer on the cut surface of the semiconductor substrate 1 are etched with a solution such as NaOH, KOH or hydrofluoric acid. Note that it is more desirable to form a minute uneven structure (texture) on the surface of the semiconductor substrate 1 by using a wet etching method or a dry etching method after this etching step. Further, the above-described damaged layer removing step can be omitted depending on the texture forming conditions.

次に、半導体基板１における受光面側９ａの表層内にｎ型の第２半導体層３を形成する。このような第２半導体層３は、ペースト状態にしたＰ２Ｏ５を半導体基板１の表面に塗布して熱拡散させる塗布熱拡散法、ガス状態にしたオキシ塩化リン（ＰＯＣｌ３）を拡散源とした気相熱拡散法、および、リンイオンを直接拡散させるイオン打ち込み法などによって形成される。この第２半導体層３は０．２〜２μｍ程度の厚み、４０〜１５０Ω／□程度のシート抵抗に形成される。なお、第２半導体層３の形成方法は上記方法に限定されるものではなく、例えば薄膜技術を用いて、水素化アモルファスシリコン膜または微結晶シリコン膜を含む結晶質シリコン膜などを形成してもよい。さらに、半導体基板１と第２半導体層３との間にｉ型シリコン領域を形成してもよい。 Next, the n-type second semiconductor layer 3 is formed in the surface layer on the light receiving surface side 9 a of the semiconductor substrate 1. Such a second semiconductor layer 3 has a coating thermal diffusion method in which P 2 O 5 in a paste state is applied to the surface of the semiconductor substrate 1 for thermal diffusion, and phosphorus oxychloride (POCl 3 ) in a gas state is a diffusion source. The gas phase thermal diffusion method and the ion implantation method for directly diffusing phosphorus ions are used. The second semiconductor layer 3 is formed to have a thickness of about 0.2 to 2 μm and a sheet resistance of about 40 to 150Ω / □. Note that the method for forming the second semiconductor layer 3 is not limited to the above method. For example, a crystalline silicon film including a hydrogenated amorphous silicon film or a microcrystalline silicon film may be formed using a thin film technique. Good. Furthermore, an i-type silicon region may be formed between the semiconductor substrate 1 and the second semiconductor layer 3.

また、第１電極５の形成位置において、第２半導体層と同じ導電型であり、第２半導体層３よりドーピング濃度が大きく、厚みが厚い第３半導体層を形成する方が好ましい。この第３半導体層は０．２〜２．５μｍ程度の厚み、２０〜６０Ω／□程度のシート抵抗に形成される。第３半導体層は、第２半導体層３を形成した後、燐ガラスが残存する状態で第１電極５の電極形状に合わせて半導体基板１にレーザーを照射することによって、燐ガラスから第２半導体層３へリンが再拡散することで形成される。   In addition, it is preferable to form a third semiconductor layer having the same conductivity type as that of the second semiconductor layer at the position where the first electrode 5 is formed, a doping concentration higher than that of the second semiconductor layer 3, and a thickness greater. The third semiconductor layer is formed to a thickness of about 0.2 to 2.5 μm and a sheet resistance of about 20 to 60Ω / □. After the second semiconductor layer 3 is formed, the third semiconductor layer is irradiated from the phosphor glass to the second semiconductor by irradiating the semiconductor substrate 1 with a laser in accordance with the electrode shape of the first electrode 5 with the phosphor glass remaining. Formed by re-diffusion of phosphorus into layer 3.

裏面側９ｂにも第２半導体層３を形成された場合には、裏面側９ｂのみをエッチングして除去し、ｐ型の導電型領域を露出させる。例えば、フッ硝酸溶液に半導体基板１における裏面側９ｂのみを浸して第２半導体層３を除去する。その後、第２半導体層３を形成する際に、半導体基板１の表面に付着した燐ガラスをエッチングして除去する。また、予め裏面側９ｂに拡散マスクを形成しておき、気相熱拡散法等により第２半導体層３を形成する。その後、続いて拡散マスクを除去するプロセスによっても、同様の構造を形成することが可能である。   When the second semiconductor layer 3 is also formed on the back surface side 9b, only the back surface side 9b is removed by etching to expose the p-type conductivity type region. For example, the second semiconductor layer 3 is removed by immersing only the back surface side 9b of the semiconductor substrate 1 in a hydrofluoric acid solution. Thereafter, when the second semiconductor layer 3 is formed, the phosphorus glass adhering to the surface of the semiconductor substrate 1 is removed by etching. Further, a diffusion mask is formed in advance on the back surface side 9b, and the second semiconductor layer 3 is formed by a vapor phase thermal diffusion method or the like. Thereafter, a similar structure can be formed by a process of subsequently removing the diffusion mask.

以上により、ｐ型第１半導体層２とｎ型第２半導体層３（および第３半導体層）を備えた半導体基板１を準備することができる。   As described above, the semiconductor substrate 1 including the p-type first semiconductor layer 2 and the n-type second semiconductor layer 3 (and the third semiconductor layer) can be prepared.

次に、反射防止層４を形成する。反射防止層４は、例えば、プラズマＣＶＤ（plasma enhanced chemical vapor deposition）法、蒸着法またはスパッタ法などを用いて形成される。例えば、窒化シリコン膜からなる反射防止層４をプラズマＣＶＤ法で形成する場合であれば、反応室内を５００℃程度としてシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガスを窒素（Ｎ２）で希釈し、グロー放電分解でプラズマ化させて堆積させることで反射防止層４が形成される。 Next, the antireflection layer 4 is formed. The antireflection layer 4 is formed using, for example, a plasma enhanced chemical vapor deposition (CVD) method, a vapor deposition method, or a sputtering method. For example, when the antireflection layer 4 made of a silicon nitride film is formed by a plasma CVD method, the reaction chamber is set to about 500 ° C. and a mixed gas of silane (SiH 4 ) and ammonia (NH 3 ) is nitrogen (N 2). The anti-reflective layer 4 is formed by diluting with (3) and plasmaizing and depositing by glow discharge decomposition.

次に、半導体基板１の裏面側９ｂにレーザーをドット状または溝状に照射し、凹部１０を形成する。凹部１０の形状は、径（幅）は例えば５０〜５００μｍ、深さは１０〜１５０μｍのドット状（溝状）とすることができ、第１電極５と対向する位置に設けられている。ドット状に形成する場合の間隔は５０μｍ〜２ｍｍ程度である。なお、この加工処理は、例えば、反射防止層４の形成前や、第２半導体層３の形成前に行うことも可能である。   Next, the back surface side 9b of the semiconductor substrate 1 is irradiated with a laser in a dot shape or a groove shape to form the recess 10. The shape of the recess 10 may be a dot shape (groove shape) having a diameter (width) of 50 to 500 μm and a depth of 10 to 150 μm, for example, and is provided at a position facing the first electrode 5. The interval in the case of forming dots is about 50 μm to 2 mm. This processing can also be performed, for example, before the formation of the antireflection layer 4 or before the formation of the second semiconductor layer 3.

凹部１０の形成後、半導体基板１の裏面側９ｂに、例えば酸化アルミニウム膜からなる裏面パッシベーション膜８をＡＬＤ（Atomic Layer Deposition）法、蒸着法またはスパッタ法等を用いて形成する。凹部１０は口径が小さく深い形状であるため、シリコン面に均一な厚さで膜を形成できるＡＬＤ法が本実施形態では好適である。   After the formation of the recess 10, a back surface passivation film 8 made of, for example, an aluminum oxide film is formed on the back surface side 9b of the semiconductor substrate 1 by using an ALD (Atomic Layer Deposition) method, a vapor deposition method, a sputtering method, or the like. Since the concave portion 10 has a small diameter and a deep shape, the ALD method capable of forming a film with a uniform thickness on the silicon surface is suitable in this embodiment.

次に、第１電極５（バスバー電極５ａ、フィンガー電極５ｂ）と第２電極６（裏面出力取出電極６ａ、裏面集電電極６ｂ）とを以下のようにして形成する。   Next, the first electrode 5 (the bus bar electrode 5a and the finger electrode 5b) and the second electrode 6 (the back surface output extraction electrode 6a and the back surface collecting electrode 6b) are formed as follows.

第１電極５は、銀粉末と、有機ビヒクルと、ガラスフリットを含有する導電性ペーストとを用いて作製される。この導電性ペーストを、半導体基板１の表面側９ａに塗布する。その後、最高温度６００〜８５０℃で焼成することにより、ファイヤースルーが起こり、反射防止層４を突き破ることによって、半導体基板１と第１電極５が電気的コンタクトを得る。導電性ペーストの塗布方法としては、スクリーン印刷法などを用いることができ、好ましくは塗布後、所定の温度で溶剤を蒸散させて乾燥させる。   The first electrode 5 is produced using silver powder, an organic vehicle, and a conductive paste containing glass frit. This conductive paste is applied to the surface side 9 a of the semiconductor substrate 1. Then, by firing at a maximum temperature of 600 to 850 ° C., fire-through occurs, and the semiconductor substrate 1 and the first electrode 5 obtain an electrical contact by breaking through the antireflection layer 4. As a method for applying the conductive paste, a screen printing method or the like can be used. Preferably, after application, the solvent is evaporated and dried at a predetermined temperature.

次に、第２電極６を形成する。第２電極６を構成する裏面集電電極６ｂは、例えばアルミニウム粉末と、有機ビヒクルとを含有するアルミニウムペーストを用いて作製される。このペーストを、凹部１０を除いた裏面側９ｂのほぼ全面にドット状、あるいは細線状に塗布する。塗布法としては、スクリーン印刷法などを用いることができる。   Next, the second electrode 6 is formed. The back surface collecting electrode 6b which comprises the 2nd electrode 6 is produced using the aluminum paste containing aluminum powder and an organic vehicle, for example. This paste is applied in the form of dots or fine lines on almost the entire back surface 9b excluding the recesses 10. As a coating method, a screen printing method or the like can be used.

ペーストを塗布した後、所定の温度で溶剤を蒸散させて乾燥させるほうが作業時にペーストがその他の部分に付着しにくいという観点から好ましい。そして、半導体基板１を焼成炉内にて最高温度６００〜８５０℃で焼成することによってファイヤースルーが起こり、裏面集電電極６ｂが形成されるとともにＢＳＦ領域７が形成される。   After applying the paste, it is preferable to evaporate the solvent at a predetermined temperature and dry it from the viewpoint that the paste is less likely to adhere to other parts during operation. Then, by firing the semiconductor substrate 1 in a firing furnace at a maximum temperature of 600 to 850 ° C., fire-through occurs, and the back surface collecting electrode 6b and the BSF region 7 are formed.

なお、ＢＳＦ領域７は裏面集電電極６ｂの直下だけでなく、凹部１０にもフローティング層として形成してもよい。   The BSF region 7 may be formed as a floating layer not only directly under the back surface collecting electrode 6b but also in the recess 10.

裏面出力取出電極６ａは、例えば銀粉末などからなる金属粉末と、有機ビヒクルとガラスフリットを含有する銀ペーストを用いて作製される。この銀ペーストを予め決められた形状に塗布する。なお、銀ペーストは、アルミニウムペーストの一部と接する位置に塗布されることで、裏面出力取出電極６ａと裏面集電電極６ｂとの一部が重なる。   The back surface output extraction electrode 6a is manufactured using, for example, a metal powder made of silver powder or the like, and a silver paste containing an organic vehicle and glass frit. This silver paste is applied in a predetermined shape. The silver paste is applied at a position in contact with a part of the aluminum paste, so that the back surface output electrode 6a and the back surface collecting electrode 6b partially overlap.

このペーストの塗布法としては、スクリーン印刷法などを用いることができる。この塗布後、好ましくは所定の温度で溶剤を蒸散させて乾燥させる。そして、半導体基板１を焼成炉内にて最高温度が６００〜８５０℃で焼成することにより、第２電極６が半導体基板
１の裏面側９ｂに形成される。 As a method for applying the paste, a screen printing method or the like can be used. After this application, the solvent is preferably evaporated and dried at a predetermined temperature. And the 2nd electrode 6 is formed in the back surface side 9b of the semiconductor substrate 1 by baking the semiconductor substrate 1 in a baking furnace with the maximum temperature of 600-850 degreeC.

なお、第１電極５と第２電極６の焼成は同時に行ってもよいし、裏面出力取出電極６ａとして導電性樹脂ペーストを用いてもよい。   The first electrode 5 and the second electrode 6 may be fired simultaneously, or a conductive resin paste may be used as the back surface output extraction electrode 6a.

以上のようにして、変換効率の改善した太陽電池素子を作製することができる。   As described above, a solar cell element with improved conversion efficiency can be produced.

＜その他の実施形態＞
なお、本発明は上記実施形態に限定されるものではなく、以下のように、本発明の範囲内で多くの修正および変更を加えることができる。 <Other embodiments>
In addition, this invention is not limited to the said embodiment, Many corrections and changes can be added within the scope of the present invention as follows.

上述した実施形態では、第１電極５を構成するフィンガー５ｂの直下のみに凹部１０を設けた例について説明したが、半導体基板１の受光面側に設けた第１電極５の遮光領域となる部分をできるだけなくす、つまり第１電極５の遮光領域となる部分の半導体基板１の厚みを薄くすればよいので、例えば、第１電極５側を凹状にしてもよく、また、バスバー電極５ａの直下にも凹部を設けてもよい。   In the above-described embodiment, the example in which the concave portion 10 is provided only directly below the finger 5b constituting the first electrode 5 has been described. However, the portion serving as the light shielding region of the first electrode 5 provided on the light receiving surface side of the semiconductor substrate 1. In other words, the thickness of the semiconductor substrate 1 in the portion serving as the light-shielding region of the first electrode 5 may be reduced. For example, the first electrode 5 side may be concave, and the first electrode 5 may be formed directly below the bus bar electrode 5a. May also be provided with a recess.

また、第１電極５は上述した下地電極層と、その上にめっき法により形成した導電層であるめっき電極層から構成されていてもよい。めっき電極材料としては銅、銀および錫等が好適に用いられる。この場合、下地電極層とめっき電極層の厚みはそれぞれ、１〜１０μｍ、５〜３０μｍとすることが好適である。下地電極層は電極形成用ペーストを塗布・焼成することで形成されるため、空孔率が５％より大きくなる。めっき電極層は空孔率が５％以下となるように形成されている。下地電極層の厚みを１０μｍ以下、好ましくは８μｍ以下と薄くすることにより、第１電極５の総厚を維持したまま線抵抗を低減することができる。   Moreover, the 1st electrode 5 may be comprised from the base electrode layer mentioned above and the plating electrode layer which is a conductive layer formed on it by the plating method. As the plating electrode material, copper, silver, tin or the like is preferably used. In this case, the thicknesses of the base electrode layer and the plating electrode layer are preferably 1 to 10 μm and 5 to 30 μm, respectively. Since the base electrode layer is formed by applying and baking an electrode forming paste, the porosity is higher than 5%. The plating electrode layer is formed so that the porosity is 5% or less. By reducing the thickness of the base electrode layer to 10 μm or less, preferably 8 μm or less, the line resistance can be reduced while maintaining the total thickness of the first electrode 5.

以下に、本実施形態の太陽電池素子のより具体的な実施例について説明する。なお、参照図面は図１〜５である。   Below, the more specific Example of the solar cell element of this embodiment is described. The reference drawings are FIGS.

まず、表２に示す実施例１〜３（図１〜３に示す構造）の太陽電池素子を作製するために、厚さ２２０μｍ、外形１５６ｍｍ×１５６ｍｍ、比抵抗１．５Ω・ｃｍの多結晶シリコン基板（半導体基板１）を用意して、シリコン基板の表面のダメージ層をＮａＯＨでエッチングして洗浄した。   First, in order to produce the solar cell elements of Examples 1 to 3 (structures shown in FIGS. 1 to 3) shown in Table 2, polycrystalline silicon having a thickness of 220 μm, an outer shape of 156 mm × 156 mm, and a specific resistance of 1.5 Ω · cm. A substrate (semiconductor substrate 1) was prepared, and the damaged layer on the surface of the silicon substrate was etched and washed with NaOH.

次に、ドライエッチング法で表面９ａにテクスチャを形成した。そして、ＰＯＣｌ３を拡散源とした気相熱拡散法で第２半導体層３を形成した。この時、第２半導体層３のシート抵抗は７０Ω／□であった。フッ硝酸溶液による裏面９ｂ側の第２半導体層３の除去と、フッ酸溶液による燐ガラスのエッチング除去を行なった後、表面９ａにプラズマＣＶＤ法により反射防止層４となる窒化シリコン膜を形成した。反射防止層４の厚みは８０ｎｍ、屈折率は２．０であった。 Next, a texture was formed on the surface 9a by a dry etching method. Then, the second semiconductor layer 3 was formed by vapor phase thermal diffusion using POCl 3 as a diffusion source. At this time, the sheet resistance of the second semiconductor layer 3 was 70Ω / □. After removing the second semiconductor layer 3 on the back surface 9b side with a hydrofluoric acid solution and removing the phosphor glass by etching with a hydrofluoric acid solution, a silicon nitride film to be the antireflection layer 4 was formed on the surface 9a by plasma CVD. . The antireflection layer 4 had a thickness of 80 nm and a refractive index of 2.0.

次に半導体基板１の裏面９ｂ側のフィンガー電極５ｂの形成位置に対向する位置にレーザーをドット状に照射し、凹部１０を形成した。凹部１０を構成する１つの孔は直径１００μｍ、深さ５０μｍ（実施例１）、１００μｍ（実施例２）、１５０μｍ（実施例３）とした。   Next, a laser beam was irradiated in a dot shape to a position facing the formation position of the finger electrode 5b on the back surface 9b side of the semiconductor substrate 1 to form a recess 10. One hole constituting the recess 10 had a diameter of 100 μm, a depth of 50 μm (Example 1), 100 μm (Example 2), and 150 μm (Example 3).

次に、裏面側９ｂに、トリメチルアルミニウム（ＴＭＡ）とオゾン（Ｏ３）を原材料とし、ＡＬＤ法を用いて、酸化アルミニウム膜からなる裏面パッシベーション膜８を形成した。裏面パッシベーション膜８の厚みは３０ｎｍ、屈折率は１．６であった。
さらに半導体基板１の表面９ａに銀ペーストを、裏面９ｂの開口部以外の位置にアルミニウムペーストを塗布・焼成して、第１電極５とＢＳＦ領域７と裏面集電電極６ｂを形成した。さらに裏面９ｂに銀ペーストを塗布・焼成して裏面出力取出電極６ａを形成した。裏面集電電極６ｂは幅１５０μｍのフィンガー状であり、そのピッチは１ｍｍとした。 Next, a back surface passivation film 8 made of an aluminum oxide film was formed on the back surface side 9b using trimethylaluminum (TMA) and ozone (O 3 ) as raw materials and using the ALD method. The back surface passivation film 8 had a thickness of 30 nm and a refractive index of 1.6.
Further, a silver paste was applied to the front surface 9a of the semiconductor substrate 1 and an aluminum paste was applied and baked at a position other than the opening of the back surface 9b to form the first electrode 5, the BSF region 7, and the back current collecting electrode 6b. Further, a silver paste was applied to the back surface 9b and fired to form a back surface output extraction electrode 6a. The back surface collecting electrode 6b was finger-shaped with a width of 150 μm, and the pitch was 1 mm.

次に、表２の比較例１は図４に示す構造を有する太陽電池素子であり、半導体基板１の裏面において、図３に示す凹部１０を形成せずに、ＢＳＦ領域７および第２電極６を半導体基板１の裏面側９ｂの略全面に形成した以外については実施例１〜３と同様にして作製した。   Next, Comparative Example 1 in Table 2 is a solar cell element having the structure shown in FIG. 4, and the BSF region 7 and the second electrode 6 are formed on the back surface of the semiconductor substrate 1 without forming the recess 10 shown in FIG. 3. Was produced in the same manner as in Examples 1 to 3 except that was formed on substantially the entire back surface side 9b of the semiconductor substrate 1.

また、表２の比較例２〜５は図５に示す構造を有する太陽電池素子であり、図３に示す凹部を有するＢＳＦ領域７および第２電極６を半導体基板１の裏面側９ｂの略全面に形成した以外については実施例１〜３と同様にして作製した。   Comparative Examples 2 to 5 in Table 2 are solar cell elements having the structure shown in FIG. 5, and the BSF region 7 and the second electrode 6 having the recesses shown in FIG. It was produced in the same manner as in Examples 1 to 3 except that it was formed.

ここで、比較例１〜５および実施例１〜３のフィンガー電極５ｂによる遮光面積は、いずれも受光面全体に対して約７％であった。   Here, the light-shielding area by the finger electrodes 5b of Comparative Examples 1 to 5 and Examples 1 to 3 was all about 7% with respect to the entire light receiving surface.

以上にようにして作製した実施例１〜３および比較例１〜５について、Ｊｓｃ、Ｖｏｃ、ＦＦおよび変換効率を測定した結果を表２に示す。なお、表２のＪｓｃは表１のＪｓｃとは異なり、フィンガー電極５ｂの遮光の影響を含めた実効のＪｓｃである。   Table 2 shows the results of measuring Jsc, Voc, FF and conversion efficiency for Examples 1 to 3 and Comparative Examples 1 to 5 produced as described above. Note that Jsc in Table 2 is different from Jsc in Table 1 and is effective Jsc including the influence of light shielding of the finger electrode 5b.

表２から明らかなように、実施例１〜３は比較例２〜４に対しては、Ｊｓｃ、Ｖｏｃ、ＦＦおよび変換効率の全てに対して向上したことを確認した。また、実施例１〜３は全ての比較例１〜５に対してＪｓｃおよび変換効率において高い結果となり、本実施形態の効果を確認することができた。   As is apparent from Table 2, it was confirmed that Examples 1 to 3 were improved with respect to all of Jsc, Voc, FF and conversion efficiency with respect to Comparative Examples 2 to 4. In addition, Examples 1 to 3 showed higher results in Jsc and conversion efficiency than all Comparative Examples 1 to 5, and the effects of this embodiment could be confirmed.

１ ：半導体基板
２ ：第１半導体層（逆導電型半導体層）
３ ：第２半導体層（一導電型半導体層）
４ ：反射防止層
５ ：第１電極（表面電極）
５ａ ：バスバー電極
５ｂ ：フィンガー電極
５ｃ ：補助電極
６ ：第２電極（裏面電極）
６ａ ：裏面出力取出電極
６ｂ ：裏面集電電極
７ ：ＢＳＦ領域
８ ：裏面パッシベーション層
９ａ ：受光面（表面）側
９ｂ ：非受光面（裏面）側
１０ ：凹部 1: Semiconductor substrate 2: First semiconductor layer (reverse conductivity type semiconductor layer)
3: Second semiconductor layer (one conductivity type semiconductor layer)
4: Antireflection layer 5: First electrode (surface electrode)
5a: Bus bar electrode 5b: Finger electrode 5c: Auxiliary electrode 6: Second electrode (back electrode)
6a: Back surface output extraction electrode 6b: Back surface collecting electrode 7: BSF region 8: Back surface passivation layer 9a: Light receiving surface (front surface) side 9b: Non-light receiving surface (back surface) side 10: Recess

Claims (6)

半導体基板の受光面側に線状の第１電極が設けられて、前記半導体基板の裏面側に線状の第２電極が設けられている太陽電池素子であって、
前記半導体基板の前記裏面側には、
平面透視して前記第１電極と重なる部位に該第１電極に沿って、表層がパッシベーション層である凹部が設けられており、
前記第２電極が、前記凹部を避けた部位に該凹部に沿って設けられていることを特徴とする太陽電池素子。 A solar cell element in which a linear first electrode is provided on a light receiving surface side of a semiconductor substrate, and a linear second electrode is provided on a back surface side of the semiconductor substrate,
On the back side of the semiconductor substrate,
A concave portion whose surface layer is a passivation layer is provided along the first electrode in a portion that overlaps with the first electrode when seen in a plan view.
The solar cell element, wherein the second electrode is provided along the concave portion at a portion avoiding the concave portion. 前記半導体基板は一導電型半導体層および逆導電型半導体層を有していて、前記第１電極は前記一導電型半導体層に、前記第２電極は前記逆導電型半導体層にそれぞれ接していることを特徴とする請求項１に記載の太陽電池素子。   The semiconductor substrate has a one conductivity type semiconductor layer and a reverse conductivity type semiconductor layer, the first electrode is in contact with the one conductivity type semiconductor layer, and the second electrode is in contact with the reverse conductivity type semiconductor layer. The solar cell element according to claim 1. 前記第１電極が接している前記一導電型半導体層の部位は、該一導電型半導体層において一導電型を呈する不純物の濃度が他の領域よりも高い領域であることを特徴とする請求項２に記載の太陽電池素子。   The region of the one-conductivity-type semiconductor layer that is in contact with the first electrode is a region in which the concentration of impurities exhibiting one conductivity-type in the one-conductivity-type semiconductor layer is higher than other regions. 2. The solar cell element according to 2. 前記逆導電型半導体層において、前記凹部に沿って、逆導電型を呈する不純物の濃度が他の領域よりも高い領域が設けられていることを特徴とする請求項２または３に記載の太陽電池素子。   4. The solar cell according to claim 2, wherein in the reverse conductivity type semiconductor layer, a region having a concentration of an impurity exhibiting the reverse conductivity type is higher than other regions along the concave portion. element. 前記第２電極が接している前記逆導電型半導体層の部位は、該逆導電型半導体層における、逆導電型を呈する不純物の濃度が他の領域よりも高い領域であることを特徴とする請求項２乃至４のいずれかに記載の太陽電池素子。   The region of the reverse conductivity type semiconductor layer that is in contact with the second electrode is a region in which the concentration of impurities exhibiting the reverse conductivity type is higher than other regions in the reverse conductivity type semiconductor layer. Item 5. The solar cell element according to any one of Items 2 to 4. 前記凹部は、前記第１電極に沿って設けられた多数の孔からなることを特徴とする請求項１乃至５のいずれかに記載の太陽電池素子。   6. The solar cell element according to claim 1, wherein the concave portion includes a plurality of holes provided along the first electrode.
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