JP2012191320A - ゲート回路 - Google Patents
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Abstract
【解決手段】本発明に係るゲート回路は、パワー素子の過電流発生と同時にパワー素子のゲート電圧の一部を抵抗素子に負担させる過電流抑制手段を有する。さらに、パワー素子の過電流を抑制した後は、抵抗値の高い抵抗素子を用いてパワー素子をゆっくりオフするオフ動作遅延手段を有する。
【選択図】図1
Description
図1は本発明の実施の形態1に係るゲート回路の回路図である。ゲート回路は、通常動作回路10、保護回路12、及びコントローラ集積回路14を備えている。ゲート回路は、パワー素子Q1のゲート(以後、単にゲートというときはパワー素子Q1のゲートを指すものとする)の印加電圧を制御するものである。なお、パワー素子Q1はエミッタセンス端子を備えている。そして、エミッタセンス端子には電流検出用シャント抵抗R1が接続されている。以後、通常動作回路10、保護回路12、及びコントローラ集積回路14の詳細について説明する。
図6は本発明の実施の形態2に係るゲート回路の回路図である。以後、本発明の実施の形態1に係るゲート回路との相違点を中心に説明する。本発明の実施の形態2に係るゲート回路の「オフ動作遅延手段」は、ディスクリート部品で形成されている。すなわち、実施の形態1に係るゲート回路のコントローラ集積回路は、ディスクリート部品に置き換えられている。
図9は本発明の実施の形態3に係るゲート回路の回路図である。このゲート回路は、電源V1とパワー素子Q1のゲートとの間に並列抵抗を有している。並列抵抗は、第1ゲート抵抗素子R2及び第1ゲート抵抗素子R2よりも抵抗値が高い第2ゲート抵抗素子R7である。第1ゲート抵抗素子R2には、第1オン用スイッチング素子Q2が接続されている。第1オン用スイッチング素子Q2は、ゲートに対する第1ゲート抵抗素子を介した電圧印加の有無を切り替えるものである。一方、第2ゲート抵抗素子R7には、第2オン用スイッチング素子Q7が接続されている。第2オン用スイッチング素子Q7は、ゲートに対する第2ゲート抵抗素子R7を介した電圧印加の有無を切り替えるものである。
図11は本発明の実施の形態4に係るゲート回路の回路図である。本発明の実施の形態4に係るパワー素子Q1をオフするオフ動作遅延手段は、ディスクリート部品で形成されている。すなわち、実施の形態3に係るゲート回路のコントローラ集積回路50は、ディスクリート部品で構成されている。コントローラ集積回路を用いずにディスクリート部品を用いることは本発明の実施の形態2において図6を参照して説明した。ここでは、図6のディスクリート部品との相違点を中心に説明する。
図14は本発明の実施の形態5に係るゲート回路を示す回路図である。本発明の実施の形態5に係るゲート回路は、本発明の実施の形態4に係るゲート回路にスイッチング素子Q8を付加したものである。スイッチング素子Q8のドレインは、第4端子OUT4と第2オン用スイッチング素子Q7のゲートの間に接続されている。スイッチング素子Q8のソースは接地されている。スイッチング素子Q8のゲートは、ダイオードD3のカソードに接続されており、第3端子OUT3の出力によって制御される。
Claims (8)
- 一端がパワー素子のゲートに接続されたゲート抵抗素子と、
電源と前記ゲート抵抗素子の他端の間に接続されたオン用スイッチング素子と、
一端が前記ゲートに接続された第1抵抗素子と、
一端が前記第1抵抗素子の他端に接続され、他端がグラウンドに接続された第1スイッチング素子と、
一端が前記ゲートに接続され、前記第1抵抗素子よりも抵抗値の高い第2抵抗素子と、
一端が前記第2抵抗素子の他端に接続され、他端がグラウンドに接続された第2スイッチング素子と、
前記パワー素子の電流値が所定値に達すると同時に前記第1スイッチング素子をオンする過電流抑制手段と、
前記過電流抑制手段により前記第1スイッチング素子をオンした後に、前記オン用スイッチング素子と前記第1スイッチング素子をオフし、かつ前記第2スイッチング素子をオンして前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。 - 前記過電流抑制手段は、
前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記第1スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項1に記載のゲート回路。 - 電源とパワー素子のゲートとの間に、第1ゲート抵抗素子及び前記第1ゲート抵抗素子よりも抵抗値が高い第2ゲート抵抗素子により形成された並列抵抗と、
前記ゲートに対する前記第1ゲート抵抗素子を介した電圧印加の有無を切り替える第1オン用スイッチング素子と、
前記ゲートに対する前記第2ゲート抵抗素子を介した電圧印加の有無を切り替える第2オン用スイッチング素子と、
一端が前記ゲートに接続された抵抗素子と、
一端が前記抵抗素子の他端に接続され、他端がグラウンドに接続されたスイッチング素子と、
前記第1オン用スイッチング素子と前記第2スイッチング素子をオンにして前記パワー素子をオンする手段と、
前記パワー素子をオンさせた後の定常状態では前記第1オン用スイッチング素子をオフし、前記第2オン用スイッチング素子をオンし続ける手段と、
前記パワー素子の電流値が所定値に達すると同時に前記スイッチング素子をオンする過電流抑制手段と、
前記過電流抑制手段により前記スイッチング素子をオンした後に、前記第2オン用スイッチング素子をオフし、かつ前記スイッチング素子のオン状態を継続させて前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。 - 前記過電流抑制手段は、
前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項3に記載のゲート回路。 - 前記キャパシタは、
前記パワー素子のエミッタセンス電流、又は前記パワー素子の外部に接続された電流センサからの電流により充電されることを特徴とする請求項2又は4に記載のゲート回路。 - 前記オフ動作遅延手段は、前記パワー素子の電流値が前記所定値に達してから内部処理を開始するコントローラ集積回路で形成されたことを特徴とする請求項1乃至5のいずれか1項に記載のゲート回路。
- 前記オフ動作遅延手段はディスクリート部品で形成されたことを特徴とする請求項1乃至5のいずれか1項に記載のゲート回路。
- 前記オフ動作遅延手段は、コントローラ集積回路で形成され、
前記コントローラ集積回路から出される前記スイッチング素子のオン状態を継続させる信号により前記第2オン用スイッチング素子をオフする高速オフ手段を備えたことを特徴とする請求項3乃至5のいずれか1項に記載のゲート回路。
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