JP2012191320A - ゲート回路 - Google Patents

Abstract

【課題】本発明は、パワー素子の過電流を速やかに抑制しつつ、ｄｉ/ｄｔを小さくしてパワー素子をオフすることができるゲート回路を提供することを目的とする。
【解決手段】本発明に係るゲート回路は、パワー素子の過電流発生と同時にパワー素子のゲート電圧の一部を抵抗素子に負担させる過電流抑制手段を有する。さらに、パワー素子の過電流を抑制した後は、抵抗値の高い抵抗素子を用いてパワー素子をゆっくりオフするオフ動作遅延手段を有する。
【選択図】図１

Description

本発明は、パワー素子のゲートに接続されるゲート回路に関する。

特許文献１には、パワー素子のゲートに接続されるゲート回路が開示されている。このゲート回路は、パワー素子に過電流が流れると同時にパワー素子のゲート電圧の一部を抵抗素子に負担させる機能を有している。この機能によりパワー素子のゲートに実際に印加される電圧が低下し、パワー素子の過電流が抑制される。

特開２００２−３５３７９５号公報 特開平０８−３２１７５６号公報 特開２００７−３１２５０４号公報 特開２００５−５１９６０号公報 特開２００７−２５９５３３号公報 特開２００９−９５１６６号公報 特開２００６−２２２５９３号公報

パワー素子の過電流を速やかに抑制するには、前述の抵抗素子の抵抗値を小さくすることが望ましい。過電流を抑制した後にはパワー素子をオフする。ところが、特許文献１に開示のゲート回路では、抵抗値の低い抵抗素子を用いてパワー素子をオフするので、パワー素子の電流減少率（ｄｉ/ｄｔ）が大きくなりサージ電圧を生じることがあった。

本発明は、上述のような課題を解決するためになされたもので、パワー素子の過電流を速やかに抑制しつつ、ｄｉ/ｄｔを小さくしてパワー素子をオフできるゲート回路を提供することを目的とする。

本願の発明に係るゲート回路は、一端がパワー素子のゲートに接続されたゲート抵抗素子と、電源と該ゲート抵抗素子の他端の間に接続されたオン用スイッチング素子と、一端が該ゲートに接続された第１抵抗素子と、一端が該第１抵抗素子の他端に接続され、他端がグラウンドに接続された第１スイッチング素子と、一端が該ゲートに接続され、該第１抵抗素子よりも抵抗値の高い第２抵抗素子と、一端が該第２抵抗素子の他端に接続され、他端がグラウンドに接続された第２スイッチング素子と、該パワー素子の電流値が所定値に達すると同時に該第１スイッチング素子をオンする過電流抑制手段と、該過電流抑制手段により該第１スイッチング素子をオンした後に、該オン用スイッチング素子と該第１スイッチング素子をオフし、かつ該第２スイッチング素子をオンして該パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とする。

本願の他の発明に係るゲート回路は、電源とパワー素子のゲートとの間に、第１ゲート抵抗素子及び該第１ゲート抵抗素子よりも抵抗値が高い第２ゲート抵抗素子により形成された並列抵抗と、該ゲートに対する該第１ゲート抵抗素子を介した電圧印加の有無を切り替える第１オン用スイッチング素子と、該ゲートに対する該第２ゲート抵抗素子を介した電圧印加の有無を切り替える第２オン用スイッチング素子と、一端が該ゲートに接続された抵抗素子と、一端が該抵抗素子の他端に接続され、他端がグラウンドに接続されたスイッチング素子と、該第１オン用スイッチング素子と該第２スイッチング素子をオンにして該パワー素子をオンする手段と、該パワー素子をオンさせた後の定常状態では該第１オン用スイッチング素子をオフし、該第２オン用スイッチング素子をオンし続ける手段と、該パワー素子の電流値が所定値に達すると同時に該スイッチング素子をオンする過電流抑制手段と、該過電流抑制手段により該スイッチング素子をオンした後に、該第２オン用スイッチング素子をオフし、かつ該スイッチング素子のオン状態を継続させて該パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とする。

本発明によれば、パワー素子の過電流発生と同時に抵抗素子にパワー素子のゲート電圧の一部を負担させるのでパワー素子の過電流を速やかに抑制できる。また、パワー素子の過電流を抑制した後は抵抗値の高い抵抗素子を用いてパワー素子をオフするのでオフ時のｄｉ/ｄｔを小さくできる。

本発明の実施の形態１に係るゲート回路の回路図である。 本発明の実施の形態１に係るコントローラ集積回路の各端子の信号レベル等を示すタイミングチャートである。 本発明の実施の形態１に係るゲート回路を用いた場合のパワー素子のコレクタ電流とエミッタセンス電流を実線で示す図である。 パワー素子の過電流を検出するためにカレントトランスを備えたゲート回路の回路図である。 第１スイッチング素子としてバイポーラトランジスタを用いたゲート回路の回路図である。 本発明の実施の形態２に係るゲート回路の回路図である。 本発明の実施の形態２に係るゲート回路の変形例を示す回路図である。 本発明の実施の形態２に係るゲート回路の変形例のタイミングチャートである。 本発明の実施の形態３に係るゲート回路の回路図である。 本発明の実施の形態３に係るコントローラ集積回路の各端子の信号レベル等を示すタイミングチャートである。 本発明の実施の形態４に係るゲート回路の回路図である。 本発明の実施の形態４に係るゲート回路のタイミングチャートである。 本発明の実施の形態４に係るゲート回路の変形例を示す回路図である。 本発明の実施の形態５に係るゲート回路を示す回路図である。 本発明の実施の形態５に係るゲート回路の変形例を示す回路図である。

実施の形態１．
図１は本発明の実施の形態１に係るゲート回路の回路図である。ゲート回路は、通常動作回路１０、保護回路１２、及びコントローラ集積回路１４を備えている。ゲート回路は、パワー素子Ｑ１のゲート（以後、単にゲートというときはパワー素子Ｑ１のゲートを指すものとする）の印加電圧を制御するものである。なお、パワー素子Ｑ１はエミッタセンス端子を備えている。そして、エミッタセンス端子には電流検出用シャント抵抗Ｒ１が接続されている。以後、通常動作回路１０、保護回路１２、及びコントローラ集積回路１４の詳細について説明する。

通常動作回路１０は、ゲートに接続されたゲート抵抗素子Ｒ２を備えている。ゲート抵抗素子Ｒ２にはオン用スイッチング素子Ｑ２が接続されている。オン用スイッチング素子Ｑ２は電源Ｖ１とゲート抵抗素子Ｒ２の間に接続されている。つまり、このオン用スイッチング素子Ｑ２は、ゲートに対するゲート抵抗素子Ｒ２を介した電圧印加の有無を切り替えるものである。ゲート抵抗素子Ｒ２の抵抗値は、パワー素子Ｑ１をオンするときの損失を低減するために十分低い値に設定されている。

通常動作回路１０は、ゲートに接続されたゲート抵抗素子Ｒ３を備えている。ゲート抵抗素子Ｒ３にはオフ用スイッチング素子Ｑ３が接続されている。これらはパワー素子Ｑ１をオフするときに用いる。

保護回路１２は、一端がゲートに接続された第１抵抗素子Ｒ４を備えている。第１抵抗素子Ｒ４の抵抗値は、ゲート抵抗素子Ｒ２の抵抗値と等しい。第１抵抗素子Ｒ４の他端には、第１スイッチング素子Ｑ４の一端が接続されている。第１スイッチング素子Ｑ４の他端はグラウンドに接続されている。なお、スイッチング素子の一端とはスイッチング素子のソース又はドレインの一方をいい、他端とはソース又はドレインの他方のことをいう。

保護回路１２は、パワー素子Ｑ１のエミッタセンス端子にアノードが接続されたダイオードＤ１を備えている。ダイオードＤ１のカソードは抵抗素子Ｒ５の一端に接続されている。抵抗素子Ｒ５の他端はキャパシタＣ１の一端に接続されている。キャパシタＣ１の一端は、第１スイッチング素子Ｑ４のゲートにも接続されている。キャパシタＣ１の他端はグラウンドに接続されている。キャパシタＣ１は、パワー素子Ｑ１の電流値が所定値に達すると同時に、充電電圧により第１スイッチング素子Ｑ４をオンするように構成されている。すなわち、キャパシタＣ１は、パワー素子Ｑ１の電流値が所定値に達すると同時に第１スイッチング素子Ｑ４をオンする過電流抑制手段として機能する。

保護回路１２は、一端がゲートに接続され、第１抵抗素子Ｒ４よりも抵抗値の高い第２抵抗素子Ｒ６を備えている。第２抵抗素子Ｒ６の他端は、第２スイッチング素子Ｑ５の一端に接続されている。第２スイッチング素子Ｑ５の他端はグラウンドに接続されている。さらに、第２スイッチング素子Ｑ５の一端にはダイオードＤ２のカソードが接続されている。ダイオードＤ２のアノードは、キャパシタＣ１の一端に接続されることで第１スイッチング素子Ｑ４のゲートに接続されている。ダイオードＤ２はキャパシタＣ１にたまった電荷を抜くために用いられる。

コントローラ集積回路１４は、オン用スイッチング素子Ｑ２のオンオフを制御する信号を出力する第１端子ＯＵＴ１を備えている。また、オフ用スイッチング素子Ｑ３、及び第２スイッチング素子Ｑ５を個別にオンオフする第２端子ＯＵＴ２、及び第３端子ＯＵＴ３を備えている。さらに、パワー素子Ｑ１のエミッタセンス電流を検出するＳＣ端子を備えている。なお、コントローラ集積回路１４のＧａｔｅ Ｓｉｇｎａｌとは、外部から供給されるゲート駆動信号を示す。また、Ｆａｕｌｔ Ｓｉｇｎａｌとは、過電流検出時に外部に出すエラー信号を示す。

次に、本発明の実施の形態１に係るゲート回路の動作を説明する。図２は本発明の実施の形態１に係るコントローラ集積回路１４の各端子の信号レベル等を示すタイミングチャートである。まずゲート回路の正常動作について図２における時刻Ｔ１からＴ２までの区間を参照して説明する。Ｔ１はパワー素子Ｑ１をオンする時刻であり、Ｔ２はパワー素子Ｑ１をオフする時刻である。Ｔ１においてパワー素子Ｑ１をオンするときには、コントローラ集積回路１４の第１端子ＯＵＴ１からオン用スイッチング素子Ｑ２をオンさせる信号を伝送する。この信号により、ゲート抵抗素子Ｒ２を介してゲートに電圧が印加される。一方、時刻Ｔ２においてパワー素子Ｑ１をオフするときは、第２端子ＯＵＴ２からの信号によりオフ用スイッチング素子Ｑ３をオンさせて、ゲート抵抗素子Ｒ３をゲートに接続する。

次に、パワー素子Ｑ１の電流値が所定値に達した場合のゲート回路の動作について時刻Ｔ３からＴ４までの区間を参照して説明する。パワー素子Ｑ１のオン状態において、アーム短絡などが原因でパワー素子Ｑ１が過電流となることがある。パワー素子Ｑ１が過電流となるとパワー素子Ｑ１のエミッタセンス電流も増加し、キャパシタＣ１が充電される。そして、パワー素子Ｑ１の電流値が所定値に達すると同時に、キャパシタＣ１が第１スイッチング素子Ｑ４をオンする。そうすると、電源Ｖ１からゲートに印加される電圧の一部を第１抵抗素子Ｒ４が負担するので、実際にゲートに印加される電圧は低下する。ここで、第１抵抗素子Ｒ４の抵抗値はゲート抵抗素子Ｒ２の抵抗値と等しいので、第１抵抗素子Ｒ４は正常動作時のゲート電圧の半分を負担することになる。

第１スイッチング素子Ｑ４がオンした後、時刻Ｔ４になると、ＳＣ端子によって過電流を検出したコントローラ集積回路１４が機能する。具体的には、第１端子ＯＵＴ１からの信号を遮断してオン用スイッチング素子Ｑ２をオフし、かつ第３端子ＯＵＴ３からの信号により第２スイッチング素子Ｑ５をオンする。ここで、第１スイッチング素子Ｑ４のゲートはダイオードＤ２を介して第２スイッチング素子Ｑ５のドレインに接続されているので、第２スイッチング素子Ｑ５がオンすると第１スイッチング素子Ｑ４はオフする。その結果、時刻Ｔ４になると、オン用スイッチング素子Ｑ２と第１スイッチング素子Ｑ４がオフし、かつ第２スイッチング素子Ｑ５がオンする。すなわち、時刻Ｔ４になると、第１抵抗素子Ｒ４よりも抵抗値の大きい第２抵抗素子Ｒ６を介してパワー素子Ｑ１がゆっくりオフされる。このように、コントローラ集積回路１４は、抵抗値の大きい第２抵抗素子Ｒ６によりパワー素子Ｑ１をゆっくりオフさせるオフ動作遅延手段として機能する。

ところで、時刻Ｔ３と時刻Ｔ４の間の時間は典型的には数マイクロ秒程度である。この数マイクロ秒の時間は、時刻Ｔ３にパワー素子Ｑ１の電流値が所定値に達してからコントローラ集積回路１４の内部処理が開始され、コントローラ集積回路１４が応答するまでの時間である。

本発明の実施の形態１に係るゲート回路によれば、パワー素子Ｑ１の電流値が所定値に達すると同時に第１スイッチング素子Ｑ４をオンして第１抵抗素子Ｒ４にゲート電圧の一部を負担させるので、パワー素子Ｑ１の過電流を速やかに抑制することができる。さらに、過電流が抑制された後のパワー素子Ｑ１は、前述のオフ動作遅延手段により第１抵抗素子Ｒ４よりも抵抗値の大きい第２抵抗素子Ｒ６によってゆっくりオフされる。第２の抵抗素子Ｒ６は、過電流発生後のパワー素子Ｑ１のオフ動作にのみ用いられるので、独立に高い抵抗値とすることができる。従ってパワー素子Ｑ１をオフする時のｄｉ/ｄｔを小さくしてサージ電圧を抑えることができる。

図３は本発明の実施の形態１に係るゲート回路を用いた場合のパワー素子Ｑ１のコレクタ電流とエミッタセンス電流を実線で示す図である。パワー素子Ｑ１の電流値が所定値に達したことはエミッタセンス電流（Ｉ_{ＳＥＮＳＥ}）が所定値に達したことで検出し、第１スイッチング素子Ｑ４がオンされる。そうすると、パワー素子の過電流は速やかに抑制される。その後、パワー素子Ｑ１は抵抗値の高い第２抵抗素子Ｒ６によりゆっくりオフされる。つまりソフトシャットダウンができる。なお、図３には第２抵抗素子Ｒ６よりも抵抗値の低い第１抵抗素子Ｒ４によりパワー素子Ｑ１をオフした場合の波形を破線で示す。

本発明の実施の形態１ではパワー素子の過電流を検出する手段として、エミッタセンス電流を用いたが本発明はこれに限定されない。たとえば、パワー素子の外部に接続されたカレントトランスなどの電流センサを用いてもよい。図４はパワー素子の過電流を検出するためにカレントトランス１６を備えたゲート回路の回路図である。このようにパワー素子の外部の電流センサを用いると、パワー素子のオンチップ電流センサが不要となる。なお、図４において図１の構成と対応する構成要素については、図１の符号と同一の符号を付している。以後の回路図についても既出の構成要素については同一の符号を付す。

本発明の実施の形態１では第１スイッチング素子Ｑ４としてＭＯＳトランジスタを用いたが本発明はこれに限定されない。第１スイッチング素子Ｑ４はバイポーラトランジスタでもよい。図５は第１スイッチング素子としてバイポーラトランジスタ１８を用いたゲート回路の回路図である。

本発明の実施の形態１では第１抵抗素子Ｒ４の抵抗値はゲート抵抗素子Ｒ２の抵抗値と等しいとしたが本発明はこれに限定されない。第１抵抗素子Ｒ４の抵抗値は、パワー素子Ｑ１の電流値が所定値に達したときに、ゲート電圧の一部を負担できる程度に十分低ければ特に限定されない。なお、第１抵抗素子Ｒ４がゲート電圧の一部を負担しているときに実際にゲートに印加される電圧はＲ４Ｖ１／（Ｒ４＋Ｒ２）である。

実施の形態２．
図６は本発明の実施の形態２に係るゲート回路の回路図である。以後、本発明の実施の形態１に係るゲート回路との相違点を中心に説明する。本発明の実施の形態２に係るゲート回路の「オフ動作遅延手段」は、ディスクリート部品で形成されている。すなわち、実施の形態１に係るゲート回路のコントローラ集積回路は、ディスクリート部品に置き換えられている。

本発明の実施の形態２に係るゲート回路は差動増幅器２０を備えている。差動増幅器２０は、パワー素子Ｑ１のエミッタセンス部の電圧と、電源Ｖ２との差分を増幅する。差動増幅器２０の出力は、フリップフロップ回路２２に入力される。フリップフロップ回路２２の出力は、ＡＮＤゲート２４の一方に入力される。ＡＮＤゲート２４の他方の入力はＧａｔｅ Ｓｉｇｎａｌである。ＡＮＤゲート２４の出力は、Ｑ２のオンオフ制御に利用される。ＡＮＤゲート２４の出力は、ＮＯＴゲート２６を介してＡＮＤゲート２８の一方に入力される。ＡＮＤゲート２８の他方の入力はフリップフロップ回路２２の出力から得られる。そしてＡＮＤゲート２８の出力はオフ用スイッチング素子Ｑ３のオンオフ制御に利用される。第２スイッチング素子Ｑ５はＮＯＴゲートの出力により制御される。

このようにディスクリート部品を用いた場合のタイミングチャートは、図２のタイミングチャートの通りである。ディスクリート部品を用いて各スイッチング素子を制御すると、コントロール集積回路内部処理に起因する処理の遅れを回避できるので高速応答が可能となる。すなわち、図２の時刻Ｔ３と時刻Ｔ４の間の時間を短縮できる。

図７は本発明の実施の形態２に係るゲート回路の変形例を示す回路図である。このゲート回路は、フリップフロップ回路２２の出力が第２スイッチング素子Ｑ５のゲートに接続されている点で、本発明の実施の形態２に係るゲート回路と異なる。この場合、図８に示すタイミングチャートで各スイッチング素子の制御が実施される。図８は本発明の実施の形態２に係るゲート回路の変形例のタイミングチャートである。第２スイッチング素子Ｑ５は、過電流後にパワー素子Ｑ１をオフする際（図８のＴ１）に始めてオンされる。この変形例のようにゲート回路を構成しても本発明の実施の形態２に係るゲート回路と同じ効果を得ることができる。

本発明の実施の形態２に係るゲート回路は、少なくとも実施の形態１に係るゲート回路と同程度の変形は可能である。

実施の形態３．
図９は本発明の実施の形態３に係るゲート回路の回路図である。このゲート回路は、電源Ｖ１とパワー素子Ｑ１のゲートとの間に並列抵抗を有している。並列抵抗は、第１ゲート抵抗素子Ｒ２及び第１ゲート抵抗素子Ｒ２よりも抵抗値が高い第２ゲート抵抗素子Ｒ７である。第１ゲート抵抗素子Ｒ２には、第１オン用スイッチング素子Ｑ２が接続されている。第１オン用スイッチング素子Ｑ２は、ゲートに対する第１ゲート抵抗素子を介した電圧印加の有無を切り替えるものである。一方、第２ゲート抵抗素子Ｒ７には、第２オン用スイッチング素子Ｑ７が接続されている。第２オン用スイッチング素子Ｑ７は、ゲートに対する第２ゲート抵抗素子Ｒ７を介した電圧印加の有無を切り替えるものである。

ゲートには抵抗素子Ｒ８の一端が接続されている。抵抗素子Ｒ８の抵抗値は、第２ゲート抵抗素子Ｒ７の抵抗値と等しい。抵抗素子Ｒ８の他端はスイッチング素子Ｑ４の一端に接続されている。スイッチング素子Ｑ４の他端はグラウンドに接続されている。スイッチング素子Ｑ４のゲートには、キャパシタＣ１の一端、抵抗素子Ｒ９、及びダイオードＤ３のカソードが接続されている。ダイオードＤ３のアノードはコントローラ集積回路５０の第３端子ＯＵＴ３に接続されている。

次に、本発明の実施の形態３に係るゲート回路の動作を説明する。図１０は本発明の実施の形態３に係るコントローラ集積回路５０の各端子の信号レベル等を示すタイミングチャートである。まずゲート回路の正常動作について図１０における時刻Ｔ１からＴ３までの区間を参照して説明する。Ｔ１はパワー素子Ｑ１をオンする時刻であり、Ｔ２はパワー素子Ｑ１がオンしている時刻であり、Ｔ３はパワー素子Ｑ１をオフする時刻である。Ｔ１においてパワー素子Ｑ１をオンするときには、コントローラ集積回路５０の第１端子ＯＵＴ１及び第４端子ＯＵＴ４から、第１オン用スイッチング素子Ｑ２及び第２オン用スイッチング素子Ｑ７をオンさせる信号を伝送する。この信号により、第１ゲート抵抗素子Ｒ２及び第２ゲート抵抗素子Ｒ７からなる並列抵抗を介してゲートに電圧が印加される。このように、コントローラ集積回路５０は第１オン用スイッチング素子Ｑ２及び第２オン用スイッチング素子Ｑ７をオンさせてパワー素子Ｑ１をオンする手段として機能する。

パワー素子Ｑ１のオン動作を終えて時刻Ｔ２に至るとコントローラ集積回路５０は第１端子ＯＵＴ１からの電圧印加を停止し、第１オン用スイッチング素子Ｑ２をオフとする。すなわち、パワー素子をオンさせた後の定常状態では、コントローラ集積回路５０は、第１オン用スイッチング素子Ｑ２をオフし、第２オン用スイッチング素子Ｑ７をオンし続ける手段として機能する。この定常状態では、第２ゲート抵抗素子Ｒ７のみを介してゲートへ電圧が印加される。時刻Ｔ３に至りパワー素子Ｑ１をオフするときは、オフ用スイッチング素子Ｑ３をオンさせて、ゲート抵抗素子Ｒ３をゲートに接続する。

次いで、パワー素子Ｑ１の電流値が所定値に達した場合のゲート回路の動作について時刻Ｔ４からＴ５までの区間を参照して説明する。パワー素子Ｑ１のオン状態において、アーム短絡などが原因でパワー素子Ｑ１が過電流となることがある。過電流が発生するとキャパシタＣ１が充電される。そして、パワー素子Ｑ１の電流値が所定値に達すると同時に、キャパシタＣ１がスイッチング素子Ｑ４をオンする。そうすると、抵抗素子Ｒ８が、電源Ｖ１からゲートに印加される電圧の一部を負担するので実際にゲートに印加される電圧を低減する。抵抗素子Ｒ８の抵抗値は第２ゲート抵抗素子Ｒ７の抵抗値と等しいので、抵抗素子Ｒ８は正常動作時の電圧の半分を負担することになる。

ところで、時刻Ｔ４からＴ５までの区間においてスイッチング素子Ｑ４がオンとなるのは、ゲート回路が「パワー素子の電流値が所定値に達すると同時にスイッチング素子Ｑ４をオンする過電流抑制手段」であるキャパシタＣ１を備えているためである。時刻Ｔ４からＴ５の区間においては第３端子ＯＵＴ３からスイッチング素子Ｑ４をオンする信号は出ていない。

スイッチング素子Ｑ４がオンした後、時刻Ｔ５になると、ＳＣ端子によって過電流を検出したコントローラ集積回路５０は、スイッチング素子Ｑ４のオン状態を継続する信号を出すと共に、第２オン用スイッチング素子Ｑ７への信号を停止する。これにより、抵抗素子Ｒ８を介してパワー素子Ｑ１がゆっくりオフされる。コントローラ集積回路５０のこの機能（手段）は、オフ動作遅延手段という。

本発明の実施の形態３に係るゲート回路は、並列抵抗（第１ゲート抵抗素子Ｒ２及び第２ゲート抵抗素子Ｒ７）を用いてパワー素子Ｑ１をオンするので、オン損失を低減できる。そして、パワー素子Ｑ１の電流値が所定値に達すると同時にスイッチング素子Ｑ４をオンするので、パワー素子Ｑ１の過電流を速やかに抑制することができる。

ところで、第２ゲート抵抗素子Ｒ７の抵抗値は、第１ゲート抵抗素子Ｒ２の抵抗値よりも高く設定されている。そのため、第２ゲート抵抗素子Ｒ７の抵抗値と同等の抵抗値である抵抗素子Ｒ８の抵抗値も高くできる。従って、過電流抑制後に、抵抗値の高い抵抗素子Ｒ８を介してゆっくりパワー素子Ｑ１をオフするので、パワー素子Ｑ１のｄｉ/ｄｔを小さくできる。

本発明の実施の形態３に係るゲート回路は、少なくとも本発明の実施の形態１に係るゲート回路と同程度の変形は可能である。たとえば、スイッチング素子Ｑ４をオンする過電流抑制手段は、パワー素子Ｑ１に接続された電流センサからの電流により充電されてもよい。また、スイッチング素子Ｑ４はバイポーラトランジスタで形成してもよい。

実施の形態４．
図１１は本発明の実施の形態４に係るゲート回路の回路図である。本発明の実施の形態４に係るパワー素子Ｑ１をオフするオフ動作遅延手段は、ディスクリート部品で形成されている。すなわち、実施の形態３に係るゲート回路のコントローラ集積回路５０は、ディスクリート部品で構成されている。コントローラ集積回路を用いずにディスクリート部品を用いることは本発明の実施の形態２において図６を参照して説明した。ここでは、図６のディスクリート部品との相違点を中心に説明する。

フリップフロップ回路２２の出力はダイオードＤ３のアノードに接続されている。フリップフロップ回路２２は、キャパシタＣ１にたまった電荷が抵抗素子Ｒ９によって放電されたあともスイッチング素子Ｑ４のオン状態を維持させる為、オン信号を供給する。

本発明の実施の形態４に係るゲート回路はワンショットパルス回路６０を有している。ワンショットパルス回路６０は第１オン用スイッチング素子Ｑ２のオンオフ制御に用いられる。図１２は本発明の実施の形態４に係るゲート回路のタイミングチャートである。このタイミングチャートは、図１０のタイミングチャートとほぼ同じであるが、パワー素子Ｑ１の過電流後にパワー素子Ｑ１をオフする際に始めてスイッチング素子Ｑ４がオンとなる点で図１０のタイミングチャートと異なる。

図１３は本発明の実施の形態４に係るゲート回路の変形例を示す回路図である。図１３のゲート回路は、図１１のゲート回路からダイオードＤ３を除去し、かつ抵抗素子Ｒ９の抵抗値を大きめに設定してキャパシタＣ１の放電時定数を長くしている。よって、フリップフロップ回路２２からスイッチング素子Ｑ４のオン状態を維持する信号がなくても、スイッチング素子Ｑ４のオン時間を延ばすことができる。

なお、本発明の実施の形態４に係るゲート回路は、少なくとも本発明の実施の形態１に係るゲート回路と同程度の変形は可能である。

実施の形態５．
図１４は本発明の実施の形態５に係るゲート回路を示す回路図である。本発明の実施の形態５に係るゲート回路は、本発明の実施の形態４に係るゲート回路にスイッチング素子Ｑ８を付加したものである。スイッチング素子Ｑ８のドレインは、第４端子ＯＵＴ４と第２オン用スイッチング素子Ｑ７のゲートの間に接続されている。スイッチング素子Ｑ８のソースは接地されている。スイッチング素子Ｑ８のゲートは、ダイオードＤ３のカソードに接続されており、第３端子ＯＵＴ３の出力によって制御される。

コントローラ集積回路５０の内部処理が原因で、第３端子ＯＵＴ３からスイッチング素子Ｑ４のオン状態を継続する信号が出された後に、第４端子ＯＵＴ４からの信号を遮断し、第２オン用スイッチング素子Ｑ７をオフする場合がある。つまり第４端子ＯＵＴ４の応答が第３端子ＯＵＴ３の応答よりも遅れることがある。その場合、迅速に第２オン用スイッチング素子Ｑ７をオフし、パワー素子Ｑ１をオフすることができない。

ところが、本発明の実施の形態５に係るゲート回路によればこの問題を解消できる。すなわち、パワー素子Ｑ１が過電流となった場合、第２オン用スイッチング素子Ｑ７は、第４端子ＯＵＴ４からの信号遮断を待つまでもなく、第３端子ＯＵＴ３からの信号に応答してオフする。すなわち、第３端子ＯＵＴ３からのスイッチング素子Ｑ４のオン状態を継続する信号によりスイッチング素子Ｑ８がオン状態となり、これにより第２オン用スイッチング素子Ｑ７がオフする。このように、スイッチング素子Ｑ８は、コントローラ集積回路５０から出されるスイッチング素子Ｑ４のオン状態を継続させる信号により第２オン用スイッチング素子Ｑ７をオフする高速オフ手段として機能する。スイッチング素子Ｑ８により、迅速に第２オン用スイッチング素子Ｑ７をオフすることができる。

図１５は本発明の実施の形態５に係るゲート回路の変形例を示す回路図である。図１５のゲート回路は、図１４のゲート回路からダイオードＤ３を除去し、かつ抵抗素子Ｒ９の抵抗値を大きめに設定してキャパシタＣ１の放電時定数を長くしている。よってコントローラ集積回路５０からスイッチング素子Ｑ４のオン状態を継続する信号を受けなくても、スイッチング素子Ｑ４のオン時間を延ばすことができる。その他、少なくとも本発明の実施の形態１に係るゲート回路と同程度の変形は可能である。

１０ 通常動作回路、 １２ 保護回路、 １４，５０ オフ動作遅延手段（コントローラ集積回路）、 Ｒ２ ゲート抵抗素子、 Ｑ２ （第１）オン用スイッチング素子、 Ｒ４ 第１抵抗素子、 Ｑ４ 第１スイッチング素子、 Ｒ６ 第２抵抗素子、 Ｑ５ 第２スイッチング素子、 Ｑ７ 第２オン用スイッチング素子、 Ｃ１ 過電流抑制手段（キャパシタ）、 Ｒ８ 抵抗素子、 Ｑ８ 高速オフ手段

Claims (8)

1. 一端がパワー素子のゲートに接続されたゲート抵抗素子と、
   電源と前記ゲート抵抗素子の他端の間に接続されたオン用スイッチング素子と、
   一端が前記ゲートに接続された第１抵抗素子と、
   一端が前記第１抵抗素子の他端に接続され、他端がグラウンドに接続された第１スイッチング素子と、
   一端が前記ゲートに接続され、前記第１抵抗素子よりも抵抗値の高い第２抵抗素子と、
   一端が前記第２抵抗素子の他端に接続され、他端がグラウンドに接続された第２スイッチング素子と、
   前記パワー素子の電流値が所定値に達すると同時に前記第１スイッチング素子をオンする過電流抑制手段と、
   前記過電流抑制手段により前記第１スイッチング素子をオンした後に、前記オン用スイッチング素子と前記第１スイッチング素子をオフし、かつ前記第２スイッチング素子をオンして前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。
2. 前記過電流抑制手段は、
   前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記第１スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項１に記載のゲート回路。
3. 電源とパワー素子のゲートとの間に、第１ゲート抵抗素子及び前記第１ゲート抵抗素子よりも抵抗値が高い第２ゲート抵抗素子により形成された並列抵抗と、
   前記ゲートに対する前記第１ゲート抵抗素子を介した電圧印加の有無を切り替える第１オン用スイッチング素子と、
   前記ゲートに対する前記第２ゲート抵抗素子を介した電圧印加の有無を切り替える第２オン用スイッチング素子と、
   一端が前記ゲートに接続された抵抗素子と、
   一端が前記抵抗素子の他端に接続され、他端がグラウンドに接続されたスイッチング素子と、
   前記第１オン用スイッチング素子と前記第２スイッチング素子をオンにして前記パワー素子をオンする手段と、
   前記パワー素子をオンさせた後の定常状態では前記第１オン用スイッチング素子をオフし、前記第２オン用スイッチング素子をオンし続ける手段と、
   前記パワー素子の電流値が所定値に達すると同時に前記スイッチング素子をオンする過電流抑制手段と、
   前記過電流抑制手段により前記スイッチング素子をオンした後に、前記第２オン用スイッチング素子をオフし、かつ前記スイッチング素子のオン状態を継続させて前記パワー素子をオフするオフ動作遅延手段と、を備えたことを特徴とするゲート回路。
4. 前記過電流抑制手段は、
   前記パワー素子の電流値が前記所定値に達すると同時に充電電圧により前記スイッチング素子をオンするように構成されたキャパシタを備えたことを特徴とする請求項３に記載のゲート回路。
5. 前記キャパシタは、
   前記パワー素子のエミッタセンス電流、又は前記パワー素子の外部に接続された電流センサからの電流により充電されることを特徴とする請求項２又は４に記載のゲート回路。
6. 前記オフ動作遅延手段は、前記パワー素子の電流値が前記所定値に達してから内部処理を開始するコントローラ集積回路で形成されたことを特徴とする請求項１乃至５のいずれか１項に記載のゲート回路。
7. 前記オフ動作遅延手段はディスクリート部品で形成されたことを特徴とする請求項１乃至５のいずれか１項に記載のゲート回路。
8. 前記オフ動作遅延手段は、コントローラ集積回路で形成され、
   前記コントローラ集積回路から出される前記スイッチング素子のオン状態を継続させる信号により前記第２オン用スイッチング素子をオフする高速オフ手段を備えたことを特徴とする請求項３乃至５のいずれか１項に記載のゲート回路。

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