JP2012142473A

JP2012142473A - Photoelectric element and method of manufacturing the same

Info

Publication number: JP2012142473A
Application number: JP2011000291A
Authority: JP
Inventors: Kuo De-Shan; クオデ−シャン; Ko Tsun-Kai; コーツン−カイ
Original assignee: Epistar Corp
Current assignee: Epistar Corp
Priority date: 2011-01-05
Filing date: 2011-01-05
Publication date: 2012-07-26

Abstract

PROBLEM TO BE SOLVED: To provide a photoelectric element and a method of manufacturing the same.SOLUTION: A photoelectric element has: a substrate having a surface and containing a normal direction vertical to the surface; plural first type crystal poles that are located on the surface of the substrate in contact with the surface so as to expose a part of the surface of the substrate; a first protection layer that is located on the side walls of the first type crystal poles and the exposed surface of the substrate; a first buffer layer that is located on the plural first type crystal poles and has a first surface coming into direct contact with the plural first type crystal poles and a second surface confronting the first surface; and at least one first hollow structure located among the plural first type crystal poles, the surface of the substrate and the first surface of the first buffer layer. At least one first hollow structure has a width and a height, the width is the maximum dimension in a direction parallel to the surface in the first hollow structure, the height is the maximum dimension in a direction parallel to the normal direction in the first hollow structure, and the ratio of the height to the width ranges from 1/5 to 3.

Description

本発明は半導体層の中に形成された空洞構造を有する光電素子に関する。 The present invention relates to a photoelectric element having a cavity structure formed in a semiconductor layer.

半導体素子の中、発光ダイオードは広い範囲で使用される光源である。従来の白熱電球又は蛍光灯管に比べ、発光ダイオードは節電及び耐用年数が長い特性を有するため、徐々に従来の光源に取って代わり、例えば交通信号灯、バックライトモジュール、街灯照明及び医療設備などの産業のような様々な分野に適用される。 Among semiconductor elements, a light emitting diode is a light source used in a wide range. Compared with conventional incandescent bulbs or fluorescent lamp tubes, light-emitting diodes have characteristics of power saving and long service life, so they gradually replace conventional light sources, such as traffic signal lights, backlight modules, street lamp lighting and medical equipment, etc. Applied to various fields such as industry.

発光ダイオード光源の適用と発展に伴い、輝度に対する要求も高まってきた。現在、この分野において、発光効率を増加して輝度を高めることが共に努める重要な課題になった。 With the application and development of light emitting diode light sources, the demand for brightness has also increased. At present, in this field, increasing luminous efficiency and increasing luminance has become an important issue to be worked on together.

本発明は光電素子及びその製造方法を提供する。 The present invention provides a photoelectric device and a manufacturing method thereof.

本発明の光電素子であって、表面及び表面と垂直する法線方向を有する基板と；基板の表面に位置して表面と接触し、基板の表面の一部を露出する複数の第一種結晶柱と；第一種結晶柱の側壁及び基板の露出表面に位置する第一保護層と；複数の第一種結晶柱の上に位置し、第一表面及び第一表面と相対する第二表面を有し、第一表面は複数の第一種結晶柱と直接接触する第一緩衝層と；複数の第一種結晶柱、基板の表面及び第一緩衝層の第一表面の間に位置する少なくとも一つの第一空洞構造と、を含み、少なくとも一つの第一空洞構造は幅と高さを有し、幅は第一空洞構造における表面に平行する方向の最大寸法であり、高さは第一空洞構造における法線方向に平行する方向の最大寸法であり、高さと幅の比率は１／５〜３の範囲にある。 A photoelectric device of the present invention, comprising a surface and a substrate having a normal direction perpendicular to the surface; a plurality of first-type crystals located on the surface of the substrate and in contact with the surface to expose a part of the surface of the substrate A first protective layer located on the side wall of the first type crystal column and the exposed surface of the substrate; a second surface located on the plurality of first type crystal columns and facing the first surface and the first surface A first buffer layer in direct contact with the plurality of first type crystal columns; and located between the plurality of first type crystal columns, the surface of the substrate, and the first surface of the first buffer layer. At least one first cavity structure, the at least one first cavity structure having a width and a height, the width being a maximum dimension in a direction parallel to the surface of the first cavity structure, the height being the first It is the maximum dimension in the direction parallel to the normal direction in one cavity structure, and the ratio of height to width is in the range of 1/5 to 3

本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例により形成された第一孔洞の走査型電子顕微鏡（Scanning Electron Microscopy, SEM）の図である。It is a figure of the scanning electron microscope (Scanning Electron Microscopy, SEM) of the 1st hole formed by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の光電半導体素子の断面図である。It is sectional drawing of the photoelectric semiconductor element of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention. 本発明の実施例による光電素子の製造工程を示す図である。It is a figure which shows the manufacturing process of the photoelectric element by the Example of this invention.

本発明を更に詳しく、完全に説明するため、図１Ａ乃至図３を参照しながら下記のように説明する。 In order to describe the present invention in more detail and completely, it will be described as follows with reference to FIGS. 1A to 3.

図１Ａ〜図１Ｆをもって、本発明による第一実施例の光電素子の製造方法を簡単に説明する。
図１Ａに示されているように、基板１０１の第一表面１０１１に第一種結晶層１０２を成長させる。その内、基板は法線方向Ｎを有する。 With reference to FIGS. 1A to 1F, a method for manufacturing a photoelectric device according to the first embodiment of the present invention will be briefly described.
As shown in FIG. 1A, a first-type crystal layer 102 is grown on the first surface 1011 of the substrate 101. Among them, the substrate has a normal direction N.

続いて、図１Ｂに示されているように、第一種結晶層１０２をエッチングし、基板１０１の第一表面１０１１上に複数の第一種結晶柱１０２１を形成する。本実施例において、上述の第一種結晶柱１０２１は、電気化学エッチング、異方性エッチングを用い、例えば誘導結合プラズマ（inductive coupling plasma, ICP）によるドライエッチング或いは蓚酸、水酸化カリウム又は燐酸、硫酸溶液などの単一溶液又は混合溶液によるウェットエッチングを用いて、少なくとも一つの空洞構造、例えば空洞（pore, void, bore）、ピンホール（pinhole）或いは少なくとも二つの空洞構造が相互連結されてメッシュ空洞構造（多孔質構造、porous structure）を含むように形成される。その形成方法の一つとして、本願の出願人の台湾特許出願099132135号を参考し、該出願の一部内容を引用した。

続いて、図１Ｃに示されているように、上記の第一種結晶柱１０２１の表面及び露出された基板の第一表面上に保護層１０３を被覆する。保護層１０３は、第一種結晶柱１０２１の側壁を被覆する第一保護層１０３１、第一種結晶柱１０２１の間にある露出された基板の第一表面１０１１上を被覆する第二保護層１０３２、第一種結晶柱１０２１の上面を被覆する第三保護層１０３３を含む。実施例において、保護層１０３はスピンオングラス塗布（SOG, spin on glass coating）方法によって形成され、保護層１０３の材料はSiO₂、HSQ(Hydrogen Silesquioxane)及びMSQ(Methylsequioxane)などのようなシルセスキオキサン（Silsequioxane）を基材とする重合体である。 Subsequently, as shown in FIG. 1B, the first-type crystal layer 102 is etched to form a plurality of first-type crystal columns 1021 on the first surface 1011 of the substrate 101. In this embodiment, the above-mentioned first-type crystal column 1021 uses electrochemical etching or anisotropic etching, for example, dry etching by inductive coupling plasma (ICP) or oxalic acid, potassium hydroxide or phosphoric acid, sulfuric acid. Using wet etching with a single solution or a mixed solution, such as a solution, at least one cavity structure, for example, a pore, void, bore, pinhole or at least two cavity structures are interconnected to form a mesh cavity It is formed to include a structure (porous structure). As one of the forming methods, reference is made to Taiwan patent application 099132135 of the applicant of the present application, and a part of the application is cited.

Subsequently, as shown in FIG. 1C, a protective layer 103 is coated on the surface of the first-type crystal column 1021 and the exposed first surface of the substrate. The protective layer 103 includes a first protective layer 1031 covering the side wall of the first type crystal column 1021, and a second protective layer 1032 covering the first surface 1011 of the exposed substrate between the first type crystal column 1021. The third protective layer 1033 covering the upper surface of the first type crystal column 1021 is included. In an embodiment, the protective layer 103 is formed by a spin on glass coating (SOG) method, and the material of the protective layer 103 is silsesquioxane such as SiO ₂ , HSQ (Hydrogen Silesquioxane) and MSQ (Methylsequioxane). It is a polymer based on Sunse (Silsequioxane).

その後、上述の第三保護層１０３３を除去し、続いて第一緩衝層１０５を成長する。該第一緩衝層１０５は、図１Ｄに示されているように、上述の複数の第一種結晶柱１０２１の上面を沿ってエピタキシャル横方向成長（Epitaxial Lateral Overgrowth; ELOG）の方式で、同時に横方向と上方向へ成長する。上述の第一緩衝層１０５を成長させると共に、隣接する二つの第一種結晶柱１０２１と基板１０１及び第一緩衝層１０５の間に少なくとも一つの第一空洞１０４を形成する。本実施例において、第一種結晶柱１０２１の側壁が第一保護層１０３１によって被覆されているため、第一緩衝層１０５の生長方向性及び空間成長優先性を効率的に制御することができる。本実施例において、第一種結晶層１０２又は第一緩衝層１０５は不純物を添加していない（Unintentionally Doped, UID）層又は未混合層であり、又は-ｎ型混合層である。 Thereafter, the third protective layer 1033 is removed, and then the first buffer layer 105 is grown. As shown in FIG. 1D, the first buffer layer 105 is simultaneously laterally grown by the epitaxial lateral growth (ELOG) method along the upper surfaces of the plurality of first-type crystal pillars 1021 described above. Grows in direction and upward. The first buffer layer 105 is grown, and at least one first cavity 104 is formed between two adjacent first-type crystal pillars 1021, the substrate 101, and the first buffer layer 105. In this embodiment, since the side wall of the first type crystal column 1021 is covered with the first protective layer 1031, the growth directionality and the spatial growth priority of the first buffer layer 105 can be controlled efficiently. In this embodiment, the first crystal layer 102 or the first buffer layer 105 is an undoped (UID) layer, an unmixed layer, or an -n type mixed layer.

本実施例において、第一空洞１０４の幅は、５０ｎｍ〜６００ｎｍ、５０ｎｍ〜５００ｎｍ、５０ｎｍ〜４００ｎｍ、５０ｎｍ〜３００ｎｍ、５０ｎｍ〜２００ｎｍ又は５０ｎｍ〜１００ｎｍの範囲にある。第一空洞１０４の高さは、０．５μｍ〜２μｍ、０．５μｍ〜１．８μｍ、０．５μｍ〜１．６μｍ、０．５μｍ〜１．４μｍ、０．５μｍ〜１．２μｍ、０．５μｍ〜１μｍ又は０．５μｍ〜０．８μｍの範囲にある。本実施例において、第一空洞は、１／５〜３、１／５〜２、１／５〜１、１／５〜１／２、１／５〜１／３又は１／５〜１／４の高幅比率（高さと幅の比率）を有し得る。本実施例において、隣接する二つの第一種結晶柱１０２１と基板１０１の間に複数の第一空洞１０４を形成することができる。他の実施例において、複数の第一種結晶柱１０２１が規則的なアレイ構造であり得るため、上述の複数の第一空洞１０４も規則的なアレイ構造であり得る。 In the present embodiment, the width of the first cavity 104 is in the range of 50 nm to 600 nm, 50 nm to 500 nm, 50 nm to 400 nm, 50 nm to 300 nm, 50 nm to 200 nm, or 50 nm to 100 nm. The height of the first cavity 104 is 0.5 μm to 2 μm, 0.5 μm to 1.8 μm, 0.5 μm to 1.6 μm, 0.5 μm to 1.4 μm, 0.5 μm to 1.2 μm, 0.5 μm It is in the range of? In this example, the first cavity is 1 / 5-3, 1 / 5-2, 1-5-1, 1, 1 / 5-1 / 2, 1 / 5-1 / 3 or 1 / 5-5 /. It can have a high width ratio of 4 (height to width ratio). In this embodiment, a plurality of first cavities 104 can be formed between two adjacent first-type crystal pillars 1021 and the substrate 101. In another embodiment, since the plurality of first-type crystal pillars 1021 may have a regular array structure, the plurality of first cavities 104 may also have a regular array structure.

図１Ｅは本発明の実施例により形成された第一孔洞１０４の走査型電子顕微鏡（Scanning Electron Microscopy, SEM）の図である。図１Ｅを参照するに、この複数の第一空洞１０４は、互いに独立した単一の第一空洞１０４１又は該単一第一空洞１０４１が相互連結されて一つ又は複数のメッシュ状第一空洞群１０４２を形成することができる。 FIG. 1E is a view of a scanning electron microscope (SEM) of the first cavern 104 formed according to an embodiment of the present invention. Referring to FIG. 1E, the plurality of first cavities 104 includes a single first cavity 1041 independent of each other or a group of one or more mesh-like first cavities connected to each other. 1042 can be formed.

上述の複数の第一空洞１０４の平均幅Ｗ_ｘは、５０ｎｍ〜６００ｎｍ、５０ｎｍ〜５００ｎｍ、５０ｎｍ〜４００ｎｍ、５０ｎｍ〜３００ｎｍ、５０ｎｍ〜２００ｎｍ又は５０ｎｍ〜１００ｎｍの範囲にある。上述の複数の第一空洞１０４の平均高さＨ_ｘは、０．５μｍ〜２μｍ、０．５μｍ〜１．８μｍ、０．５μｍ〜１．６μｍ、０．５μｍ〜１．４μｍ、０．５μｍ〜１．２μｍ、０．５μｍ〜１μｍ又は０．５μｍ〜０．８μｍの範囲にある。本実施例において、上述の複数の第一空洞１０４の平均間隔は、１０nm〜１．５μｍ、３０nm〜１．５μｍ、５０nm〜１．５μｍ、８０nm〜１．５μｍ、１μｍ〜１．５μｍ又は１．２μｍ〜１．５μｍである。本実施例において、上述の複数の第一空洞１０４は、１／５〜３、１／５〜２、１／５〜１、１／５〜１／２、１／５〜１／３又は１／５〜１／４の平均高幅比率（高さと幅の比率）を有し得る。上述の複数の第一空洞１０４によって形成される空洞隙率Ф（porosity）は、第一空洞１０４の総体積Ｖｖを全体体積Ｖ_Ｔで割る値 The average width W _x of the plurality of first cavities 104 is in the range of 50 nm to 600 nm, 50 nm to 500 nm, 50 nm to 400 nm, 50 nm to 300 nm, 50 nm to 200 nm, or 50 nm to 100 nm. The average height H _x of the plurality of first cavities 104 is 0.5 μm to 2 μm, 0.5 μm to 1.8 μm, 0.5 μm to 1.6 μm, 0.5 μm to 1.4 μm, 0.5 μm to It is in the range of 1.2 μm, 0.5 μm to 1 μm, or 0.5 μm to 0.8 μm. In this embodiment, the average interval between the plurality of first cavities 104 is 10 nm to 1.5 μm, 30 nm to 1.5 μm, 50 nm to 1.5 μm, 80 nm to 1.5 μm, 1 μm to 1.5 μm, or 1. 2 μm to 1.5 μm. In the present embodiment, the plurality of first cavities 104 are 1/5 to 3, 1/5 to 2, 1/5 to 1, 1/5 to 1/2, 1/5 to 1/3, or 1 It may have an average height ratio (ratio of height to width) of / 5 to 1/4. Above the plurality of first cavity 104 cavity porosity Ф formed by (porosity), the value divided by the total volume V _T of the total volume Vv of the first cavity 104

で定義され、全体体積Ｖ_Ｔは第一空洞１０４の総体積に第一結晶層１０２の体積を加えた値である。本実施例において、空洞隙率Фは、５％〜９０％、１０％〜９０％、２０％〜９０％、３０％〜９０％、４０％〜９０％、５０％〜９０％、６０％〜９０％、７０％〜９０％又は８０％〜９０％の範囲にある。

The total volume V _T is a value obtained by adding the volume of the first crystal layer 102 to the total volume of the first cavity 104. In this example, the void ratio is 5% to 90%, 10% to 90%, 20% to 90%, 30% to 90%, 40% to 90%, 50% to 90%, 60% to It is in the range of 90%, 70% to 90% or 80% to 90%.

続いて、図１Ｆに示されたように、上記の第一緩衝層１０５の上面に第一半導体層１０６、能動層１０７及び第二半導体層１０８を成長させ、一部の能動層１０７と第二半導体層１０８をエッチングして一部の第一半導体層１０６を露出し、第一半導体層１０６と第二半導体層１０８の上に二つの電極１０９、１１０を形成して光電素子１００を形成する。上述の電極１０９、１１０の材料は、クロム（Cr）、チタン（Ｔi）、ニッケル（Ni）、白金（Pt）、銅（Cu）、金（Au）、アルミニウム（Al）又は銀（Ag）等の金属材質の単一構成又は合金又は重層の組合せから選択し得る。 Subsequently, as shown in FIG. 1F, a first semiconductor layer 106, an active layer 107, and a second semiconductor layer 108 are grown on the upper surface of the first buffer layer 105. The semiconductor layer 108 is etched to expose a part of the first semiconductor layer 106, and two electrodes 109 and 110 are formed on the first semiconductor layer 106 and the second semiconductor layer 108 to form the photoelectric element 100. The materials of the electrodes 109 and 110 described above are chromium (Cr), titanium (Ti), nickel (Ni), platinum (Pt), copper (Cu), gold (Au), aluminum (Al), silver (Ag), and the like. It may be selected from a single composition of metal materials or a combination of alloys or overlays.

本実施例において、上述の第一空洞１０４は中空構造であり、該第一空洞１０４は屈折率を有し、空気レンズとして適用される。光線が光電素子１００の中で第一空洞１０４まで進入した場合、第一空洞１０４の内部と外部材料の屈折率の差異（例えば、緩衝層の屈折率は約２〜３の間にあり、空気の屈折率は約１である）によって、光線は第一空洞１０４で出射方向が変更され、これにより光線の引出率を高める。一方、第一空洞１０４は散乱中心（scattering center）として、光子の出射方向を変更し、且つ全反射を減少することもできる。第一空洞１０４の密度を増加することで、上述の効果を更に増加することができる。 In the present embodiment, the first cavity 104 described above has a hollow structure, and the first cavity 104 has a refractive index and is applied as an air lens. When the light beam enters the first cavity 104 in the photoelectric element 100, the difference in refractive index between the inside and outside materials of the first cavity 104 (for example, the refractive index of the buffer layer is between about 2 and 3 and air The refractive index of the light beam is about 1), the direction of the light beam is changed in the first cavity 104, thereby increasing the light beam extraction rate. On the other hand, the first cavity 104 can be used as a scattering center to change the emission direction of photons and reduce total reflection. By increasing the density of the first cavities 104, the above effects can be further increased.

図２は本発明の第二実施例の光電素子を説明するための断面図である。本実施例の製造工程は第一実施例と大体同様であり、具体的なフローについては第一実施例を参照し、ここで省略する。本実施例において、基板２０１と、基板２０１に形成された複数の第一種結晶柱２０２１と、第一種結晶柱２０２１の側壁を被覆する第一保護層２０３１と、第一種結晶柱２０２１の間の露出された基板の第一表面２０１１を被覆する第二保護層２０３２を含む。実施例において、第一保護層２０３１と第二保護層２０３２はスピンオングラス塗布（SOG, spin on glass coating）方法で形成される。第一保護層２０３１と第二保護層２０３２の材料はSiO₂、HSQ(Hydrogen Silesquioxane)及びMSQ(Methylsequioxane)などのようなシルセスキオキサン（Silsequioxane）を基材とする重合体である。 FIG. 2 is a cross-sectional view for explaining the photoelectric device of the second embodiment of the present invention. The manufacturing process of the present embodiment is substantially the same as that of the first embodiment, and the first embodiment is referred to for the specific flow and is omitted here. In this embodiment, the substrate 201, the plurality of first type crystal columns 2021 formed on the substrate 201, the first protective layer 2031 covering the side walls of the first type crystal columns 2021, and the first type crystal columns 2021 A second protective layer 2032 covering the exposed first surface 2011 of the substrate therebetween. In the embodiment, the first protective layer 2031 and the second protective layer 2032 are formed by a spin on glass coating (SOG) method. The material of the first protective layer 2031 and the second protective layer 2032 is a polymer based on silsesquioxane such as SiO ₂ , HSQ (Hydrogen Silesquioxane) and MSQ (Methylsequioxane).

その後、上述の複数の第一種結晶柱２０２１の上面を沿ってエピタキシャル横方向成長（Epitaxial Lateral Overgrowth; ELOG）の方式で、同時に横方向と上方向へ第一緩衝層２０５を成長し、隣接する二つの第一種結晶柱２０２１と基板２０１及び第一緩衝層２０５の間に少なくとも一つの第一空洞２０４を形成する。本実施例において、第一種結晶柱２０２１の側壁が第一保護層２０３１によって被覆されているため、第一緩衝層２０５の生長方向性及び空間成長優先性を効率的に制御することができる。本実施例において、第一緩衝層２０５は不純物を添加していない（Unintentionally Doped, UID）層又は未混合層であり、又は-ｎ型混合層である。 Thereafter, the first buffer layer 205 is grown in the lateral direction and the upward direction at the same time by the epitaxial lateral growth (ELOG) method along the upper surfaces of the plurality of first-type crystal columns 2021 described above, and adjacent to each other. At least one first cavity 204 is formed between the two first-type crystal pillars 2021, the substrate 201, and the first buffer layer 205. In this embodiment, since the side wall of the first type crystal column 2021 is covered with the first protective layer 2031, the growth directionality and the spatial growth priority of the first buffer layer 205 can be efficiently controlled. In this embodiment, the first buffer layer 205 is an undoped (UID) layer, an unmixed layer, or an -n type mixed layer.

その後、第一緩衝層２０５の上に複数の第二種結晶柱２０６１を形成し、第二種結晶柱２０６１の側壁に第三保護層２０７１を被覆し、第二種結晶柱２０６１の間にある第一緩衝層の露出された第一表面２０５１に第四保護層２０７２を被覆する。本実施例において、第一保護層２０３１、第二保護層２０３２、第三保護層２０７１及び第四保護層２０７２はスピンオングラス塗布（SOG, spin on glass coating）方法で形成され、材料はSiO₂、HSQ(Hydrogen Silesquioxane)及びMSQ(Methylsequioxane)などのようなシルセスキオキサン（Silsequioxane）を基材とする重合体である。 Thereafter, a plurality of second seed crystal columns 2061 are formed on the first buffer layer 205, the third protective layer 2071 is covered on the side walls of the second seed crystal columns 2061, and the second seed crystal columns 2061 are located between the second seed crystal columns 2061. A fourth protective layer 2072 is coated on the exposed first surface 2051 of the first buffer layer. In this embodiment, the first protective layer 2031, the second protective layer 2032, the third protective layer 2071, and the fourth protective layer 2072 are formed by a spin on glass coating (SOG) method, and the material is SiO ₂ . Polymers based on silsesquioxane such as HSQ (Hydrogen Silesquioxane) and MSQ (Methylsequioxane).

その後、上述の複数の第二種結晶柱２０６１の上面を沿ってエピタキシャル横方向成長（Epitaxial Lateral Overgrowth; ELOG）の方式で、同時に横方向と上方向へ第二緩衝層２０９を成長し、隣接する二つの第二種結晶柱２０６１、第一緩衝層２０５及び第二緩衝層２０９の間に少なくとも一つの第二空洞２０８を形成する。本実施例において、第二種結晶柱２０６１の側壁が第三保護層２０７１によって被覆されているため、第二緩衝層２０９の生長方向性及び空間成長優先性を効率的に制御することができる。本実施例において、第二緩衝層２０９は不純物を添加していない（Unintentionally Doped, UID）層又は未混合層であり、又は-ｎ型混合層である。 Thereafter, the second buffer layer 209 is grown in the lateral direction and the upward direction at the same time by the epitaxial lateral growth (ELOG) method along the upper surfaces of the plurality of second seed crystal columns 2061 and adjacent to each other. At least one second cavity 208 is formed between the two second seed crystal columns 2061, the first buffer layer 205, and the second buffer layer 209. In this embodiment, since the side wall of the second seed crystal column 2061 is covered with the third protective layer 2071, the growth directionality and the spatial growth priority of the second buffer layer 209 can be controlled efficiently. In this embodiment, the second buffer layer 209 is an undoped (UID) layer, an unmixed layer, or an -n type mixed layer.

本実施例において、第一空洞２０４、第二空洞２０８の幅は、５０ｎｍ〜６００ｎｍ、５０ｎｍ〜５００ｎｍ、５０ｎｍ〜４００ｎｍ、５０ｎｍ〜３００ｎｍ、５０ｎｍ〜２００ｎｍ又は５０ｎｍ〜１００ｎｍの範囲にある。第一空洞２０４、第二空洞２０８の高さは、０．５μｍ〜２μｍ、０．５μｍ〜１．８μｍ、０．５μｍ〜１．６μｍ、０．５μｍ〜１．４μｍ、０．５μｍ〜１．２μｍ、０．５μｍ〜１μｍ又は０．５μｍ〜０．８μｍの範囲にある。また、本実施例において、第一空洞２０４、第二空洞２０８はそれぞれ１／５〜３、１／５〜２、１／５〜１、１／５〜１／２、１／５〜１／３又は１／５〜１／４の高幅比率（高さと幅の比率）を有し得る。 In the present embodiment, the width of the first cavity 204 and the second cavity 208 is in the range of 50 nm to 600 nm, 50 nm to 500 nm, 50 nm to 400 nm, 50 nm to 300 nm, 50 nm to 200 nm, or 50 nm to 100 nm. The heights of the first cavity 204 and the second cavity 208 are 0.5 μm to 2 μm, 0.5 μm to 1.8 μm, 0.5 μm to 1.6 μm, 0.5 μm to 1.4 μm, 0.5 μm to 1.mu. It is in the range of 2 μm, 0.5 μm to 1 μm, or 0.5 μm to 0.8 μm. In this embodiment, the first cavity 204 and the second cavity 208 are 1/5 to 3, 1/5 to 2, 1/5 to 1, 1/5 to 1/2, 1/5 to 1 / It may have a high width ratio (height to width ratio) of 3 or 1/5 to 1/4.

本実施例において、上述の第一空洞２０４の体積はほぼ上述の第二空洞２０８の体積と同様である。他の実施例において、上述の第一空洞２０４の体積は上述の第二空洞２０８の体積より大きい。 In this embodiment, the volume of the first cavity 204 is substantially the same as the volume of the second cavity 208 described above. In other embodiments, the volume of the first cavity 204 described above is greater than the volume of the second cavity 208 described above.

本実施例において、隣接する二つの第一種結晶柱２０２１と基板２０１の間に複数の第一空洞２０４を形成することができる。他の実施例において、複数の第一種結晶柱２０２１が規則的なアレイ構造であり得るため、上述の複数の第一空洞２０４も規則的なアレイ構造であり得る。他の実施例において、この複数の第一空洞２０４は単一の第一空洞、又は該単一の第一空洞が相互連結されて一つ又は複数のメッシュ状の第一空洞群を形成する。 In this embodiment, a plurality of first cavities 204 can be formed between two adjacent first-type crystal pillars 2021 and the substrate 201. In other embodiments, since the plurality of first-type crystal pillars 2021 may have a regular array structure, the plurality of first cavities 204 may also have a regular array structure. In another embodiment, the plurality of first cavities 204 are a single first cavity, or the single first cavities are interconnected to form one or more mesh-like first cavities.

上述の複数の第一空洞２０４の平均幅Ｗ_ｘは、５０ｎｍ〜６００ｎｍ、５０ｎｍ〜５００ｎｍ、５０ｎｍ〜４００ｎｍ、５０ｎｍ〜３００ｎｍ、５０ｎｍ〜２００ｎｍ又は５０ｎｍ〜１００ｎｍの範囲にある。上述の複数の第一空洞２０４の平均高さＨ_ｘは、０．５μｍ〜２μｍ、０．５μｍ〜１．８μｍ、０．５μｍ〜１．６μｍ、０．５μｍ〜１．４μｍ、０．５μｍ〜１．２μｍ、０．５μｍ〜１μｍ又は０．５μｍ〜０．８μｍの範囲にある。本実施例において、上述の複数の第一空洞２０４の平均間隔は、１０nm〜１．５μｍ、３０nm〜１．５μｍ、５０nm〜１．５μｍ、８０nm〜１．５μｍ、１μｍ〜１．５μｍ又は１．２μｍ〜１．５μｍである。本実施例において、上述の複数の第一空洞２０４は、１／５〜３、１／５〜２、１／５〜１、１／５〜１／２、１／５〜１／３又は１／５〜１／４の平均高幅比率（高さと幅の比率）を有し得る。上述の複数の第一空洞２０４によって形成される空洞隙率Ф（porosity）は、第一空洞２０４の総体積Ｖｖを全体体積Ｖ_Ｔで割る値 The average width W _x of the plurality of first cavities 204 is in the range of 50 nm to 600 nm, 50 nm to 500 nm, 50 nm to 400 nm, 50 nm to 300 nm, 50 nm to 200 nm, or 50 nm to 100 nm. The average height H _x of the plurality of first cavities 204 is 0.5 μm to 2 μm, 0.5 μm to 1.8 μm, 0.5 μm to 1.6 μm, 0.5 μm to 1.4 μm, 0.5 μm to It is in the range of 1.2 μm, 0.5 μm to 1 μm, or 0.5 μm to 0.8 μm. In this embodiment, the average interval between the plurality of first cavities 204 is 10 nm to 1.5 μm, 30 nm to 1.5 μm, 50 nm to 1.5 μm, 80 nm to 1.5 μm, 1 μm to 1.5 μm, or 1. 2 μm to 1.5 μm. In this embodiment, the plurality of first cavities 204 are 1/5 to 3, 1/5 to 2, 1/5 to 1, 1/5 to 1/2, 1/5 to 1/3, or 1 It may have an average height ratio (ratio of height to width) of / 5 to 1/4. Void porosity is formed by a plurality of first cavity 204 above .PHI (porosity), the value divided by the total volume V _T of the total volume Vv of the first cavity 204

で定義され、全体体積Ｖ_Ｔは第一空洞２０４の総体積に第一種結晶柱２０２１の体積を加えた値である。本実施例において、空洞隙率Фは、５％〜９０％、１０％〜９０％、２０％〜９０％、３０％〜９０％、４０％〜９０％、５０％〜９０％、６０％〜９０％、７０％〜９０％又は８０％〜９０％の範囲にある。

The total volume V _T is a value obtained by adding the volume of the first type crystal column 2021 to the total volume of the first cavity 204. In this example, the void ratio is 5% to 90%, 10% to 90%, 20% to 90%, 30% to 90%, 40% to 90%, 50% to 90%, 60% to It is in the range of 90%, 70% to 90% or 80% to 90%.

本実施例において、隣接する二つの第二種結晶柱２０６１と第二緩衝層２０５の間に複数の第二空洞２０８を形成することができる。他の実施例において、複数の第二種結晶柱２０６１が規則的なアレイ構造であり得るため、上述の複数の第二空洞２０８も規則的なアレイ構造であり得る。他の実施例において、この複数の第二空洞２０８は単一の第二空洞、又は該単一の第二空洞が相互連結されて一つ又は複数のメッシュ状の第二空洞群を形成する。 In this embodiment, a plurality of second cavities 208 can be formed between two adjacent second seed crystal columns 2061 and the second buffer layer 205. In other embodiments, since the plurality of second seed crystal columns 2061 may have a regular array structure, the plurality of second cavities 208 described above may also have a regular array structure. In another embodiment, the plurality of second cavities 208 are a single second cavity, or the single second cavities are interconnected to form one or more mesh-like second cavities.

上述の複数の第二空洞２０８の平均幅Ｗ_ｘは、５０ｎｍ〜６００ｎｍ、５０ｎｍ〜５００ｎｍ、５０ｎｍ〜４００ｎｍ、５０ｎｍ〜３００ｎｍ、５０ｎｍ〜２００ｎｍ又は５０ｎｍ〜１００ｎｍの範囲にある。上述の複数の第二空洞２０８の平均高さＨ_ｘは、０．５μｍ〜２μｍ、０．５μｍ〜１．８μｍ、０．５μｍ〜１．６μｍ、０．５μｍ〜１．４μｍ、０．５μｍ〜１．２μｍ、０．５μｍ〜１μｍ又は０．５μｍ〜０．８μｍの範囲にある。本実施例において、上述の複数の第二空洞２０８の平均間隔は、１０nm〜１．５μｍ、３０nm〜１．５μｍ、５０nm〜１．５μｍ、８０nm〜１．５μｍ、１μｍ〜１．５μｍ又は１．２μｍ〜１．５μｍである。本実施例において、上述の複数の第二空洞２０８は、１／５〜３、１／５〜２、１／５〜１、１／５〜１／２、１／５〜１／３又は１／５〜１／４の平均高幅比率（高さと幅の比率）を有し得る。上述の複数の第二空洞２０８によって形成される空洞隙率Ф（porosity）は、第二空洞２０８の総体積Ｖｖを全体体積Ｖ_Ｔで割る値 The average width W _x of the plurality of second cavities 208 is in the range of 50 nm to 600 nm, 50 nm to 500 nm, 50 nm to 400 nm, 50 nm to 300 nm, 50 nm to 200 nm, or 50 nm to 100 nm. The average height H _x of the plurality of second cavities 208 is 0.5 μm to 2 μm, 0.5 μm to 1.8 μm, 0.5 μm to 1.6 μm, 0.5 μm to 1.4 μm, 0.5 μm to It is in the range of 1.2 μm, 0.5 μm to 1 μm, or 0.5 μm to 0.8 μm. In this embodiment, the average interval between the plurality of second cavities 208 is 10 nm to 1.5 μm, 30 nm to 1.5 μm, 50 nm to 1.5 μm, 80 nm to 1.5 μm, 1 μm to 1.5 μm, or 1. 2 μm to 1.5 μm. In the present embodiment, the plurality of second cavities 208 are 1/5 to 3, 1/5 to 2, 1/5 to 1, 1/5 to 1/2, 1/5 to 1/3, or 1 It may have an average height ratio (ratio of height to width) of / 5 to 1/4. Above the plurality of second cavity 208 void porosity Ф formed by (porosity), the value divided by the total volume V _T of the total volume Vv of the second cavity 208

で定義され、全体体積Ｖ_Ｔは第二空洞２０８の総体積に第二種結晶柱２０６１の体積を加えた値である。本実施例において、空洞隙率Фは、５％〜９０％、１０％〜９０％、２０％〜９０％、３０％〜９０％、４０％〜９０％、５０％〜９０％、６０％〜９０％、７０％〜９０％又は８０％〜９０％の範囲にある。

The total volume V _T is a value obtained by adding the volume of the second seed crystal column 2061 to the total volume of the second cavity 208. In this example, the void ratio is 5% to 90%, 10% to 90%, 20% to 90%, 30% to 90%, 40% to 90%, 50% to 90%, 60% to It is in the range of 90%, 70% to 90% or 80% to 90%.

上記の第二緩衝層２０９の上面に第一半導体層２１０、能動層２１１及び第二半導体層２１２を成長させ、一部の能動層２１１と第二半導体層２１２をエッチングして一部の第一半導体層２１０を露出し、第一半導体層２１０と第二半導体層２１２の上に二つの電極２１３、２１４を形成して光電素子２００を形成する。上述の電極２１３、２１４の材料は、クロム（Cr）、チタン（Ｔi）、ニッケル（Ni）、白金（Pt）、銅（Cu）、金（Au）、アルミニウム（Al）又は銀（Ag）等の金属材質の単一構成又は合金又は重層の組合せから選択し得る。 A first semiconductor layer 210, an active layer 211, and a second semiconductor layer 212 are grown on the upper surface of the second buffer layer 209, and a part of the active layer 211 and the second semiconductor layer 212 are etched to form a part of the first buffer layer 209. The semiconductor layer 210 is exposed, and two electrodes 213 and 214 are formed on the first semiconductor layer 210 and the second semiconductor layer 212 to form the photoelectric element 200. The materials of the above-mentioned electrodes 213 and 214 are chromium (Cr), titanium (Ti), nickel (Ni), platinum (Pt), copper (Cu), gold (Au), aluminum (Al), silver (Ag), etc. It may be selected from a single composition of metal materials or a combination of alloys or overlays.

本実施例において、上述の第一空洞２０４及び第二空洞２０８は中空構造であり、該第一空洞２０４及び第二空洞２０８は屈折率を有し、空気レンズとして適用される。光線が光電素子２００の中で第一空洞２０４及び第二空洞２０８まで進入した場合、第一空洞２０４及び第二空洞２０８の内部と外部材料の屈折率の差異（例えば、緩衝層の屈折率は約２〜３の間にあり、空気の屈折率は約１である）によって、光線は第一空洞２０４及び第二空洞２０８で出射方向が変更され、これにより光線の引出率を高める。一方、第一空洞２０４及び第二空洞２０８は散乱中心（scattering center）として、光子の出射方向を変更し、且つ全反射を減少することもできる。第一空洞２０４及び第二空洞２０８の密度を増加することで、上述の効果を更に増加することができる。 In the present embodiment, the first cavity 204 and the second cavity 208 described above have a hollow structure, and the first cavity 204 and the second cavity 208 have a refractive index and are applied as air lenses. When the light beam enters the first cavity 204 and the second cavity 208 in the photoelectric element 200, a difference in refractive index between the inside and outside materials of the first cavity 204 and the second cavity 208 (for example, the refractive index of the buffer layer is Between about 2 and 3 and the refractive index of air is about 1), the light beam is redirected in the first cavity 204 and the second cavity 208, thereby increasing the light extraction rate. On the other hand, the first cavity 204 and the second cavity 208 can be used as a scattering center to change the emission direction of photons and reduce total reflection. By increasing the density of the first cavity 204 and the second cavity 208, the above-described effect can be further increased.

他の実施例において、更に、上述の第二緩衝層２０９と第一半導体層２１０に上述の実施例と同様な製造工程に従って選択的に第三種結晶柱（図示せず）及び第三緩衝層（図示せず）を形成することができ、第二緩衝層２０９と第三種結晶柱（図示せず）の間に少なくとも一つの第三空洞（図示せず）を形成して、上記の光線の引出率を高める効果を更に増加することができる。実施例において、上述の第一空洞２０４、第二空洞２０８及び第三空洞（図示せず）の体積はほぼ同様である。他の実施例において、上述の第一空洞２０４の体積は上述の第二空洞２０８より大きく、上述の第二空洞２０８の体積は上述の第三空洞（図示せず）より大きい。 In another embodiment, a third seed crystal column (not shown) and a third buffer layer are selectively formed on the second buffer layer 209 and the first semiconductor layer 210 according to the same manufacturing process as the above embodiment. (Not shown), and at least one third cavity (not shown) is formed between the second buffer layer 209 and the third seed crystal pillar (not shown), and the light beam The effect of increasing the withdrawal rate can be further increased. In the embodiment, the volumes of the first cavity 204, the second cavity 208, and the third cavity (not shown) described above are substantially the same. In other embodiments, the volume of the first cavity 204 is greater than the second cavity 208 and the volume of the second cavity 208 is greater than the third cavity (not shown).

他の実施例において、上述の実施例と同様な製造工程によって、第四空洞（図示せず）、第五空洞（図示せず）等を順に形成することができ、第一空洞から第五空洞の体積は徐々に小さくなる。 In another embodiment, a fourth cavity (not shown), a fifth cavity (not shown), etc. can be formed in order by the same manufacturing process as the above-described embodiment. The volume of becomes gradually smaller.

図３Ａ〜図３Ｆを参照しながら、上述の第一実施例において第一半導体層１０２を複数の第一半導体柱１０２１にエッチングする方法を更に詳細に説明する。図３Ａを参照するに、基板３０１の第一表面３０１１に第一種結晶層３０２を成長させる。 A method of etching the first semiconductor layer 102 into the plurality of first semiconductor pillars 1021 in the first embodiment will be described in more detail with reference to FIGS. 3A to 3F. Referring to FIG. 3A, a first-type crystal layer 302 is grown on the first surface 3011 of the substrate 301.

続いて、図３Ｂを参照するに、第一半導体層３０２の上に二酸化珪素（SiO₂）からなるエッチングレジスト層３０３を成長させる。続いて、エッチングレジスト層３０３の上にニッケルからなる金属薄膜層３０４を形成し、かつ金属薄膜層３０４の厚さは５００乃至２０００nmの間にある。 Subsequently, referring to FIG. 3B, an etching resist layer 303 made of silicon dioxide (SiO ₂ ) is grown on the first semiconductor layer 302. Subsequently, a metal thin film layer 304 made of nickel is formed on the etching resist layer 303, and the thickness of the metal thin film layer 304 is between 500 and 2000 nm.

続いて、図３Ｃを参照するに、この金属薄膜層３０４に対し熱処理を行い、熱処理の温度は７５０℃−９００℃の範囲であり、金属薄膜層３０４が規則的又は不規則的に配列された複数のナノメートルレベルの金属粒３０４１を形成するようにする。 Subsequently, referring to FIG. 3C, the metal thin film layer 304 was heat-treated, the heat treatment temperature was in the range of 750 ° C. to 900 ° C., and the metal thin film layers 304 were regularly or irregularly arranged. A plurality of nanometer-level metal grains 3041 are formed.

図３Ｄを参照するに、上述の複数のナノメートルレベルの金属粒３０４１をマスクとして、エッチングレジスト層３０３に対し異方性エッチングを行う。例えば、誘導結合型プラズマ（inductive coupling plasma, ICP）によってエッチングレジスト層３０３において複数のナノメートルレベルのエッチングレジスト柱３０３１を形成する。 Referring to FIG. 3D, anisotropic etching is performed on the etching resist layer 303 using the plurality of nanometer-level metal grains 3041 as a mask. For example, a plurality of nanometer level etching resist pillars 3031 are formed in the etching resist layer 303 by inductive coupling plasma (ICP).

図３Ｅ〜図３Ｆを参照するに、上記のものを１００℃の硝酸エッチング液に入れ、酸エッチングを行って、残留した金属粒３０４１を除去する。続いて、上述の複数のエッチングレジスト柱３０３１をマスクとして、第一種結晶層３０２に対しドライエッチングを行って、複数の第一種結晶柱３０２１を形成する。最後に、複数のエッチングレジスト柱３０３１を除去する。 Referring to FIG. 3E to FIG. 3F, the above is put in a nitric acid etching solution at 100 ° C., and acid etching is performed to remove the remaining metal particles 3041. Subsequently, the first type crystal layer 302 is dry-etched using the plurality of etching resist columns 3031 as a mask to form the plurality of first type crystal columns 3021. Finally, the plurality of etching resist pillars 3031 are removed.

具体的に、光電素子１００、２００は、発光ダイオード（ＬＥＤ）、フォトダイオード（photodiode）、フォトレジスター（photoresistor）、レーザー（laser）、赤外線エミッター（infrared emitter）、有機発光ダイオード（organic light-emitting diode）及び太陽電池（solar cell）の中の少なくとも一つである。 Specifically, the photoelectric elements 100 and 200 include a light emitting diode (LED), a photodiode, a photoresistor, a laser, an infrared emitter, and an organic light-emitting diode. ) And a solar cell.

基板１０１、２０１は成長、搭載の基礎である。その材質は、ゲルマニウム（Ge）、ヒ化ガリウム（GaAs）、リン化インジウム（InP）、サファイア（Sapphire）、炭化ケイ素（SiC）、ケイ素（Si）、アルミ酸リチウム（LiAlO₂）、酸化亜鉛（ZnO）、窒化ガリウム（GaN）、窒化アルミニウム（AlN）、金属、ガラス、複合材料（Composite）、ダイヤモンド、ＣＶＤダイヤモンド、ダイヤモンドライクカーボン（Diamond-Like Carbon;DLC）、スピネル（spinel，MgAl₂O₄）、アルミナ（Al₂O₃）、酸化ケイ素（SiOx）及びガリウム酸リチウム（LiGaO₂）の内の一つであるが、これに限られたものではない。 The substrates 101 and 201 are the basis for growth and mounting. The materials are germanium (Ge), gallium arsenide (GaAs), indium phosphide (InP), sapphire (Sapphire), silicon carbide (SiC), silicon (Si), lithium aluminate (LiAlO ₂ ), zinc oxide ( ZnO), Gallium Nitride (GaN), Aluminum Nitride (AlN), Metal, Glass, Composite, Diamond, CVD Diamond, Diamond-Like Carbon (DLC), Spinel, MgAl ₂ O ₄ ), Alumina (Al ₂ O ₃ ), silicon oxide (SiOx), and lithium gallate (LiGaO ₂ ), but not limited thereto.

上述の第一半導体層１０６、２１０及び第二半導体層１０８、２１２は、互いに少なくとも二つの部分の電気的特性、極性又は不純物が異なり、或いはそれぞれ電子と空孔を提供する半導体材料の単層又は多層（「多層」は二層又は二層以上を示し、下記も同様である。）であり、電気的特性はｐ型、ｎ型及びi型の中の少なくともいずれか二つの組合せから選択できる。能動層１０７、２１１は、第一半導体層１０６、２１０及び第二半導体層１０８、２１２の間に位置し、電気エネルギーと光エネルギーが変換又は変換するように誘発されるエリアである。電気エネルギーを光エネルギーに変換又は誘発するものとして、発光ダイオード、液晶ディスプレイ、有機発光ダイオードがあり、光エネルギーを電気エネルギーに変換又は誘発するものとして、太陽電池、フォトダイオードがある。上述の第一種結晶層１０２、２０２、第一緩衝層１０５、２０５、第二種結晶層２０６、第二緩衝層２０９、第一半導体層１０６、２１０、能動層１０７、２１１及び第二半導体層１０８、２１２の材質は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、砒素（As）、リン（P）、窒素（N）及びケイ素（Si）から構成された群から選択した一種又は一種以上の物質を含む。 The first semiconductor layers 106 and 210 and the second semiconductor layers 108 and 212 are different from each other in at least two portions of electrical characteristics, polarities or impurities, or are each a single layer of a semiconductor material that provides electrons and holes, or It is a multilayer (“multilayer” refers to two layers or more, and the same applies to the following), and the electrical characteristics can be selected from a combination of at least two of p-type, n-type, and i-type. The active layers 107 and 211 are located between the first semiconductor layers 106 and 210 and the second semiconductor layers 108 and 212, and are areas where electrical energy and light energy are induced to convert or convert. Examples of those that convert or induce electrical energy into light energy include light emitting diodes, liquid crystal displays, and organic light emitting diodes, and those that convert or induce light energy into electrical energy include solar cells and photodiodes. First crystal layer 102, 202, first buffer layer 105, 205, second seed crystal layer 206, second buffer layer 209, first semiconductor layer 106, 210, active layer 107, 211, and second semiconductor layer The materials 108 and 212 are selected from the group consisting of gallium (Ga), aluminum (Al), indium (In), arsenic (As), phosphorus (P), nitrogen (N), and silicon (Si). Or one or more substances.

本発明の他の実施例による光電素子１００、２００は発光ダイオードであり、その発光の周波数スペクトルは半導体単層又は多層の物理又は化学要素を変更することで調整できる。通常、アルミニウムガリウムインジウムリン（AlGaInP）系、窒化アルミニウムガリウムインジウム（AlGaInN）系及び酸化亜鉛（ZnO）系等の材料が用いられる。変換部の構造は、例えばシングルへテロ構造（single heterostructure；SH）、ダブルへテロ構造（double heterostructure; DH）、ダブルサイドダブルダブルヘテロ構造（double-side double heterostructure； DDH）又は多重量子井戸（multi-quantum well； MQW）である。さらに、量子井戸の対数を調整することで、発光の波長を変更することもできる。 The photoelectric elements 100 and 200 according to another embodiment of the present invention are light emitting diodes, and the frequency spectrum of the light emission can be adjusted by changing the physical or chemical elements of the semiconductor single layer or multilayer. Usually, materials such as aluminum gallium indium phosphide (AlGaInP), aluminum gallium indium nitride (AlGaInN), and zinc oxide (ZnO) are used. The structure of the converter may be, for example, a single heterostructure (SH), a double heterostructure (DH), a double-side double heterostructure (DDH), or a multiple quantum well (multi -quantum well; MQW). Furthermore, the wavelength of light emission can be changed by adjusting the logarithm of the quantum well.

本発明の実施例において、第一種結晶層１０２、２０２と基板１０１、２０１の間に選択的に移行層（図示せず）を含むことができる。この移行層は二種類の材料システムの間に位置して、基板の材料システムが半導体システムの材料システムに「移行」するようにする。発光ダイオードの構造において、移行層は例えば緩衝層（buffer layer）等のような二種の材料間の格子不整合度を減少する材料層である。また、移行層は二種の材料又は二つの分離構造を結合する単層又は多層の構造でもあり、材料は有機材料、無機材料、金属及び半導体等から選択され、構造は反射層、熱伝導層、導電層、オーミック接触(ohmic contact)層、歪抵抗層、応力解放（stress release）層、応力調整（stress adjustment）層、結合層（bonding）、波長変換（stress adjustment）層及び機械固定構造等から選択できる。 In an embodiment of the present invention, a transition layer (not shown) may be selectively included between the first-type crystal layers 102 and 202 and the substrates 101 and 201. This transition layer is located between the two types of material systems to allow the substrate material system to “transition” to the semiconductor system material system. In the structure of a light emitting diode, the transition layer is a material layer that reduces the degree of lattice mismatch between two materials, such as a buffer layer. In addition, the transition layer may be a single layer or a multilayer structure that combines two kinds of materials or two separated structures, and the material is selected from organic materials, inorganic materials, metals, semiconductors, etc., and the structure is a reflective layer, a heat conduction layer. , Conductive layer, ohmic contact layer, strain resistance layer, stress release layer, stress adjustment layer, bonding layer, stress adjustment layer, mechanical fixing structure, etc. You can choose from.

第二半導体層１０８、２１２の上に更に選択的に接触層（図示せず）を形成することができる。接触層は、第二半導体層１０８、２１２における能動層１０７、２１１から離れた側に設けられる。具体的に、接触層は光学層、電気層又はその二つの組み合わせである。光学層は能動層１０７、２１１から射出する電磁放射又は光線、或いは能動層１０７、２１１に進入する電磁放射又は光線を変更する。ここでいう「変更」とは、電磁放射又は光線の少なくとも一種の光学特性を変更することであり、上記の特性は、周波数、波長、強度、フラックス、効率、色温度、演色性(rendering index)、ライトフィールド（light field）及び画角（angle of view）を含むが、これらに限定されていない。電気層は、接触層のいずれか一組の相対側間の電圧、抵抗、電流、コンデンサーのうちの少なくとも一つの数値、密度、分布に変化又は変化の傾向があるようにする。接触層を構成する材料として、酸化物、電気伝導性酸化物、透明酸化物、５０％又はそれ以上の透過率を有する酸化物、金属、相対透光金属、５０％又はそれ以上の透過率を有する金属、有機物、無機物、螢光物質、燐光物質、セラミックス、半導体、不純物を含む半導体及び不純物を含まない半導体の中の少なくとも一つを含む。適用に応じて、接触層の材料は酸化インジウムスズ、酸化カドミウム-酸化スズ、アンチモン酸化スズ（antimony tin oxide）、インジウム-亜鉛酸化物、亜鉛-アルミニウム酸化物及び酸化亜鉛スズの中の少なくとも一つである。相対する透光金属である場合、厚さは約０．００５μｍ〜０．６μｍである。 A contact layer (not shown) can be further selectively formed on the second semiconductor layers 108 and 212. The contact layer is provided on the side of the second semiconductor layers 108 and 212 away from the active layers 107 and 211. Specifically, the contact layer is an optical layer, an electrical layer, or a combination of the two. The optical layer modifies electromagnetic radiation or light rays emanating from the active layers 107, 211 or electromagnetic radiation or light rays entering the active layers 107, 211. `` Change '' here means changing at least one optical property of electromagnetic radiation or light, and the above properties include frequency, wavelength, intensity, flux, efficiency, color temperature, color rendering (rendering index). , But not limited to, a light field and an angle of view. The electrical layer causes a change or a tendency to change in the value, density, and distribution of at least one of the voltage, resistance, current, and capacitor between any pair of relative sides of the contact layer. As a material constituting the contact layer, an oxide, an electrically conductive oxide, a transparent oxide, an oxide having a transmittance of 50% or more, a metal, a relative light-transmitting metal, a transmittance of 50% or more It includes at least one of a metal, an organic substance, an inorganic substance, a fluorescent substance, a phosphorescent substance, ceramics, a semiconductor, a semiconductor containing impurities, and a semiconductor containing no impurities. Depending on the application, the material of the contact layer is at least one of indium tin oxide, cadmium oxide-tin oxide, antimony tin oxide, indium-zinc oxide, zinc-aluminum oxide and zinc tin oxide. It is. In the case of the opposite translucent metal, the thickness is about 0.005 μm to 0.6 μm.

上記の図面及び説明はそれぞれ特定の実施例に対応するが、当業者は、各実施例で説明又は開示した素子、実施方式、設計基準及び技術原理は、明らかに相互衝突、矛盾又は共に実施できない場合を除いて、必要に応じて自由に参照、交換、組合せ、調和又は合併できることを理解しなければならない。 Although each of the above drawings and descriptions correspond to particular embodiments, those skilled in the art will clearly understand that the elements, implementations, design criteria and technical principles described or disclosed in each embodiment are mutually conflicting, contradictory or cannot be implemented together. Except in any case, it should be understood that it can be freely referenced, exchanged, combined, harmonized or merged as required.

上記のように、本発明を説明したが、本発明の範囲、実施順序又は使用される材料と工程の方法は、上記の説明によって限定されない。本発明に対して行った各種変更と修飾は、依然として本発明の範囲に属する。 Although the present invention has been described as described above, the scope of the present invention, the order of execution, or the materials and process methods used are not limited by the above description. Various changes and modifications made to the invention still fall within the scope of the invention.

１０１、２０１、３０１基板
１０２、２０２、３０２第一種結晶層
１０３、２０３保護層
１０４、２０４第一空洞
１０５、２０５第一緩衝層
１０６、２１０第一半導体層
１０７、２１１能動層
１０８、２１２第二半導体層
１０９、１１０、２１３、２１４電極
２０６第二種結晶層
２０８第二空洞
２０９第二緩衝層
３０３エッチングレジスト層
３０４金属薄膜層 101, 201, 301 Substrate 102, 202, 302 First crystal layer 103, 203 Protective layer 104, 204 First cavity 105, 205 First buffer layer 106, 210 First semiconductor layer 107, 211 Active layer 108, 212 First Two semiconductor layers 109, 110, 213, 214 Electrode 206 Second seed crystal layer 208 Second cavity 209 Second buffer layer 303 Etching resist layer 304 Metal thin film layer

Claims

光電素子であって、
表面を有し、前記表面と垂直する法線方向を含む基板と、
前記基板の前記表面に位置して前記表面と接触し、前記基板の前記表面の一部を露出する複数の第一種結晶柱と、
前記第一種結晶柱の側壁及び前記基板の前記露出された表面に位置する第一保護層と、
前記複数の第一種結晶柱の上に位置し、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第一緩衝層と、
前記複数の第一種結晶柱、前記基板の前記表面及び前記第一緩衝層の前記第一表面の間に位置する少なくとも一つの第一空洞構造と、を含み、
前記少なくとも一つの第一空洞構造は幅と高さを有し、前記幅は前記第一空洞構造における前記表面に平行する方向の最大寸法であり、前記高さは前記第一空洞構造における前記法線方向に平行する方向の最大寸法であり、前記高さと前記幅の比率は１／５〜３の範囲にあることを特徴とする光電素子。 A photoelectric element,
A substrate having a surface and including a normal direction perpendicular to the surface;
A plurality of first-type crystal pillars located on the surface of the substrate and in contact with the surface to expose a part of the surface of the substrate;
A first protective layer located on a side wall of the first type crystal column and the exposed surface of the substrate;
The first surface is located on the plurality of first-type crystal columns and has a first surface and a second surface facing the first surface, and the first surface is in direct contact with the plurality of first-type crystal columns. One buffer layer,
A plurality of first-type crystal pillars, at least one first cavity structure located between the surface of the substrate and the first surface of the first buffer layer;
The at least one first cavity structure has a width and a height, wherein the width is a maximum dimension in a direction parallel to the surface of the first cavity structure, and the height is the method in the first cavity structure. A photoelectric element having a maximum dimension in a direction parallel to a linear direction, wherein the ratio of the height to the width is in a range of 1/5 to 3.

光電素子であって、
表面を有し、前記表面と垂直する法線方向を含む基板と、
前記基板の前記表面に位置して前記表面と接触し、前記基板の前記表面の一部を露出する複数の第一種結晶柱と、
前記第一種結晶柱の側壁及び前記基板の前記露出された表面に位置する第一保護層と、
前記複数の第一種結晶柱の上に位置し、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第一緩衝層と、
記複数の第一種結晶柱、前記基板の前記表面及び前記第一緩衝層の前記第一表面の間に位置する少なくとも一つの第一空洞構造と、を含み、
前記少なくとも一つの第一空洞構造は幅と高さを有し、前記幅は前記第一空洞構造における前記表面に平行する方向の最大寸法であり、前記高さは前記第一空洞構造における前記法線方向に平行する方向の最大寸法であり、前記高さは０．５μｍ〜２μｍの範囲にあり、及び／又は前記幅は５０ｎｍ〜６００ｎｍの範囲にあることを特徴とする光電素子。 A photoelectric element,
A substrate having a surface and including a normal direction perpendicular to the surface;
A plurality of first-type crystal pillars located on the surface of the substrate and in contact with the surface to expose a part of the surface of the substrate;
A first protective layer located on a side wall of the first type crystal column and the exposed surface of the substrate;
The first surface is located on the plurality of first-type crystal columns and has a first surface and a second surface facing the first surface, and the first surface is in direct contact with the plurality of first-type crystal columns. One buffer layer,
A plurality of first-type crystal pillars, at least one first cavity structure located between the surface of the substrate and the first surface of the first buffer layer,
The at least one first cavity structure has a width and a height, wherein the width is a maximum dimension in a direction parallel to the surface of the first cavity structure, and the height is the method in the first cavity structure. A photoelectric device having a maximum dimension in a direction parallel to a linear direction, the height in a range of 0.5 μm to 2 μm, and / or the width in a range of 50 nm to 600 nm.

前記光電素子は複数の前記第一空洞構造を有し、前記複数の第一空洞構造は互いに独立し、或いは相互連結され、或いは一つ又は複数のメッシュ状の第一空洞群を形成し、或いは規則的なアレイを形成し、かつ前記複数の第一空洞構造の平均間隔は１００Å〜１．５μｍの範囲にあり、空洞隙率は５％〜９０％の範囲にあることを特徴とする請求項１又は２記載の光電素子。 The photoelectric device has a plurality of the first cavity structures, and the plurality of first cavity structures are independent from each other or interconnected, or form one or more mesh-shaped first cavity groups, or A regular array is formed, and an average interval between the plurality of first cavity structures is in a range of 100 mm to 1.5 μm, and a cavity porosity is in a range of 5% to 90%. 3. The photoelectric element according to 1 or 2.

更に、前記第一緩衝層の前記第二表面に形成された第一半導体層、能動層及び第二半導体層を含むことを特徴とする請求項１又は２記載の光電素子。 The photoelectric device according to claim 1, further comprising a first semiconductor layer, an active layer, and a second semiconductor layer formed on the second surface of the first buffer layer.

更に、
前記第一緩衝層の前記第二表面に位置し、前記第二表面の一部を露出する複数の第二種結晶柱と、
前記第二種結晶柱の側壁及び前記第一緩衝層の前記露出された第二表面に位置する第二保護層と、
前記複数の第二種結晶柱の上に位置し、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第二緩衝層と、
前記複数の第二種結晶柱、前記第一緩衝層の前記第二表面及び前記第二緩衝層の前記第一表面の間に位置する少なくとも一つの第二空洞構造と、を含み、
前記第二空洞構造は高さと幅の比率は１／５〜３の範囲にあり、前記高さは０．５μｍ〜２μｍの範囲にあり、及び／又は前記幅は５０ｎｍ〜６００ｎｍの範囲にあり、かつ前記第一緩衝層又は前記第二緩衝層は不純物を添加していない層又は未混合層又は−ｎ型混合層であることを特徴とする請求項１又は２記載の光電素子。 Furthermore,
A plurality of second seed crystal columns located on the second surface of the first buffer layer and exposing a part of the second surface;
A second protective layer located on a side wall of the second seed crystal column and the exposed second surface of the first buffer layer;
The first surface is located on the plurality of second type crystal columns and has a first surface and a second surface facing the first surface, and the first surface is in direct contact with the plurality of first type crystal columns. Two buffer layers,
A plurality of second seed crystal columns, at least one second cavity structure located between the second surface of the first buffer layer and the first surface of the second buffer layer,
The second cavity structure has a height to width ratio in the range of 1/5 to 3, the height is in the range of 0.5 μm to 2 μm, and / or the width is in the range of 50 nm to 600 nm, 3. The photoelectric device according to claim 1, wherein the first buffer layer or the second buffer layer is a layer to which no impurity is added, an unmixed layer, or an −n-type mixed layer.

前記光電素子は複数の前記第二空洞構造を有し、前記複数の第二空洞構造は互いに独立し、或いは相互連結され、或いは一つ又は複数のメッシュ状の第二空洞群を形成し、或いは規則的なアレイを形成し、かつ前記複数の第二空洞構造の平均間隔は１００Å〜１．５μｍの範囲にあり、空洞隙率は５％〜９０％の範囲にあり、前記第一空洞の体積は前記第二空洞の体積以上であることを特徴とする請求項５記載の光電素子。 The photoelectric device has a plurality of the second cavity structures, and the plurality of second cavity structures are independent from each other or interconnected to form one or more mesh-like second cavity groups, or Forming a regular array and having an average spacing of the plurality of second cavity structures in the range of 100 μm to 1.5 μm, a cavity porosity in the range of 5% to 90%, and the volume of the first cavity The photoelectric device according to claim 5, wherein the volume is not less than the volume of the second cavity.

前記第一保護層又は前記第二保護層の材料は、SiO₂、HSQ(Hydrogen Silesquioxane)又はMSQ(Methylsequioxane)等のようなシルセスキオキサン（Silsequioxane）を基材とする重合体であることを特徴とする請求項５記載の光電素子。 The material of the first protective layer or the second protective layer is a polymer based on silsesquioxane such as SiO ₂ , HSQ (Hydrogen Silesquioxane) or MSQ (Methylsequioxane). The photoelectric device according to claim 5, characterized in that:

光電素子の製造方法であって、
表面を有し、前記表面と垂直する法線方向を含む基板を提供するステップと、
前記基板の前記表面に第一種結晶層を形成するステップと、
前記第一種結晶層をパターン化して、複数の第一種結晶柱を形成し、かつ前記基板の前記表面の一部を露出するステップと、
前記複数の第一種結晶柱の側壁及び前記基板の前記露出された表面に保護層を被覆するステップと、
前記複数の第一種結晶柱の上に、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第一緩衝層を形成するステップと、
前記複数の第一種結晶柱、前記基板の前記表面及び前記第一緩衝層の前記第一表面の間に位置する少なくとも一つの第一空洞構造を形成するステップと、を含み、
前記少なくとも一つの第一空洞構造は幅と高さを有し、前記幅は前記第一空洞構造における前記表面に平行する方向の最大寸法であり、前記高さは前記第一空洞構造における前記法線方向に平行する方向の最大寸法であり、前記高さと前記幅の比率は１／５〜３の範囲にあることを特徴とする光電素子の製造方法。 A method of manufacturing a photoelectric element,
Providing a substrate having a surface and including a normal direction perpendicular to the surface;
Forming a first-type crystal layer on the surface of the substrate;
Patterning the first type crystal layer to form a plurality of first type crystal columns and exposing a portion of the surface of the substrate;
Coating a protective layer on sidewalls of the plurality of first-type crystal pillars and the exposed surface of the substrate;
A first buffer having a first surface and a second surface opposite to the first surface on the plurality of first-type crystal columns, wherein the first surface is in direct contact with the plurality of first-type crystal columns. Forming a layer;
Forming at least one first cavity structure located between the plurality of first crystal columns, the surface of the substrate and the first surface of the first buffer layer;
The at least one first cavity structure has a width and a height, wherein the width is a maximum dimension in a direction parallel to the surface of the first cavity structure, and the height is the method in the first cavity structure. A method for manufacturing a photoelectric element, wherein the photoelectric conversion element has a maximum dimension in a direction parallel to a linear direction, and a ratio of the height to the width is in a range of 1/5 to 3.

光電素子の製造方法であって、
表面を有し、前記表面と垂直する法線方向を含む基板を提供するステップと、
前記基板の前記表面に第一種結晶層を形成するステップと、
前記第一種結晶層をパターン化して、複数の第一種結晶柱を形成し、かつ前記基板の前記表面の一部を露出するステップと、
前記複数の第一種結晶柱の側壁及び前記基板の前記露出された表面に保護層を被覆するステップと、
前記複数の第一種結晶柱の上に、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第一緩衝層を形成するステップと、
前記複数の第一種結晶柱、前記基板の前記表面及び前記第一緩衝層の前記第一表面の間に位置する少なくとも一つの第一空洞構造を形成するステップと、を含み、
前記少なくとも一つの第一空洞構造は幅と高さを有し、前記幅は前記第一空洞構造における前記表面に平行する方向の最大寸法であり、前記高さは前記第一空洞構造における前記法線方向に平行する方向の最大寸法であり、前記高さは０．５μｍ〜２μｍの範囲にあり、及び／又は前記幅は５０ｎｍ〜６００ｎｍの範囲にあることを特徴とする光電素子の製造方法。 A method of manufacturing a photoelectric element,
Providing a substrate having a surface and including a normal direction perpendicular to the surface;
Forming a first-type crystal layer on the surface of the substrate;
Patterning the first type crystal layer to form a plurality of first type crystal columns and exposing a portion of the surface of the substrate;
Coating a protective layer on sidewalls of the plurality of first-type crystal pillars and the exposed surface of the substrate;
A first buffer having a first surface and a second surface opposite to the first surface on the plurality of first-type crystal columns, wherein the first surface is in direct contact with the plurality of first-type crystal columns. Forming a layer;
Forming at least one first cavity structure located between the plurality of first crystal columns, the surface of the substrate and the first surface of the first buffer layer;
The at least one first cavity structure has a width and a height, wherein the width is a maximum dimension in a direction parallel to the surface of the first cavity structure, and the height is the method in the first cavity structure. A method for manufacturing a photoelectric element, wherein the photoelectric conversion element has a maximum dimension in a direction parallel to a linear direction, the height is in a range of 0.5 μm to 2 μm, and / or the width is in a range of 50 nm to 600 nm.

前記第一種結晶層をパターン化するステップは、
前記第一種結晶層にエッチングレジスト層を形成するステップと、
前記エッチングレジスト層に金属薄膜層を形成するステップと、
前記金属薄膜層を複数の金属粒になるように加熱するステップと、
前記複数の金属粒をマスクとして、前記エッチングレジスト層に対し、パターンを形成するように異方性エッチングを行うステップと、
前記複数の金属粒を除去するステップと、
前記パターン化したエッチングレジスト層をマスクとして、前記第一種結晶層に対しドライエッチングを行うステップと、を含む
ことを特徴とする請求項８又は９記載の光電素子の製造方法。 Patterning the first type crystal layer comprises:
Forming an etching resist layer on the first type crystal layer;
Forming a metal thin film layer on the etching resist layer;
Heating the metal thin film layer to a plurality of metal grains;
Performing anisotropic etching to form a pattern on the etching resist layer using the plurality of metal grains as a mask;
Removing the plurality of metal grains;
The method for manufacturing a photoelectric device according to claim 8, further comprising a step of performing dry etching on the first-type crystal layer using the patterned etching resist layer as a mask.

前記光電素子は複数の前記第一空洞構造を有し、前記複数の第一空洞構造は互いに独立し、或いは相互連結され、或いは一つ又は複数のメッシュ状の第一空洞群を形成し、或いは規則的なアレイを形成し、かつ前記複数の第一空洞構造の平均間隔は１００Å〜１．５μｍの範囲にあり、空洞隙率は５％〜９０％の範囲にあることを特徴とする請求項８又は９記載の光電素子の製造方法。 The photoelectric device has a plurality of the first cavity structures, and the plurality of first cavity structures are independent from each other or interconnected, or form one or more mesh-shaped first cavity groups, or A regular array is formed, and an average interval between the plurality of first cavity structures is in a range of 100 mm to 1.5 μm, and a cavity porosity is in a range of 5% to 90%. The manufacturing method of the photoelectric element of 8 or 9.

更に、前記第一緩衝層の前記第二表面に第一半導体層、能動層及び第二半導体層を形成するステップを含むことを特徴とする請求項８又は９記載の光電素子の製造方法。 The method for manufacturing a photoelectric element according to claim 8, further comprising a step of forming a first semiconductor layer, an active layer, and a second semiconductor layer on the second surface of the first buffer layer.

更に、
前記第一緩衝層の前記第二表面に前記第二表面の一部が露出されるよう複数の第二種結晶柱を形成するステップと、
前記第二種結晶柱の側壁及び前記第一緩衝層の前記露出された第二表面に第二保護層を被覆するステップと、
前記複数の第二種結晶柱の上に、第一表面及び前記第一表面と相対する第二表面を有し、前記第一表面は前記複数の第一種結晶柱と直接接触する第二緩衝層を形成するステップと、
前記複数の第二種結晶柱、前記第一緩衝層の前記第二表面及び前記第二緩衝層の前記第一表面の間に位置する少なくとも一つの第二空洞構造を形成するステップと、を含み、
前記少なくとも一つの第二空洞構造は幅と高さを有し、前記幅は前記第二空洞構造における前記表面に平行する方向の最大寸法であり、前記高さは前記第二空洞構造における前記法線方向に平行する方向の最大寸法であり、前記高さと前記幅の比率は１／５〜３の範囲にあり、又は前記高さは０．５μｍ〜２μｍの範囲にあり、及び／又は前記幅は５０ｎｍ〜６００ｎｍの範囲にあり、かつ前記第一緩衝層又は前記第二緩衝層は不純物を添加していない層又は未混合層又は−ｎ型混合層であることを特徴とする請求項８又は９記載の光電素子の製造方法。 Furthermore,
Forming a plurality of second seed crystal columns such that a part of the second surface is exposed on the second surface of the first buffer layer;
Coating a second protective layer on a sidewall of the second seed crystal column and the exposed second surface of the first buffer layer;
A second buffer having a first surface and a second surface opposite to the first surface on the plurality of second type crystal columns, wherein the first surface is in direct contact with the plurality of first type crystal columns. Forming a layer;
Forming at least one second cavity structure located between the plurality of second seed crystal columns, the second surface of the first buffer layer, and the first surface of the second buffer layer. ,
The at least one second cavity structure has a width and a height, wherein the width is a maximum dimension in a direction parallel to the surface of the second cavity structure, and the height is the method in the second cavity structure. The maximum dimension in the direction parallel to the line direction, the ratio of the height to the width is in the range of 1/5 to 3, or the height is in the range of 0.5 μm to 2 μm, and / or the width Is in the range of 50 nm to 600 nm, and the first buffer layer or the second buffer layer is a layer to which no impurity is added, an unmixed layer, or an -n-type mixed layer. 9. A method for producing a photoelectric device according to 9.

前記複数の第二空洞構造は互いに独立し、或いは相互連結され、或いは一つ又は複数のメッシュ状の第二空洞群を形成し、或いは規則的なアレイを形成し、かつ前記複数の第二空洞構造の平均間隔は１００Å〜１．５μｍの範囲にあり、空洞隙率は５％〜９０％の範囲にあり、前記第一空洞の体積は前記第二空洞の体積以上であることを特徴とする請求項１３記載の光電素子の製造方法。 The plurality of second cavity structures are independent of each other or interconnected, or form one or more mesh-like second cavities, or form a regular array, and the plurality of second cavities The average spacing of the structure is in the range of 100 to 1.5 μm, the void ratio is in the range of 5% to 90%, and the volume of the first cavity is greater than or equal to the volume of the second cavity. A method for producing a photoelectric device according to claim 13.

前記第一保護層又は前記第二保護層は、スピンオングラス塗布（SOG, spin on glass coating）方法によって形成されることを特徴とする請求項１３記載の光電素子の製造方法。 14. The method of manufacturing a photoelectric device according to claim 13, wherein the first protective layer or the second protective layer is formed by a spin on glass coating (SOG) method.