JP2012134288A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】素子分離領域に用いる微細化したトレンチを、ボイドを発生させることなく絶縁膜で埋設する。これにより、素子分離領域を介して隣接して配置する素子間の短絡を防止し、製造歩留まりの低下を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板内のトレンチ内に、内部にボイドを有する第１絶縁膜を形成する。この後、エッチングにより、トレンチ内に第１絶縁膜の一部が残留すると共にボイドが露出するように第1絶縁膜を除去する。次に、ＡＬＤ法により、ボイド内及びトレンチの露出した内壁上に第２絶縁膜を成膜した後、エッチングステップとデポジションステップを有するＨＤＰ−ＣＶＤ法のサイクルを1サイクル以上、行うことにより、素子分離領域を形成する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の製造工程では、ＭＯＳトランジスタ等の素子を電気的に分離するため、半導体基板にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で形成した素子分離領域が設けられる（特許文献１）。

近年の微細化の進展に伴い、素子分離領域用のトレンチ（溝）のアスペクト比が上昇して、トレンチ内に空洞（ボイド）が形成されやすくなっている（特許文献２）。

特開２００４−２０７５６４号公報 特開２０００−３３２０９９号公報

素子分離領域内に空洞が残存すると、隣接する素子間の短絡の原因となるため、製造歩留まりの低下が起き易いと言う問題があった。このため、微細化したＳＴＩ用のトレンチ内に空洞を残存させることなく、絶縁膜で完全に充填する方法が求められていた。

一実施形態は、
半導体基板内にトレンチを形成する工程と、
前記トレンチ内を埋め込むと共に内部にボイドを有する第１絶縁膜を形成する工程と、
エッチングにより、前記トレンチ内に前記第１絶縁膜の一部が残留すると共に前記ボイドが露出するように前記第1絶縁膜を除去する工程と、
ＡＬＤ法により、前記ボイド内及び前記トレンチの露出した内壁上に第２絶縁膜を成膜する工程と、
ＨＤＰ−ＣＶＤ法を用いた下記工程（１）及び（２）を有するサイクルを1サイクル以上、行うことにより、前記ボイド内に前記第２絶縁膜の一部が埋め込まれた素子分離領域を形成する工程と、
（１）エッチングを行うことにより、前記トレンチの上部の側壁上にテーパー状の絶縁膜を残留させるように前記絶縁膜を除去する工程、
（２）前記トレンチの上部内に新たに絶縁膜を形成する工程、
を有する半導体装置の製造方法に関する。

素子分離領域に用いるトレンチを、ボイドを発生させることなく絶縁膜で埋設することができる。これにより、素子分離領域を介して隣接して配置する素子間の短絡を防止し、製造歩留まりの低下を抑制できる。

本発明の半導体装置の一例を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。

以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。

図１Ａ及びＢは、本発明の好ましい実施例による半導体デバイス１００の素子分離構造を示す図であり、Ａ図は略断面図、Ｂ図は略平面図である。

図１Ａ及びＢに示すように、本実施例による半導体デバイス１００は、シリコン等の半導体基板１に素子分離領域２が設けられており、素子分離領域２に取り囲まれるようにして、トランジスタの活性領域３が設けられている。

図１Ａ及びＢには図示していないが、活性領域３上には、ゲート絶縁膜及びゲート電極が設けられている。また、活性領域３内の、ゲート絶縁膜及びゲート電極を挟んだ両側には、ソース及びドレイン領域が設けられている。この活性領域３、ゲート絶縁膜、ゲート電極、並びにソース及びドレイン領域とからトランジスタが形成されている。

素子分離領域２には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のトレンチ４が設けられており、トレンチ４の内壁はシリコン酸化膜である保護膜５で覆われている。保護膜５で覆われたトレンチ４の下部を埋め込むように、シリコン窒化膜である第１絶縁膜６が設けられている。さらに詳細に述べると、第１絶縁膜６の上面は活性領域３となる半導体基板１の表面よりも下方に位置しており、さらに第１絶縁膜６の上部には、凹部（ボイド）７がトレンチ４の幅の中心線上に位置している。

凹部７を埋め込むようにシリコン酸化膜である第２絶縁膜８が設けられており、さらにトレンチ４の上部となっている第１絶縁膜６及び８の上方は、シリコン酸化膜である第３絶縁膜９と第４絶縁膜１０で覆われている。なお、第２絶縁膜８は凹部７の内部に位置すると共に、トレンチ４の上部において保護膜５と第３絶縁膜９の間に介在しているが、トレンチ４の上部になるほど膜厚が薄くなっていき、最上部では消滅している。

以上のような構造を有する半導体デバイス１００では、トレンチ４の内部に空洞（ボイド）を存在させることなく、素子分離絶縁膜で充填することが可能となる。これにより、後続の製造工程において配線材料等の導電体が、ボイド内に残留することで生じる電気的な短絡（ショート）を防止することができる。

次に、本実施例による半導体デバイス１００の製造方法について、詳細に説明する。図２〜図１４は、本実施例による半導体デバイス１００の製造方法を説明するための工程図である。図３、７〜９及び１３においてＡ図は略断面図、Ｂ図は略平面図を示し、図２、４〜６、１０〜１２及び１４においては略断面図のみを示す。本実施例では一例として、斜め方向に延在する長円形の３つの活性領域が配置されている場合について説明する。

半導体デバイス１００の製造では、図２に示すように、まずシリコンである半導体基板１を用意し、この半導体基板１上に熱酸化法によってシリコン酸化膜（ＳｉＯ₂）である保護膜（パッド酸化膜）１１を形成する。さらに、保護膜１１の全面を覆うように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜（Ｓｉ₃Ｎ₄）であるマスク膜１２を形成する。この時、保護膜１１の厚さは１０ｎｍとし、さらにマスク膜１２の厚さは３０ｎｍとした。

次に、図３に示すように、マスク膜１２上にフォトレジスト（図示せず）を塗布し、フォトリソグラフィ法によりフォトレジストを開口して、フォトレジストのマスクパターンを形成する。さらに、マスクパターンをマスクにして、ドライエッチングによりマスク膜１２と保護膜１１に開口部１３を形成する。ここで、開口部１３の位置は、素子分離領域２を形成する位置と一致しており、残留させたマスク膜１２及び保護膜１１の位置が、活性領域３を形成する位置と一致している。なお、実際の半導体基板１には、一般に多数の活性領域が形成されるが、Ｂ図では、その一部である３つの活性領域を形成するためのマスク膜１２のレイアウトを示している。

次に、図４に示しように、残留させたマスク膜１２をエッチングマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチングにより半導体基板１をその主面に対して垂直方向に加工して、活性領域３となる部分に半導体基板１が残留するように、トレンチ４を形成する。この時、トレンチ４の幅Ｗ１は４２ｎｍとし、さらにトレンチ４の深さＤ１は２６０ｎｍとした。従って、保護膜１１とマスク膜１２を含めたトレンチ４の深さＤ２は３００ｎｍとなり、深さＤ２と幅Ｗ１の比であるアスペクト比（＝Ｄ２／Ｗ１）は、約７となっている。このアスペクト比（Ｄ２／Ｗ１）は、７．０〜８．５であることが好ましい。

次に、図５に示すように、半導体基板１に形成されたトレンチ４の内壁に、トレンチ４内を埋め込むことなく、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）などのラジカル酸化法によって、シリコン酸化膜である保護膜５を形成する。この保護膜５は、後続工程で絶縁膜をトレンチ４に埋め込む際に生じる半導体基板１の損傷を防ぐ役割を果すものである。さらに保護膜５は、トレンチ４を形成するために行ったドライエッチングによって半導体基板１の露出部に生じた結晶欠陥を除去するための犠牲膜にもなる。なお、保護膜５は、トレンチ４の内壁だけでなく、保護膜１１の側面並びにマスク膜１２の上面と側面にも形成されており、その膜厚は４ｎｍとした。また、ラジカル酸化法によるシリコン酸化膜は、膜厚の５０％がシリコンである半導体基板１中に形成されるので、膜厚を４ｎｍとしても実質的な膜厚増加分は２ｎｍとなる。従って、トレンチ４の幅Ｗ２は、その両側面における膜厚増加の合計値である４ｎｍ低減して３８ｎｍとなっているが、深さＤ３には増減がほとんど無く、約３００ｎｍが維持される。

次に、図６に示すように、保護膜５で覆われたトレンチ４内を埋め込むように、半導体基板１の全面にＣＶＤ法によってシリコン窒化膜である第１絶縁膜６を形成する。本実施例では、トレンチ４内を十分に埋め込むために、第１絶縁膜６の膜厚を５０ｎｍに設定した。このとき、トレンチ４は、前述したように深さＤ２が３００ｎｍ、幅Ｗ２が３８ｎｍとなっており、アスペクト比（＝Ｄ２／Ｗ２）は約８である。トレンチ４のアスペクト比が５以上となっている場合には、成膜時に空洞（以降、「ボイド」と称する）が発生しやすい。本実施例では、第１絶縁膜６の内部にボイド１４が生じた。このボイド１４の寸法は、幅Ｗ３が約４ｎｍ、高さＨ１が７０ｎｍ程度であり、活性領域３となる半導体基板１の表面よりも下方で、トレンチ４の幅の中心線上に位置している。さらに詳細に説明すると、このボイド１４は、トレンチ４内の対向する内壁に成膜されたシリコン窒化膜が、徐々にその厚みを増していく途中で、トレンチ４の上方がシリコン窒化膜によって閉鎖されて生じるため、必然的にトレンチ４の幅の中心線上に位置している。

次に、図７に示すように、加熱した燐酸（Ｈ₃ＰＯ₄）を薬液に用いたウェットエッチングにより、半導体基板１の表面に形成した第１絶縁膜６を除去する。このとき、シリコン窒化膜だけが等方的かつ選択的に除去されるので、ボイド１４の上部が開口されて凹部７となる。この際に、ウェットエッチングの時間を制御して、凹部７が残存している状態でウェットエッチングを停止する。本実施例では、凹部７の高さＨ２が約３５ｎｍに減少し、幅Ｗ４は約１５ｎｍに拡大した形状で凹部７が残存した。この工程の後、トレンチの下部には第1絶縁膜６が残存するため、トレンチのアスペクト比を低減することができる。この第１絶縁膜の一部を除去した後のトレンチのアスペクト比は１．５〜２．５が好ましい。

次に、図８に示すように、第１絶縁膜６の内部に残存した凹部７を埋め込むように、半導体基板１の全面にＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化膜である第２絶縁膜８を成膜する。ＡＬＤ法では、所定の温度に保たれた半導体基板に対して、下記（１）〜（６）からなる１サイクルの処理を複数回、繰り返して成膜が行なわれる。
（１）原料ガスの供給、
（２）半導体基板上への原料の吸着、
（３）真空パージによる余剰原料ガスの排出、
（４）酸化ガスの供給、
（５）酸化ガスによる原料の酸化、
（６）真空パージによる余剰酸化ガスの排出。

ここで、１サイクルにおけるプロセス条件の一例を示すと、原料ガスとして５５０℃で１４０ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）の流量としたトリスジメチルアミノシラン［ＴＤＭＡＳ（Ｔｒｉｓｄｉｍｅｔｈｙｌ Ａｍｉｎｏ Ｓｉｌａｎｅ）：ＳｉＨ［Ｎ（ＣＨ₃）］₃］を８秒間、供給した後、酸化ガスとして５５０℃で６．５ｓｌｍ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）としたオゾン（Ｏ₃）を５秒間、供給する。このプロセス条件では、１サイクルあたり約０．０８ｎｍ厚の第２絶縁膜８が成膜できるので、２０ｎｍ厚とするには２５０サイクルの成膜が必要であった。

ＡＬＤ法は、原料の基板表面への吸着、および吸着原料の酸化に基づく成膜であり、成膜分子が積層されることなく単層膜として形成できるため、高精度に膜厚を制御するのに適したプロセスである。従って、ＡＬＤ法を用いることで、アスペクト比の大きなトレンチ４においても、その側面から底面までに渡った全内壁に均一な膜厚で成膜することができるため、ボイドを発生させることなく、凹部７を完全に埋め込むことができる。

一方、ＡＬＤ法では複数のサイクルを繰り返して実施するため、成膜時間が非常に長くなってしまう。このため、厚い膜厚を形成することは現実的ではない。本実施例では、凹部７を完全に埋め込むのに必要な最小限の膜厚となるように第２絶縁膜８を形成する。これにより、トレンチ４の上部に孔１５が残留する。孔１５の幅Ｗ５は約１１ｎｍであった。

次に、図９に示すように、ＨＤＰ−ＣＶＤ法を用いてトレンチ４の上部を埋設するための絶縁膜を形成する。ＨＤＰ−ＣＶＤ法とは、高密度のプラズマを発生可能なチャンバーを用いるＣＶＤ手法である。ＨＤＰ−ＣＶＤ装置には、ＩＣＰ型、ＥＣＲ型、ヘリコン波型等がある。高周波を用いてチャンバー内に設置した半導体基板にバイアスをかけ、成膜とスパッタ・エッチングが同時進行するので「バイアスＣＶＤ」とも呼ばれる。また、使用するガス雰囲気によっては、反応性イオン・エッチングやスパッタ・エッチング等のドライエッチングとしても作用させることが可能である。

ＨＤＰ−ＣＶＤ装置を用いたスパッタによるエッチングは、膜表面へのスパッタイオンの入射角度が、所定の値（例えば４５度）になるときに最も速くエッチングが進むように設定することができる。すなわちＨＤＰ−ＣＶＤ法において、印加するバイアス電力を調節することによって、トレンチ４内に残存させる絶縁膜のテーパー角度を適宜調節することができる。

本実施例では、まず、トレンチ４の幅Ｗ５を拡大するため、ＨＤＰ−ＣＶＤ法のエッチングステップを実施することによって第２絶縁膜８を除去する。この時の設定条件の一例を示すと、エッチングガスとして流量を６０ｓｃｃｍとした三フッ化窒素（ＮＦ₃）と、３３０ｓｃｃｍの水素（Ｈ₂）と、５０ｓｃｃｍの酸素（Ｏ₂）を用いて、トップバイアスパワーを６０００Ｗ、バックバイアスパワーを２０００Ｗに設定する。この条件下で２０秒間処理する。このエッチングステップによって、トレンチ４内の第２絶縁膜８はテーパー形状にエッチングされて、第１絶縁膜６の上面部分に残存する。半導体基板１の上面に露出している第２絶縁膜８および保護膜５は除去される。また、マスク膜１２の一部も除去される。これによりトレンチ４の上端部の幅Ｗ６は約４２ｎｍまで拡大されると共に、トレンチ４の上端部近傍はテーパー形状の側面（内壁）となる。凹部７内には第２絶縁膜８が残存するようにエッチング条件を設定する。このエッチング条件は、トレンチ４の上端部近傍がテーパー形状の側面（内壁）となる条件であれば特に限定されないが、トップバイアスパワーを５０００〜７０００Ｗ，バックバイアスパワーを１０００〜３０００Ｗとすることが好ましい。

次に、図１０に示すように、トレンチ４の内壁を覆うように、半導体基板１の全面にＨＤＰ−ＣＶＤ法の成膜ステップ（デポステップ）によって、シリコン酸化膜である第３絶縁膜９を成膜する。この時の成膜条件の一例を示すと、プロセスガス（成長ガス）として流量を２５ｓｃｃｍとしたモノシラン（ＳｉＨ₄）と、５２０ｓｃｃｍの水素（Ｈ₂）と、６０ｓｃｃｍの酸素（Ｏ₂）を用いて、トップバイアスパワーを９０００Ｗ、バックバイアスパワーを３０００Ｗに設定する。この条件下で２８秒間成膜処理することによって、厚さ６０ｎｍの第３絶縁膜９を成膜する。この成膜ステップにおいては、スパッタ・エッチングも同時に進行する。

この成膜処理によれば、トレンチ４の内壁を第３絶縁膜９で覆うことができるものの、トレンチ４を完全に埋め込むことは出来ず、トレンチ４の上端部において幅Ｗ７が６ｎｍ程度となった孔１６が残留することになる。この成膜ステップの条件は特に限定されないが、トップバイアスパワーを８０００〜１００００Ｗ，バックバイアスパワーを２０００〜４０００Ｗとすることが好ましい。

次に、図１１に示すように、トレンチ４の上端部における孔１６の幅Ｗ７を拡大するため、ＨＤＰ−ＣＶＤ法のエッチングステップによって第３絶縁膜９を一部除去する。この時の設定条件の一例を示すと、エッチングガスとして流量を６０ｓｃｃｍとした三フッ化窒素（ＮＦ₃）と、３３０ｓｃｃｍの水素（Ｈ₂）と、５０ｓｃｃｍの酸素（Ｏ₂）を用いて、トップバイアスパワーを６０００Ｗ、バックバイアスパワーを２０００Ｗに設定する。この条件で１０秒間、処理することによって、厚さ１０ｎｍの第３絶縁膜９を除去する。このエッチングステップによって、トレンチ４の内部にはテーパー形状の第３絶縁膜９が残存し、幅Ｗ７よりも広い幅Ｗ８を有する孔１７が形成される。このエッチング条件は特に限定されないが、トップバイアスパワーを５０００〜７０００Ｗ，バックバイアスパワーを１０００〜３０００Ｗとすることが好ましい。

次に、図１２に示すように、孔１７を埋め込むように、半導体基板１の全面にＨＤＰ−ＣＶＤ法の成膜ステップによって、シリコン酸化膜である第４絶縁膜１０を成膜する。この時のＣＶＤ条件の一例を示すと、プロセスガス（成長ガス）として流量を７０ｓｃｃｍとしたモノシラン（ＳｉＨ₄）と、３２０ｓｃｃｍの水素（Ｈ₂）と、１４０ｓｃｃｍの酸素（Ｏ₂）を用いて、トップバイアスパワーを９０００Ｗ、バックバイアスパワーを８０００Ｗに設定する。この条件下で３６秒間、成膜処理することによって、厚さ１５０ｎｍの第４絶縁膜１０を成膜することが出来る。この成膜条件は、スパッタ・エッチングよりも膜の堆積が優勢に進むようにバイアス条件が設定されている。このエッチング条件は特に限定されないが、トップバイアスパワーを８０００〜１００００Ｗ，バックバイアスパワーを７３００〜９３００Ｗとすることが好ましい。

先に形成された孔１７はテーパー形状となっており、アスペクト比も小さくなっているため孔１７の内部に空洞を生じる事無く埋め込むことができる。引き続き、第４絶縁膜１０の表面を覆うように、半導体基板１の全面にＨＤＰ−ＣＶＤ法の成膜ステップによって、シリコン酸化膜である第５絶縁膜１８を成膜する。この時のＣＶＤ条件の一例を示すと、プロセスガスとして流量を１４０ｓｃｃｍとしたモノシラン（ＳｉＨ₄）と、３００ｓｃｃｍの水素（Ｈ₂）と、３００ｓｃｃｍの酸素（Ｏ₂）を用いて、トップバイアスパワーを５０００Ｗ、バックバイアスパワーを４０００Ｗに設定する。この条件で４０秒間、成膜処理することによって、厚さ２８０ｎｍの第５絶縁膜１８を成膜することが出来る。

ここで第５絶縁膜１８は、マスク膜１２の表面に生じていた第３絶縁膜９の凹凸を低減させる目的で成膜される。第５絶縁膜１８の成膜の際にはトレンチ４内は絶縁膜で完全に充填されているので、成膜速度を早くした成膜条件で第５絶縁膜１８を堆積することが可能である。ＨＤＰ−ＣＶＤ法で形成した、第３絶縁膜９、第４絶縁膜１０、第５絶縁膜１８はほぼ同等の特性を有する酸化シリコン膜であり、最終的に一体化した絶縁膜となる。図１２では説明のため、境界線を破線で示した。

次に、図１３に示すように、マスク膜１２の上面が露出するまで、第３絶縁膜１８をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨して平坦化を行う。

次に、図１４に示すように、加熱した燐酸（Ｈ₃ＰＯ₄）を薬液に用いたウェットエッチングによって、マスク膜１２を除去する。引き続きに、フッ酸（ＨＦ）を薬液に用いたウェットエッチングによって、半導体基板１上に突出している部分（酸化シリコン膜）を除去して、素子分離領域の上端が半導体基板１の上面と同程度の高さになるようにすれば、素子分離領域が完成する。この後に、ＭＯＳトランジスタ等の素子を形成することで、半導体装置が完成する。

図９で示した、凹部７内を、ＡＬＤ法を用いた酸化シリコン膜（第２絶縁膜８）で充填する工程の後に実施するＨＤＰ−ＣＶＤ法の工程は、必ずしも成膜工程を２回、実施する必要はない。すなわち、本実施例では、第１絶縁膜（窒化シリコン膜）でトレンチ内に形成されたボイドを露出させて、ＡＬＤ法を用いた第２絶縁膜（酸化シリコン膜）の成膜とＨＤＰ−ＣＶＤ法のエッチングステップによって埋設する。この後に、トレンチ上部の側壁形状および引き続き埋設すべき部分のアスペクト比に応じて、ＨＤＰ−ＣＶＤ法の成膜ステップとエッチングステップを繰り返して実施すればよい。上記の実施例ではエッチングステップを間に挟んで成膜ステップを２回、実施した。

トレンチ内が完全に充填された後は、エッチングよりも成膜を優勢にしたバイアス条件で平坦化のための絶縁膜（本実施例では第５絶縁膜）を形成することが好ましい。これは、成膜に必要な時間を短縮できるためである。また、ＨＤＰ−ＣＶＤ法のエッチングステップで使用したＮＦ₃ガスは一例であって、フッ素原子を含有すると共に、窒素、炭素、または水素の少なくとも一つを含有するガスを用いることが可能である。

以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

１ 半導体基板
２ 素子分離領域
４ トレンチ
５ 保護膜
６ 第１絶縁膜
７ 凹部
８ 第２絶縁膜
９ 第３絶縁膜
１０ 第４絶縁膜
１１ 保護膜
１２ マスク膜
１３ 開口部
１４ ボイド
１５、１６、１７ 孔
１８ 第５絶縁膜
１００ 半導体デバイス

Claims (15)

1. 半導体基板内にトレンチを形成する工程と、
   前記トレンチ内を埋め込むと共に内部にボイドを有する第１絶縁膜を形成する工程と、
   エッチングにより、前記トレンチ内に前記第１絶縁膜の一部が残留すると共に前記ボイドが露出するように前記第1絶縁膜を除去する工程と、
   ＡＬＤ法により、前記ボイド内及び前記トレンチの露出した内壁上に第２絶縁膜を成膜する工程と、
   ＨＤＰ−ＣＶＤ法を用いた下記工程（１）及び（２）を有するサイクルを1サイクル以上、行うことにより、前記ボイド内に前記第２絶縁膜の一部が埋め込まれた素子分離領域を形成する工程と、
   （１）エッチングを行うことにより、前記トレンチの上部の側壁上にテーパー状の絶縁膜を残留させるように前記絶縁膜を除去する工程、
   （２）前記トレンチの上部内に新たに絶縁膜を形成する工程、
   を有する半導体装置の製造方法。
2. 前記素子分離領域を形成する工程は、
   （１Ａ）エッチングを行うことにより、前記ボイド内に第２絶縁膜を残留させ、前記トレンチの上部の側壁上にテーパー状の第２絶縁膜を残留させるように前記第２絶縁膜を除去する工程、
   （２Ａ）前記トレンチの上部内に第３絶縁膜を成膜する工程、
   （１Ｂ）エッチングを行うことにより、前記トレンチの上部の側壁上にテーパー状の第３絶縁膜を残留させるように前記第３絶縁膜を除去する工程、
   （２Ｂ）前記トレンチの上部内に第４絶縁膜を埋め込む工程、
   を有する、請求項１に記載の半導体装置の製造方法。
3. 前記素子分離領域を形成する工程の後に更に、前記第４絶縁膜上に、ＨＤＰ−ＣＶＤ法を用いて第５絶縁膜を形成する工程を有する、請求項２に記載の半導体装置の製造方法。
4. 前記第２〜第５絶縁膜は、シリコン酸化膜を含む膜である、請求項３に記載の半導体装置の製造方法。
5. 前記トレンチを形成する工程は、
   前記半導体基板上にマスクパターンを形成する工程と、
   前記マスクパターンを用いたエッチングにより、前記半導体基板内にトレンチを形成する工程と、
   を有し、
   前記素子分離領域を形成する工程において、
   前記第３及び第４絶縁膜の少なくとも一部が前記半導体基板の上面よりも上方に位置するように、前記第３及び第４絶縁膜を形成し、
   前記第５絶縁膜を形成する工程の後に更に、
   前記半導体基板の上面が露出するまで、前記マスクパターン及び第３〜第５絶縁膜を除去する工程を有する、請求項３又は４に記載の半導体装置の製造方法。
6. 前記マスクパターンはシリコン窒化膜を含むパターンである、請求項５に記載の半導体装置の製造方法。
7. 前記トレンチを形成する工程において、
   前記マスクパターン及び半導体基板内に形成されたトレンチのアスペクト比が７．０〜８．５である、請求項５又は６に記載の半導体装置の製造方法。
8. 前記工程（１Ａ）では、エッチングガスとしてＮＦ₃、Ｈ₂及びＯ₂の混合ガスを使用し、トップバイアスパワー５０００〜７０００Ｗ，バックバイアスパワー１０００〜３０００Ｗの条件に設定する、請求項２〜７の何れか１項に記載の半導体装置の製造方法。
9. 前記工程（２Ａ）では、成長ガスとしてＳｉＨ₄、Ｈ₂及びＯ₂の混合ガスを使用し、トップバイアスパワー８０００〜１００００Ｗ、バックバイアスパワー２０００〜４０００Ｗの条件に設定する、請求項２〜８の何れか１項に記載の半導体装置の製造方法。
10. 前記工程（１Ｂ）では、エッチングガスとしてＮＦ₃、Ｈ₂及びＯ₂の混合ガスを使用し、トップバイアスパワー５０００〜７０００Ｗ，バックバイアスパワー１０００〜３０００Ｗの条件に設定する、請求項２〜９の何れか１項に記載の半導体装置の製造方法。
11. 前記工程（２Ｂ）では、成長ガスとしてＳｉＨ₄、Ｈ₂及びＯ₂の混合ガスを使用し、トップバイアスパワー８０００〜１００００Ｗ、バックバイアスパワー７３００〜９３００Ｗの条件に設定する、請求項２〜１０の何れか１項に記載の半導体装置の製造方法。
12. 前記第1絶縁膜を除去する工程において、前記第１絶縁膜の一部を除去した後の前記トレンチのアスペクト比が１．５〜２．５である、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
13. 前記第１絶縁膜は、シリコン窒化膜を含む膜である、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
14. 前記トレンチを形成する工程と前記第１絶縁膜を形成する工程との間に更に、前記トレンチの内壁上に保護膜を形成する工程を有する、請求項１〜１３の何れか１項に記載の半導体装置の製造方法。
15. 前記保護膜は、シリコン酸化膜を含む膜である、請求項１４に記載の半導体装置の製造方法。

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