TWI819567B - 可改良感測放大時序適應性的記憶模組 - Google Patents

可改良感測放大時序適應性的記憶模組 Download PDF

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TWI819567B TW111114013A TW111114013A TWI819567B TW I819567 B TWI819567 B TW I819567B TW 111114013 A TW111114013 A TW 111114013A TW 111114013 A TW111114013 A TW 111114013A TW I819567 B TWI819567 B TW I819567B
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Abstract

一種可改良感測放大時序適應性的記憶模組，包含至少一感測放大器、一追隨位元線、一追隨字元線與一脈寬控制器。該追隨字元線包含一前節點與一後節點。各該感測放大器在一致能信號被激發/停止激發時致能/失能。該脈寬控制器耦接該追隨位元線、該前節點與該後節點。當該追隨位元線的電壓改變至一預設電壓，該脈寬控制器激發該致能信號，並使該前節點的電壓改變。當該前節點的電壓改變，該追隨字元線在一第一延遲時間後使該後節點的電壓改變。當該後節點的電壓改變，該脈寬控制器在一第二延遲時間後停止激發該致能信號。

Description

可改良感測放大時序適應性的記憶模組
本發明係關於一種可改良感測放大時序適應性的記憶模組，且特別是關於一種可使感測放大器致能之時間長短適應輸出入數目及/或感測放大器供應電壓之記憶模組。
記憶模組，例如嵌入式靜態隨機存取記憶模組，是積體電路(半導體晶片)的重要基礎構築方塊。
記憶模組中設有多個記憶單元與複數個感測放大器；這些感測放大器受控於一致能信號。當致能信號被激發時，各感測放大器會致能而運作；當致能信號被停止激發時，各感測放大器便會失能而不運作。
當記憶模組要在一讀取回合(read cycle)中讀出一記憶單元中儲存的資料時，該記憶單元對應的位元線會被導通至一對應的感測放大器，然後致能信號會被激發，使該感測放大器致能以感測該對應位元線的電壓，並據以判斷該記憶單元儲存的資料；之後，致能信號會被停止激發，使該感測放大器失能而停止感測，該讀取回合也就此結束。在各讀取回合中，感測放大 器致能運作的時間長短取決於致能信號被激發的時間長短，也就是致能信號的脈寬。若致能信號的脈寬不足，感測放大器致能運作的時間就會不足，資料讀取的正確性也會連帶受影響。
在習知技術中，習知記憶模組會設置固定數目個串接的反相器，致能信號的脈寬就取決於這些串接反相器的閘延遲(gate delay)總和。因此，在習知技術中，致能信號的脈寬缺乏彈性，難以適應各種記憶模組的不同需求。並且，這些串接反相器也會佔用不少佈局面積。
本發明的目的之一是提供一種可改良感測放大時序適應性的記憶模組(例如100，圖1)，包含至少一位元線(例如BL[q])、至少一字元線(例如WL[p])、一追隨位元線(例如TBL)、一追隨字元線(例如TWL)、至少一記憶單元(例如c[p,q])、至少一追隨單元(例如tc[p])、至少一感測放大器(例如SA[k])與一脈寬控制器(例如300，圖4)。該追隨字元線包含一前節點(例如w1)與一後節點(例如w3)，且於該前節點與該後節點間的長度係正相關於各該字元線的長度。各該記憶單元耦接該至少一位元線的其中之一以及該至少一字元線的其中之一。各該追隨單元耦接該追隨位元線。各該感測放大器耦接該至少一位元線的其中之一，並接收一致能信號(例如GS)；各該感測放大器在該致能信號被激發(activated)時受控致能，並在該致能信號被停止激發時失能。脈寬控制器耦接於該追隨位元線、 該前節點與該後節點，並提供該致能信號。其中，當該追隨位元線的電壓(例如vTBL，圖5)改變至一預設電壓時(例如vt0，在時點t3，圖5)，該脈寬控制器激發該致能信號(例如在時點t6，圖5)，並使該前節點的電壓(例如vw1，圖5)改變(例如在時點t7開始由電壓v4切換至電壓v3，圖5)。當該前節點的電壓改變，該追隨字元線在一第一延遲時間(例如d1，圖5)後使該後節點的電壓(例如vw3，圖5)改變(例如在時點t8開始由電壓v4切換至電壓v3，圖5)。當該後節點的電壓改變，該脈寬控制器在一第二延遲時間(例如d2，圖5)後停止激發該致能信號(例如在時點t12，圖5)。
一實施例中(例如圖6)，該脈寬控制器有一部份(例如邏輯閘G1，圖6)係由一第一供應電壓(例如Vdd1，圖6)供電，各該感測放大器(例如SA[k]，圖6)至少有一部份(例如s2[k]，圖6)係由一第二供應電壓(例如Vdd2，圖6)供電。一實施例中，該第一供應電壓與該第二供應電壓相異，且該第二延遲時間的長短係負相關於該第二供應電壓的大小。
一實施例中(例如圖6)，該脈寬控制器有兩部份(例如邏輯閘G1與延遲電路500，圖6)係分別由兩相異供應電壓(例如Vdd1與Vdd2，圖6)供電，且該第二延遲時間的長短係負相關於該兩相異供應電壓的其中之一(例如Vdd2，圖6)。
一實施例中(例如圖4)，該脈寬控制器包含一第一邏輯閘(例如G1，圖4)。該第一邏輯閘包含一第一輸入端(例 如i1)、一第二輸入端(例如i2)與一第一輸出端(例如o1)，分別耦接該追隨位元線、該後節點與一第一節點(例如n1)。該脈寬控制器係於一第三節點(例如n3)形成該致能信號，該第三節點耦接該至少一感測放大器。當該記憶模組進行資料讀取時，該第三節點的電壓係受控於該第一節點的電壓。當該脈寬控制器激發該致能信號時，係使該致能信號由一第一位準(例如v1，圖5)切換至一第二位準(例如v2，圖5)；當該脈寬控制器停止激發該致能信號時，係使該致能信號由該第二位準切換回該第一位準。一實施例中(例如圖4)，該脈寬控制器更包含一第一反相器(例如iv1，圖4)，耦接於該追隨位元線與該第一輸入端之間。一實施例中(例如圖4)，該第一邏輯閘係一反及閘。
一實施例中(例如圖4)，該脈寬控制器更包含一第三邏輯閘(例如G3，圖4)與一延遲電路(例如500，圖4)。該第三邏輯閘包含一第五輸入端(例如i5)、一第六輸入端(例如i6)與一第三輸出端(例如o3)。該第五輸入端耦接一第二節點(例如n2)，該延遲電路耦接於該第二節點與該第六輸入端之間，且該第三輸出端耦接該第三節點。當該記憶模組進行資料讀取時，該第二節點的電壓係受控於該第一節點的電壓。一實施例中(例如圖4)，該脈寬控制器更包含一第三反相器(例如iv3，圖4)，耦接於該第三輸出端與該第三節點之間。
一實施例中(例如圖6)，該第一邏輯閘與該延遲電路係分別由一第一供應電壓(例如Vdd1，圖6)與一第二供應電 壓供電(例如Vdd2，圖6)，且該第一供應電壓與該第二供應電壓相異。一實施例中(例如圖6)，各該感測放大器至少有一部分(例如s2[k]，圖6)係由該第二供應電壓供電。
一實施例中(例如圖4)，該脈寬控制器更包含一第二邏輯閘(例如G2，圖4)。該第二邏輯閘包含一第三輸入端(例如i3)、一第四輸入端(例如i4)與一第二輸出端(例如o2)，分別耦接該第一節點，一第四節點(例如n4)與該第二節點。
一實施例中(例如圖4)，該脈寬控制器更包含一第四邏輯閘(例如G4，圖4)。該第四邏輯閘包含一第七輸入端(例如i7)、一第八輸入端(例如i8)與一第四輸出端(例如o4)，分別耦接一第一指示信號(例如SCANEN)、一第二指示信號(例如WEI)與該第四節點。一實施例中(例如圖4)，該第二邏輯閘、該第三邏輯閘與該第四邏輯閘均係反或閘。
一實施例中(例如圖4)，該記憶模組更包含一有限狀態機電路(例如400，圖4)，耦接於該脈寬控制器與該前節點之間。當該脈寬控制器使該前節點的電壓改變時，係使該有限狀態機電路改變該前節點的電壓。
一實施例中(例如圖4)，該有限狀態機電路包含一第五節點(例如n5，圖4)與一第六節點(例如n6，圖4)；其中，該第五節點耦接該第一節點，且該六節點耦接該前節點。
一實施例中(例如圖4)，該有限狀態機電路更包含一第七節點(例如n7)，耦接於一時脈(例如CLK)。一實施例 中(例如圖4)，該記憶模組更包含一第二反相器(例如iv2，圖4)，耦接於該第六節點與該前節點之間。
本發明的目的之一是提供一種可改良感測放大時序適應性的記憶模組(例如100，圖1)，其可包含至少一位元線(例如BL[q])、至少一字元線(例如WL[p])、一追隨位元線(例如TBL)、一追隨字元線(例如TWL)、至少一記憶單元(例如c[p,q])、至少一追隨單元(例如tc[p])、至少一感測放大器(例如SA[k])與一第一邏輯閘(例如G1，圖4)。該追隨字元線由一前節點(例如w1)延伸至一後節點(例如w3)，且於該前節點至該後節點的長度係正相關於各該字元線的長度。各該記憶單元耦接該至少一位元線的其中之一以及該至少一字元線的其中之一。各該追隨單元耦接該追隨位元線。各該感測放大器耦接該至少一位元線的其中之一，並更耦接於一第三節點(例如n3)。各該感測放大器係在該第三節點的電壓為一第一位準(例如v1，圖5)時失能，並在該第三節點的電壓為一第二位準(例如v2，圖5)時受控致能。該第一邏輯閘包含一第一輸入端(例如i1，圖4)、一第二輸入端(例如i2，圖4)與一第一輸出端(例如o1，圖4)，分別耦接該追隨位元線、該後節點與該前節點。當該記憶模組進行資料讀取時，該第三節點的電壓係受控於該第一輸出端的電壓。
一實施例中(圖4)，該記憶模組更包含一第三邏輯閘(例如G3，圖4)與一延遲電路(例如500，圖4)。該第三邏輯閘包含一第五輸入端(例如i5)、一第六輸入端(例如i6)與 一第三輸出端(例如o3)；該第五輸入端耦接一第二節點(例如n2)，該延遲電路耦接於該第二節點與該第六輸入端之間，該第三輸出端耦接該第三節點，且該第二節點耦接該第一輸出端。一實施例中(例如圖6)，該第一邏輯閘與該延遲電路係分別由兩相異供應電壓(例如Vdd1與Vdd2，圖6)供電。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:記憶模組
130、140:週邊電路
200:控制電路
300:脈寬控制器
400:有限狀態機電路
500:延遲電路
WL[1]-WL[P]:字元線
BL[1]-BL[Q]、BLb[1]-BLb[Q]:位元線
c[1,1]-c[P,Q]:記憶單元
TWL:追隨字元線
CLK:時脈
D1:距離
TBL、TBLb:追隨位元線
w0:輔助字元線
tc[1]-tc[P]:追隨單元
bf[1]-bf[K]、bf1-bf3:緩衝器
SA[1]-SA[K]:感測放大器
WB[1]-WB[K]:寫入電路
A[p,q]、B[p,q]:電晶體
n0-n7、w1-w3:節點
T1:週期
pw1:脈寬
G1-G4:邏輯閘
i1-i8:輸入端
o1-o4:輸出端
iv1-iv3、iA[p,q]、iB[p,q]:反相器
L[p,q]:閂鎖器
GS、TBL_LB、SCANEN、WEI:信號
v1-v2:位準
vck1-vck2、vWL1-vWL2、v3-v8、vpr0、vt0:電壓
vWL[p]、vw1、vw3、vTBL、vi5、vi6:電壓
AT1:激發時距
ta1-ta6、t0-t12:時點
Vdd1、Vdd2:供應電壓
Vss1、Vss2:地端電壓
s1[1]-s1[K]、s2[1]-s2[K]:部份
S0、P0、Launch、Idle0、P1、Idle1:狀態
x、y、z:邏輯值
圖1示意的是依據本發明一實施例的記憶模組，其可包含複數個記憶單元與一控制電路。
圖2示意的是圖1記憶單元的一實施例。
圖3示意的是圖1記憶模組在進行資料讀取時相關波形時序的一實施例。
圖4示意的是圖1控制電路的一實施例。
圖5示意的是圖4控制電路中相關波形時序的一實施例。
圖6示意的是圖4中供應電壓配置的一實施例。
圖7a與7b示意的是圖4中有限狀態機電路於一實施例中的狀態列表與狀態圖。
圖1示意的是依據本發明一實施例的記憶模組100，其可包括P*Q個記憶單元c[1,1]至c[P,Q]、P條字元線WL[1]至 WL[P]、Q組位元線BL[1]、BLb[1]至BL[Q]、BLb[Q]、P個追隨單元tc[1]至tc[P]、一輔助字元線w0、一組追隨位元線TBL與TBLb、一追隨字元線TWL、K個緩衝器bf[1]至bf[K]、K個感測放大器SA[1]至SA[K]、K個寫入電路WB[1]至WB[K]、兩週邊電路130與140與一控制電路200。數目P、Q、K可以是預設的整數。數目Q可以是數目K的整數倍；例如，數目Q可以是數目K的一倍、兩倍或四倍等。數目K(感測放大器、寫入電路的個數)代表記憶模組100的輸出入數目。
在記憶模組100中，各記憶單元c[p,q](p=1至P，q=1至Q)耦接一對應字元線WL[p]與一組對應位元線BL[q]與BLb[q]，並可儲存一位元的資料。延續圖1，圖2示意的是各記憶單元c[p,q]的一實施例；各記憶單元c[p,q]中可包含一組反相器iA[p,q]與iB[p,q]，以及一組閘通(pass gate)電晶體A[p,q]與B[p,q](如n通道金氧半電晶體)。反相器iA[p,q]與iB[p,q]形成一閂鎖器L[p,q]。電晶體A[p,q]有一受控端(如閘極端)與兩通道端(如汲極端與源極端)，分別耦接字元線WL[p]、位元線BL[q]與閂鎖器L[p,q]的一端。電晶體B[p,q]有一受控端與兩通道端，分別耦接字元線WL[p]、位元線BLb[q]與閂鎖器L[p,q]的另一端。
在圖1的記憶模組100中，各追隨單元tc[p]耦接輔助字元線w0以及追隨位元線TBL與TBLb。各追隨單元tc[p]的電路 可與各記憶單元c[p,q]的電路相同，使各追隨單元tc[p]可反映(追隨)各記憶單元c[p,q]的性質(如響應時間等)。
如圖1所示，在記憶模組100中，追隨字元線TWL可由一節點w1延伸至另一節點w2，再由節點w2延伸至又一節點w3。追隨字元線TWL於節點w1(經節點w2)至節點w3的長度可以正相關於各字元線WL[p]的長度。一實施例中，追隨字元線TWL的線路結構(如線長與線寬)可以趨近或實質等於各字元線WL[p]的線路結構，以反映(追隨)各字元線WL[p]的性質，如等效阻抗、等效負載與響應等。如圖1所示，追隨字元線TWL可由節點w1水平延伸一距離D1至節點w2，再由節點w2反方向延伸相同距離D1(或一近似距離)至節點w3。換言之，追隨字元線TWL於節點w1至w3間的長度可為距離D1的兩倍。如圖1所示，距離D1可以水平跨越位元線BL[J+1]、BLb[J+1]至BL[Q]、BLb[Q]間的空間，而數目J可以是一預設整數；例如，數目Q可以是偶數，數目J則可以等於數目Q的一半。如此，距離D1的兩倍就會等於(或趨近)各字元線WL[p]的長度，因為各字元線WL[p]會水平跨越位元線BL[1]、BLb[1]至BL[J]、BLb[J]以及位元線BL[J+1]、BLb[J+1]至BL[Q]、BLb[Q]。追隨字元線TWL可以不用耦接至任何記憶單元c[p,q]；亦即，追隨字元線TWL可以絕緣於記憶單元c[1,1]至c[P,Q]中的任何一個。
週邊電路130耦接字元線WL[1]至WL[P]，並受控於控制電路200。週邊電路140耦接各組位元線BL[1]、BLb[1] 至BL[Q]、BLb[Q]、感測放大器SA[1]至SA[K]與寫入電路WB[1]至WB[K]，亦受控於控制電路200。
控制電路200接收一時脈CLK，據以控制記憶模組100的運作；控制電路200耦接週邊電路130與140，耦接追隨字元線TWL的節點w1與w3，於一節點n0耦接追隨位元線TBL，並於另一節點n3耦接緩衝器bf[1]至bf[K]。
控制電路200會由節點n3輸出一信號GS，也就是感測放大器SA[1]至SA[K]的致能信號。各感測放大器SA[k]耦接週邊電路140，也經由對應緩衝器bf[k]耦接節點n3，以接收信號GS。
當要在一資料寫入回合將資料寫入至一記憶單元c[p,q]時，控制電路200會控制週邊電路130與140，由週邊電路140將對應位元線BL[q]、BLb[q]導通至寫入電路WB[1]至WB[K]的其中之一WB[k]，並由週邊電路130驅動對應字元線WL[p]，以使記憶單元c[p,q]中的閂鎖器L[p,q](圖2)能被導通至位元線BL[q]與BLb[q]。如此，寫入電路WB[k]便可經由位元線BL[q]與BLb[q]將資料寫入記憶單元c[p,q]。
延續圖1與圖2，圖3示意的是記憶模組100在進行資料讀取時相關訊號的波形時序。如圖3所示，在時脈CLK的一週期T1中，時脈CLK的電壓會於電壓vck1與vck2間交替一次。當要讀取記憶單元c[p,q](圖1)時，隨著時脈CLK在一時點ta1開始由電壓vck1切換至電壓vck2，控制電路200會控制週邊電路130與140，使週邊電路140將對應位元線BL[q]、BLb[q]導通至感測 放大器SA[1]至SA[K]的其中之一SA[k]，並在後一時點ta2使週邊電路130將對應字元線WL[p]的電壓vWL[p]由一電壓vWL1(例如一個無法導通閘通電晶體的電壓)驅動至另一電壓vWL2(例如一個足以導通閘通電晶體的電壓)，以使記憶單元c[p,q]中的閂鎖器L[p,q](圖2)能被導通至位元線BL[q]與BLb[q]。在另一時點ta3，控制電路200開始激發信號GS，也就是使信號GS開始由一個代表未激發的位準v1切換至另一個代表被激發的位準v2。被激發的信號GS會致能感測放大器SA[1]至SA[K]，而被致能的感測器SA[k]便會感測位元線BL[q]與BLb[q]間的電壓差，進而判斷記憶單元c[p,q]中儲存的資料。在後一時點ta4，控制電路200使週邊電路130(圖1)停止驅動字元線WL[p]，使電壓vWL[p]開始由電壓vWL2切換回電壓vWL1。在後一時點ta5，控制電路200開始停止激發信號GS，也就是使信號GS開始從位準v2切換回位準v1。隨著信號GS停止激發，感測放大器SA[1]至SA[K]也失能不再運作。在後一時點ta6，時脈CLK的週期T1結束。如圖3所示，信號GS維持於位準v2的脈寬pw1即是感測放大器SA[1]至SA[K]可受控致能的期間。
延續圖1至圖3，圖4示意的是本發明控制電路200的一實施例。如圖4所示，在本發明的一實施例中，控制電路200可包括一脈寬控制器300、一有限狀態機電路400、兩緩衝器bf1與bf2，以及一反相器iv2。脈寬控制器300中可包括四邏輯閘G1至G4、反相器iv1與iv3以及一延遲電路500。延遲電路500中可包括 一緩衝器bf3。有限狀態機電路400可耦接於一供應電壓Vdd1與一地端電壓Vss1之間，並可包含節點n5、n6與n7；時脈CLK可耦接於節點n7。控制電路200尚可包括其他電路元件，但在不影響本發明技術揭露之情形下已省略。
如圖4所示，在控制電路200中，緩衝器bf1耦接於脈寬控制器300的一節點n1與有限狀態機電路400的節點n5之間，反相器iv2與緩衝器bf2串接於有限狀態機電路400的節點n6與追隨字元線TWL的節點w1之間。有限狀態機電路400可在時脈CLK的觸發下控制記憶模組100的運作狀態，脈寬控制器300則可控制信號GS的時序，包括其脈寬pw1(圖3)。
在脈寬控制器300中，邏輯閘G1可以是反及閘，邏輯閘G2至G4可以是反或閘。邏輯閘G1可包括兩輸入端i1、i2與一輸出端o1，邏輯閘G2可包括兩輸入端i3、i4與一輸出端o2，邏輯閘G3可包括兩輸入端i5、i6與一輸出端o3，邏輯閘G4可包括兩輸入端i7、i8與一輸出端o4。反相器iv1耦接於節點n0與輸入端i1之間，延遲電路500耦接於一節點n2與輸入端i6之間，反相器iv3耦接於輸出端o3與節點n3之間，而節點n3的電壓則可形成信號GS。
如圖4所示，關於邏輯閘G1，追隨位元線TBL可經由節點n0與反相器iv1耦接輸入端i1，追隨字元線TWL的節點w3可耦接輸入端i2，輸出端o1則可耦接節點n1，而節點n1的電壓可形成一信號TBL_LB。如圖4所示，由節點n1可分枝出兩電路途 徑，一電路途徑可使邏輯閘G1的輸出端o1經緩衝器bf1、有限狀態機電路400的節點n5與節點n6、反相器iv2與緩衝器bf2耦接至追隨字元線TWL的節點w1，另一電路途徑則可使邏輯閘G1的輸出端o1經邏輯閘G2、節點n2與延遲電路500、邏輯閘G3與反相器iv3耦接至形成信號GS的節點n3。
在脈寬控制器300中，邏輯閘G2的輸入端i3與輸出端o2可分別耦接節點n1與n2，輸入端i4則可耦接另一節點n4。邏輯閘G3的輸入端i5可耦接節點n2。邏輯閘G4的輸入端i7、i8與輸出端o4可分別耦接一指示信號SCANEN、一指示信號WEI與節點n4。信號SCANEN代表記憶模組100(圖1)是否進行掃描運作。當信號SCANEN為邏輯1時，記憶模組100進行掃描運作；為邏輯0時，記憶模組100不進行掃描運作，故可進行資料讀取或資料寫入。信號WEI則代表記憶模組100是否進行資料讀取。當信號WEI為邏輯0時，記憶模組100進行資料寫入；為邏輯1時，記憶模組100進行資料讀取。
圖7a與7b示意的是有限狀態機電路400在一實施例中的狀態列表與狀態圖。如圖7a與7b所示，在本發明的一實施例中，有限狀態機電路400可在狀態S0、P0、Launch、Idle0、Idle1與P1間切換；節點n5與n7(圖4)的邏輯值可視為有限狀態機電路400的輸入，節點n6的邏輯值可視為有限狀態機電路400的輸出，節點n5、n7與n6的邏輯值在圖7a與7b中以xy/z的形式表示。
延續圖1至圖4，圖5示意的是當記憶模組100(圖1)在進行資料讀取時控制電路200(圖4)中各相關信號的波形時序，其中，電壓vw1、vw3、vTBL、vi5與vi6分別為節點w1、節點w3、追隨位元線TBL(節點n0)、輸入端i5與i6的電壓。在一時點t0，時脈CLK開始由電壓vck1(例如一代表邏輯0的電壓)切換至電壓vck2(例如一代表邏輯1的電壓)。當時脈CLK由電壓vck1切換至電壓vck2時，有限狀態機電路400(圖4)可使節點n6的電壓由供應電壓Vdd1(其可代表邏輯1)改變至地端電壓Vss1(其可代表邏輯0)。隨著節點n6的電壓改變，反相器iv2與緩衝器bf2的運作會在一稍後時點t1使節點w1的電壓vw1(圖5)開始由電壓v3(例如一代表邏輯0的電壓)切換至電壓v4(例如一代表邏輯1的電壓)。由於追隨字元線TWL的長度，節點w3的電壓vw3會在一段延遲時間d1後由電壓v3切換至電壓v4。
隨著追隨字元線TWL的電壓切換至電壓v4，追隨位元線TBL於節點n0的電壓vTBL會在一時點t2後由一初始電壓vpr0開始改變(例如下降)，並在另一時點t3改變至一預設電壓vt0。舉例而言，電壓vt0可以是反相器iv1的翻轉電壓；當節點n0的電壓還未改變此電壓vt0前(即時點t3前)，反相器iv1會將節點n0的電壓判定為邏輯1；當節點n0的電壓改變至此電壓vt0後(即時點t3後)，反相器iv1便轉而將節點n0的電壓判定為邏輯0。因此，反相器iv1會在時點t3後將輸出至輸入端i1的邏輯0切換為邏輯1。響應輸入端i1的輸入改變，邏輯閘G1會在後一時點t4使 節點n1的信號TBL_LB開始由電壓v6(例如說是一代表邏輯1的電壓)切換至電壓v5(例如說是一代表邏輯0的電壓)。
在進行資料讀取期間，信號SCANEN(圖4)與WEI會使邏輯閘G4持續由輸出端o4輸出邏輯0至邏輯閘G2的輸入端i4。因此，當信號TBL_LB在時點t4開始由電壓v6切換至電壓v5時，邏輯閘G2會在後一時點t5使輸入端i5的電壓vi5(圖5)開始由電壓v7(例如一代表邏輯0的電壓)切換至電壓v8(例如一代表邏輯1的電壓)。當輸入端i5的電壓vi5(圖5)在時點t5開始由電壓v7切換為電壓v8時，由於節點n2與輸入端i6間有延遲電路500(圖4)，輸入端i6的電壓vi6仍會維持於電壓v7。因此，隨著電壓vi5在時點t5開始由電壓v7切換至電壓v8，邏輯閘G3與反相器iv3的運作會使節點n3的信號GS在一稍後時點t6開始由位準v1(例如一代表邏輯0的位準)切換至位準v2(例如一代表邏輯1的位準)，也就是開始激發信號GS。亦即，隨著追隨位元線TBL在時點t3改變至預設電壓vt0，反相器iv1、邏輯閘G1與邏輯閘G2、G3與反相器iv3會被帶動進行連串運作，進而在時點t6開始激發信號GS。
當節點n1的信號TBL_LB在時點t4開始由電壓v6切換至電壓v5時，緩衝器bf1會使節點n5的電壓也隨之切換；響應節點n5的電壓切換，有限狀態機電路400會使節點n6的電壓改變至供應電壓Vdd1；反相器iv2與緩衝器bf2的運作會在一時點t7使節點w1的電壓vw1開始由電壓v4切換回電壓v3。亦即，隨著追隨 位元線TBL在時點t3改變至預設電壓vt0，反相器iv1、邏輯閘G1與緩衝器bf1、有限狀態機電路400、反相器iv2與緩衝器bf2也會被帶動進行連串運作，進而在時點t7使節點w1的電壓vw1開始改變(由電壓v4切換回電壓v3)。
當節點w1的電壓vw1在時點t7開始改變，追隨字元線TWL會在延遲時間d1後的另一時點t8(=t7+d1)使節點w3的電壓vw3也開始改變，由電壓v4切換回電壓v3。隨著追隨字元線TWL的電壓回到電壓v3，追隨位元線TBL的電壓vTBL可被回復至電壓vpr0。
隨著電壓vw3在時點t8開始由電壓v4切換回電壓v3，邏輯閘G1會在一稍後時點t9使信號TBL_LB開始由電壓v5切換回電壓v6。連帶地，邏輯閘G2會在後一時點t10使輸入端i5的電壓vi5開始由電壓v8切換回電壓v7，延遲電路500則在延遲時間d2後的另一時點t11(=t10+d2)使輸入端i6的電壓vi6開始由電壓v8切換回電壓v7。隨著輸入端i5與i6的電壓vi5與vi6都切換回電壓v7，邏輯閘G3與反相器iv3的運作會在一時點t12使信號GS開始由位準v2切換回位準v1，停止激發信號GS。亦即，隨著節點w3的電壓vw3在時點t8開始改變，邏輯閘G1、G2、延遲電路500、邏輯閘G3與反相器iv3會被帶動進行連串運作，在時點t12開始停止激發信號GS。
由以上描述可知，本發明對信號GS的脈寬控制可簡述如下。當追隨位元線TBL的電壓vTBL改變至預設電壓vt0時(時 點t3)，脈寬控制器300會在時點t6激發致能信號GS(藉由反相器iv1、邏輯閘G1、G2、G3與反相器iv3在時點t3至t6的運作)，並在時點t7使節點w1的電壓vw1改變(藉由反相器iv1、邏輯閘G1、緩衝器bf1、有限狀態機電路400、反相器iv2與緩衝器bf2在時點t3至t7的運作)。當節點w1的電壓vw1在時點t7改變，追隨字元線TWL在延遲時間d1後的時點t8使節點w3的電壓vw3改變。當節點w3的電壓vw3在時點t8改變，脈寬控制器300在延遲時間d2後的時點t12停止激發致能信號GS(藉由邏輯閘G1、G2、延遲電路500、邏輯閘G3與反相器iv3在時點t8至t12的運作)。
由圖5可知，經由脈寬控制器300的運作，從「開始激發信號GS」(時點t6)到「開始停止激發信號GS」(時點t12)間的時距(以下稱為激發時距AT1)會涵蓋延遲時間d1與d2之和。由於「開始激發信號GS」後還需要一段暫態時間(例如上升時間)才能使信號GS由未激發位準(例如邏輯0的位準)真正到達已激發位準(例如邏輯1的位準)，信號GS真正維持於受激發位準的脈寬係取決於激發時距減去暫態時間的結果。由於信號GS需被傳送至所有感測放大器SA[1]至SA[K](經由緩衝器bf[1]至bf[K])，若記憶模組的輸出入數目(感測放大器的數目K)越多，激發信號GS所面臨的阻抗越大，連帶地，暫態時間也會較長。
在習知技術中，「開始激發信號GS」到「開始停止激發信號GS」間的激發時距是固定的；因此，若記憶模組的輸出 入數目較大，暫態時間較長，信號GS的脈寬(固定激發時距與較長暫態時間之差)就會相對變短，導致信號GS脈寬不足的問題。
相較於先前技術的固定激發時距，在本發明技術中，「開始激發信號GS」到「開始停止激發信號GS」間的激發時距AT1則是自適應的。若記憶模組的輸出入數目K較大，各字元線WL[p]與追隨字元線TWL(圖1)的長度會較長，故延遲時間d1(圖5)也會較長，涵蓋延遲時間d1的激發時距AT1也就隨之變長。如此一來，即使暫態時間較長，信號GS的脈寬(較長激發時距與較長暫態時間之差)也不會不足。
在記憶模組100中，控制電路200本來就會運用追隨字元線TWL追隨各字元線WL[p]的特性與表現，據以動態調整對記憶模組100的控制。本發明脈寬控制器300則進一步擴展追隨字元線TWL的用途，利用既有的追隨字元線TWL進行回授(由輸出端o1至輸入端i2)，以使激發時距AT1長短得以正相關於輸出入數目K，進而確保信號GS具有足夠的脈寬。如此，本發明脈寬控制器300便能一體適用於不同輸出入數目的各種記憶模組。再者，脈寬控制器300中的延遲電路500也不需要太多的串接反相器來延長激發時距AT1，進而減少脈寬控制器300的佈局面積。一實施例中，延遲電路500中的緩衝器bf3可以簡單由兩個串接反相器(未繪示)形成。
延續圖1至圖5，圖6示意的是依據本發明一實施例的供應電壓配置。因應功耗、效能及/或運作上的特殊需求，某些記 憶模組會跨越不同電源領域(power domain)，不同的部份會分別使用不同供應電壓。例如，如圖6所示，各感測放大器SA[k](k=1至K)可以包括兩部份s1[k]與s2[k]，分別屬於兩個電源領域；部份s1[k]可偏壓於供應電壓Vdd1與地端電壓Vss1之間，由供應電壓Vdd1(例如一記憶體供應電壓)供電，部份s2[k]則可偏壓於另一供應電壓Vdd2與另一地端電壓Vss2之間，由供應電壓Vdd2(例如一介面供應電壓)供電。
在一採用雙軌(dual-rail)感測放大機制的實施例中，供應電壓Vdd1與Vdd2是相異的，供應電壓Vdd1可以大於或小於供應電壓Vdd2，地端電壓Vss1與Vss2則可以是耦接在一起的。由於各感測放大器SA[k]的部份s2[k]是由供應電壓Vdd2供電的，感測放大器SA[k]的運作速度會與供應電壓Vdd2的高低相關；連帶地，信號GS的脈寬需求也會與供應電壓Vdd2的高低相關。若供應電壓Vdd2較低，感測放大器SA[k]的運作速度較慢，信號GS的脈寬也應該要變長，讓較慢的感測放大器SA[k]有較長的時間進行感測；若供應電壓Vdd2較高，感測放大器SA[k]的運作速度較快，信號GS的脈寬也可隨之縮短。
為了適應感測放大器SA[k]的供應電壓Vdd2，脈寬控制器300內的延遲電路500(緩衝器bf3)可以和感測放大器SA[k]的部份s2[k]一樣偏壓於供應電壓Vdd2與地端電壓Vss2之間，由供應電壓Vdd2供電。另一方面，脈寬控制器300中內的邏輯閘G1至G4與反相器iv1與iv3，乃至於控制電脈路200中的有限 狀態機電路400、反相器iv2與緩衝器bf1、bf2則可以和感測放大器SA[k]的部份s1[k]一樣偏壓於供應電壓Vdd1與地端電壓Vss1之間，由供應電壓Vdd1供電。如此，延遲電路500的延遲時間d2就會負相關於供應電壓Vdd2的高低；若供應電壓Vdd2較低，延遲電路500的運作速度較慢，延遲時間d2也隨之延長；若供應電壓Vdd2較高，延遲電路500的運作速度較快，延遲時間d2也隨之縮短。由於信號GS的激發時距AT1涵蓋了延遲電路500的延遲時間d2(圖5)，激發時距AT1長短也會和延遲時間d2一樣負相關於供應電壓Vdd2的高低；若供應電壓Vdd2較低，激發時距AT1與信號GS的脈寬會適應性地延長；若供應電壓Vdd2較高，激發時距AT1與信號GS的脈寬則會適應性地縮短。
在雙軌感測放大機制的另一實施例中，緩衝器bf1及/或bf2也可以偏壓於供應電壓Vdd2與地端電壓Vss2之間，與輔助延遲電路500一起使激發時距AT1(圖5)負相關於供應電壓Vdd2。又一實施例中，緩衝器bf1及/或bf2偏壓於供應電壓Vdd2與地端電壓Vss2之間，延遲電路500可省略，邏輯閘G3可以是一反相器，耦接於節點n2與反相器iv3之間。
相較於雙軌感測放大機制，在另一類的單軌感測放大機制的實施例中，供應電壓Vdd2可以等於供應電壓Vdd1，亦即，控制電路200與各感測放大器SA[k]均屬於同一電源領域，統一由供應電壓Vdd1供電。
總結來說，在習知技術中，感測放大器的致能信號受限於固定的激發時距，無法適應各種記憶模組的不同需求。相較之下，本發明技術可擴展既有追隨字元線的用途，在本發明脈寬控制器中利用追隨字元線的回授使激發時距可以正相關於輸出入數目，以適應不同輸出入數目的各種記憶模組。再者，因應雙軌感測放大機制，本發明脈寬控制器的不同部份也可以分別屬於不同電源領域，使致能信號的激發時距可以負相關於感測放大器的供應電壓，進而適應不同供應電壓配置的各種記憶模組。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:控制電路
300:脈寬控制器
400:有限狀態機電路
500:延遲電路
TBL:追隨位元線
TWL:追隨字元線
n0-n7、w1-w3:節點
G1-G4:邏輯閘
i1-i8:輸入端
o1-o4:輸出端
iv1-iv3:反相器
bf[1]-bf[K]、bf1-bf3:緩衝器
SA[1]-SA[K]:感測放大器
CLK:時脈
GS、TBL_LB、SCANEN、WEI:信號
Vdd1:供應電壓
Vss1:地端電壓

Claims (20)

  1. 一種可改良感測放大時序適應性的記憶模組，包含：至少一位元線、至少一字元線、一追隨位元線與一追隨字元線；該追隨字元線包含一前節點與一後節點，且於該前節點與該後節點間的長度係正相關於各該字元線的長度；至少一記憶單元，各該記憶單元耦接該至少一位元線的其中之一以及該至少一字元線的其中之一；至少一追隨單元，耦接該追隨位元線；至少一感測放大器，各該感測放大器耦接該至少一位元線的其中之一，並接收一致能信號；各該感測放大器在該致能信號被激發(activated/asserted)時受控致能，並在該致能信號被停止激發時失能；以及一脈寬控制器，耦接於該追隨位元線、該前節點與該後節點，並提供該致能信號；其中：當該追隨位元線的電壓改變至一預設電壓時，該脈寬控制器激發該致能信號，並使該前節點的電壓改變；當該前節點的電壓改變，該追隨字元線在一第一延遲時間後使該後節點的電壓改變；以及當該後節點的電壓改變，該脈寬控制器在一第二延遲時間後停止激發該致能信號。
  2. 如請求項1所述的記憶模組，其中該脈寬控制器有一部份係由一第一供應電壓供電，各該感測放大器至少有一部份係由一第二供應電壓供電；該第一供應電壓與該第二供應電壓相異，且該第二延遲時間的長短係負相關於該第二供應電壓的大小。
  3. 如請求項1所述的記憶模組，其中，該脈寬控制器有兩部份係分別由兩相異供應電壓供電，且該第二延遲時間的長短係負相關於該兩相異供應電壓的其中之一。
  4. 如請求項1所述的記憶模組，其中該脈寬控制器包含一第一邏輯閘，該第一邏輯閘包含一第一輸入端、一第二輸入端與一第一輸出端，分別耦接該追隨位元線、該後節點與一第一節點；該脈寬控制器係於一第三節點形成該致能信號，並且，當該記憶模組進行資料讀取時，該第三節點的電壓係受控於該第一節點的電壓。
  5. 如請求項4所述的記憶模組，其中，該脈寬控制器更包含一第一反相器，耦接於該追隨位元線與該第一輸入端之間。
  6. 如請求項4所述的記憶模組，其中該第一邏輯閘係一反及閘。
  7. 如請求項4所述的記憶模組，其中，該脈寬控制器更包含一第三邏輯閘與一延遲電路；該第三邏輯閘包含一第五輸入端、一第六輸入端與一第三輸出端，該第五輸入端耦接一第 二節點，該延遲電路耦接於該第二節點與該第六輸入端之間，且該第三輸出端耦接該第三節點；當該記憶模組進行資料讀取時，該第二節點的電壓係受控於該第一節點的電壓。
  8. 如請求項7所述的記憶模組，其中，該脈寬控制器更包含一第三反相器，耦接於該第三輸出端與該第三節點之間。
  9. 如請求項7所述的記憶模組，其中，該第一邏輯閘與該延遲電路係分別由一第一供應電壓與一第二供應電壓供電，且該第一供應電壓與該第二供應電壓相異。
  10. 如請求項9所述的記憶模組，其中，各該感測放大器至少有一部分係由該第二供應電壓供電。
  11. 如請求項7所述的記憶模組，其中，該脈寬控制器更包含一第二邏輯閘；該第二邏輯閘包含一第三輸入端、一第四輸入端與一第二輸出端，分別耦接該第一節點，一第四節點與該第二節點。
  12. 如請求項11所述的記憶模組，其中，該脈寬控制器更包含一第四邏輯閘；該第四邏輯閘包含一第七輸入端、一第八輸入端與一第四輸出端，分別耦接一第一指示信號、一第二指示信號與該第四節點。
  13. 如請求項12所述的記憶模組，其中，該第二邏輯閘、該第三邏輯閘與該第四邏輯閘均係反或閘。
  14. 如請求項1所述的記憶模組更包含一有限狀態機電路，耦接於該脈寬控制器與該前節點之間；其中，當該脈寬控 制器使該前節點的電壓改變時，係使該有限狀態機電路改變該前節點的電壓。
  15. 如請求項14所述的記憶模組，其中，該脈寬控制器包含一第一節點，該有限狀態機電路包含一第五節點與一第六節點；該第五節點耦接該第一節點，且該六節點耦接該前節點。
  16. 如請求項15所述的記憶模組，其中，該有限狀態機電路更包含一第七節點，耦接於一時脈。
  17. 如請求項15所述的記憶模組更包含一第二反相器，耦接於該第六節點與該前節點之間。
  18. 一種可改良感測放大時序適應性的記憶模組，包含：至少一位元線、至少一字元線、一追隨位元線與一追隨字元線；該追隨字元線由一前節點延伸至一後節點，且於該前節點至該後節點的長度係正相關於各該字元線的長度；至少一記憶單元，各該記憶單元耦接該至少一位元線的其中之一以及該至少一字元線的其中之一；至少一追隨單元，耦接該追隨位元線；至少一感測放大器，各該感測放大器耦接該至少一位元線的其中之一，並更耦接於一第三節點；各該感測放大器係在該第三節點的電壓為一第一位準時失能，並在該第三節點的電壓為一第二位準時受控致能；以及 一第一邏輯閘，包含一第一輸入端、一第二輸入端與一第一輸出端，分別耦接該追隨位元線、該後節點與該前節點；其中：當該記憶模組進行資料讀取時，該第三節點的電壓係受控於該第一輸出端的電壓。
  19. 如請求項18所述的記憶模組更包含一第三邏輯閘與一延遲電路；其中，該第三邏輯閘包含一第五輸入端、一第六輸入端與一第三輸出端；該第五輸入端耦接一第二節點，該延遲電路耦接於該第二節點與該第六輸入端之間，該第三輸出端耦接該第三節點，且該第二節點耦接該第一輸出端。
  20. 如請求項19所述的記憶模組，其中，該第一邏輯閘與該延遲電路係分別由兩相異供應電壓供電。
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