JP2012093436A - ディスプレイ装置及びこれを備える電子機器 - Google Patents

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Abstract

【課題】フリッカを発生させることなくメモリ回路を各画素に組み込むディスプレイ装置等を提供する。
【解決手段】ディスプレイ装置は、マトリクス状に配置された複数の画素を有する。各画素Ｐｊｉは、第１の電極２０と第２の電極２４との間の電位差に応じて透過可能な光量が変化する光透過素子２２と、第１の電極２０にある電位を記憶しておくメモリ回路２５とを有する。ディスプレイ装置は、更に、周期的にメモリ回路２５をリフレッシュするコントローラを有する。コントローラは、リフレッシュタイミングで第１の電極２０が第２の電極２４に対して正の電位を有する場合に、メモリ回路２５に第１の電極２０での電位を記憶させ、第２の電極２４に第１の所定電圧を印加して第１の電極２０での電位を第１の所定電圧の分だけ増大させ、第１の電極２０にある電荷を放電させて第１の電極２０が第２の電極２４に対して負の電位を有するようにする。
【選択図】図２

Description

本発明は、各画素にメモリ回路が組み込まれているディスプレイ装置及びこれを備える電子機器に関する。
行及び列のマトリクス状に配置された複数の画素を有するディスプレイ装置において画像を表示する場合に、従来、画素へは、動画又は静止画のいずれの表示モードでもドライバによってデータが書き込まれる。特に静止画表示時には、常に同じデータが画素へ書き込まれている。そこで、各画素にメモリを設け、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止し、消費電力を削減することが提案されている（例えば、特許文献１を参照）。この技術は、一般にＭＩＰ（Memory in Pixel）技術として知られている。
一般的に、ＭＩＰ技術では、データを保持するためのメモリとして、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられる。ＳＲＡＭがトランジスタによる順序回路で構成される一方、ＤＲＡＭはトランジスタ及びキャパシタ各１つずつで構成されるので、回路面積の縮小化及び画素ピッチの狭小化の点で、ＤＲＡＭの方が有利である。しかし、ＤＲＡＭは、キャパシタに蓄えられた微小電荷を保持するためにリフレッシュ動作を要する。ＤＲＡＭを用いた画素回路の例は、例えば、国際公開第２００４／０９０８５４（Ａ１）号パンフレット（特許文献２）に記載されている。
特開２００７−３２８３５１号公報 国際公開第２００４／０９０８５４（Ａ１）号パンフレット
しかし、液晶セルに電圧が印加されていない状態で黒色を表示するノーマリブラックの液晶ディスプレイ装置では、ＭＩＰ回路をＤＲＡＭ構成とした場合に、白色表示時にフリッカが生ずるという問題があった。
本発明は、このような問題を鑑み、フリッカを発生させることなくメモリ回路を各画素に組み込むディスプレイ装置及びこれを備える電子機器を提供することを目的とする。
上記目的を達成するために、マトリクス状に配置された複数の画素を有し、夫々の画素は、第１及び第２の電極と、前記第１の電極と前記第２の電極との間の電位差に応じて透過可能な光量が変化する光透過素子と、前記第１の電極にある電位を記憶しておくメモリ回路とを有するディスプレイ装置であって、周期的に前記メモリ回路をリフレッシュするコントローラを有し、前記コントローラは、リフレッシュタイミングで前記第１の電極が前記第２の電極に対して正の電位を有する場合に、前記メモリ回路に前記第１の電極での電位を記憶させ、前記第２の電極に第１の所定電圧を印加して前記第１の電極での電位を前記第１の所定電圧の分だけ増大させ、前記第１の電極にある電荷を放電させて前記第１の電極が前記第２の電極に対して負の電位を有するようにする、ディスプレイ装置が提供される。
望ましい実施形態で、前記コントローラは、リフレッシュタイミングで前記第１の電極が前記第２の電極に対して負の電位を有する場合に、前記メモリ回路に前記第１の電極にある電位を記憶させ、前記第２の電極に前記第１の所定電圧より低い第２の所定電圧を印加し且つ前記第１の電極に前記第１の所定電圧を印加して前記光透過素子をプリチャージし、前記第１の電極が前記第２の電極に対して正の電位を有するようにすることができる。
望ましい実施形態で、前記メモリ回路はＤＲＡＭを有してよい。
本実施形態に係るディスプレイ装置は、前記複数の画素の各列ごとに夫々設けられ該複数の画素の夫々に給電する複数のソースラインと、前記画素の各行ごとに夫々設けられ該複数の画素の夫々に前記給電を制御する制御信号を供給する複数のゲートラインとを更に有し、各画素は、対応するソースラインと前記第１の電極との間に配置され、対応するゲートライン上の制御信号に応答して前記第１の電極を前記対応するソースラインに接続する第１のスイッチング素子を有し、各画素のメモリ回路は、前記第１の電極での電位を記憶するキャパシタと、前記第１の電極と前記キャパシタとの間に配置され、前記第１の電極を前記キャパシタに接続するよう前記コントローラによって制御される第２のスイッチング素子と、前記第１の電極と前記対応するソースラインとの間に配置され、前記第１の電極を前記対応するソースラインに接続して前記第１の電極にある電荷を放電させるよう前記コントローラによって制御される第３のスイッチング素子と、前記キャパシタと前記第２のスイッチング素子との間に接続されている制御端子を有し、前記第１の画素電極と前記第３のスイッチング素子との間に配置され、前記第３のスイッチング素子を介して接続される前記対応するソースラインと前記制御端子との間の電位差に応じて導通する第４のスイッチング素子とを有する。
本実施形態に係るディスプレイ装置の変形例で、前記第１のスイッチング素子は、前記対応するソースラインと前記第１の電極との間にではなく、各画素のメモリ回路に含まれ、前記第４のスイッチング素子と並列に配置されてよい。この場合に、前記第３のスイッチング素子は、前記ソースライン上の電圧が前記第１の電極に印加されるように前記第１の電極を前記第１のスイッチング素子を介して前記ソースラインに接続するよう前記コントローラによって制御される。
本実施形態に係るディスプレイ装置の他の変形例で、前記第１のスイッチング素子及び前記第４のスイッチング素子の並列配置は、前記第３のスイッチング素子と入れ換えられて、前記対応するソースラインに直接に接続されてよい。具体的に、第４のスイッチング素子は、前記キャパシタと前記第２のスイッチング素子との間に接続されている制御端子を有し、前記第３のスイッチング素子と前記対応するソースラインとの間に配置され、該対応するソースラインと前記制御端子との間の電位差に応じて導通して前記第３のスイッチング素子を前記対応するソースラインに接続することができる。
本実施形態に係るディスプレイ装置で、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子及び前記第４のスイッチング素子は薄膜トランジスタ（ＴＦＴ）であってよい。
望ましい実施形態で、前記光透過素子は液晶セルであってよい。また、望ましくは、前記液晶セルは、前記第１の電極と前記第２の電極との間の電位差が零である場合に光を透過しない。
望ましい実施形態で、本発明のディスプレイ装置は、携帯電話機、パーソナルデジタルアシスタント（ＰＤＡ）、携帯オーディオプレーヤ及び携帯ゲーム機のような、電力消費が制限されるバッテリー駆動の携帯機器や、ポスターのように広告宣伝を表示するモニター等の電子機器に組み込まれて使用されてよい。
本発明により、フリッカを発生させることなくメモリ回路を各画素に組み込むディスプレイ装置及びこれを備える電子機器を提供することが可能となる。
本発明の実施形態に係るディスプレイ装置のブロック構成図である。 本発明の実施形態に係る画素構成の例を示す回路図である。 図２に示される画素回路を従来技術に従う駆動方式により動作させた場合のタイミングチャートである。 ノーマリブラックの液晶セルの両端電圧と透過率との関係を示す図である。 図２に示される画素回路を本発明の実施形態に従う駆動方式により動作させた場合のタイミングチャートである。 本発明の実施形態に係る画素構成の第２の例を示す回路図である。 図６に示される画素回路を従来技術に従う駆動方式により動作させた場合のタイミングチャートである。 図６に示される画素回路を本発明の実施形態に従う駆動方式により動作させた場合のタイミングチャートである。 本発明の実施形態に係る画素構成の第３の例を示す回路図である。 本発明の実施形態に係るディスプレイ装置を備えた電子機器の例を示す。
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
図１は、本発明の実施形態に係るディスプレイ装置の構成を表すブロック図である。図１のディスプレイ装置１０は、表示パネル１１と、ソースドライバ１２と、ゲートドライバ１３と、コモンドライバ１４と、コントローラ１５とを有する。
表示パネル１１は、行及び列のマトリクス状に配置されている複数の画素Ｐ１１〜Ｐｎｍ（ｍ、ｎは整数）を有する。表示パネル１１は、更に、画素の列又は行ごとに設けられている複数の信号線（「ソースライン」とも呼ばれる。）Ｓ１、Ｓ２、・・・Ｓｍと、ソースラインＳ１〜Ｓｍと直交するよう画素の行又は列ごとに設けられている複数の走査線（「ゲートライン」とも呼ばれる。）Ｇ１、Ｇ２、・・・Ｇｎとを有する。
ソースドライバ１２は、画像データ信号に従ってソースラインＳ１〜Ｓｍを駆動する信号線駆動回路であり、ソースラインＳ１〜Ｓｍを介して画素Ｐ１１〜Ｐｎｍの夫々へ信号電圧を印加する。ゲートドライバ１３は、ゲートラインＧ１〜Ｇｎを順次に駆動する走査線駆動回路であり、ゲートラインＧ１〜Ｇｎを介して画素Ｐ１１〜Ｐｎｍの夫々について信号電圧の印加を制御する。ゲートドライバ１３は、例えばインターレース方式又はプログレッシブ方式等の走査方式に従って、行単位で画素を選択し、それらの選択された画素にソースラインを介して信号電圧が印加されるようにする。コモンドライバ１４は、共通電極ラインＣＥ１、ＣＥ２、・・・ＣＥｎを介して、全ての画素Ｐ１１〜Ｐｎｍに共通である共通電極へのバイアス電圧を毎フレームごとに反転駆動する共通電極駆動回路である。コントローラ１５は、ソースドライバ１２、ゲートドライバ１３及びコモンドライバ１４を同期させ、それらの動作を制御する。
画素Ｐ１１〜Ｐｎｍは、夫々、画素電極と共通電極とに挟まれた光透過素子を有する。光透過素子は、両端電圧に応じて透過可能な光量を変化させ、例えば液晶セルであってよい。信号電圧が走査信号に応答して画素電極に印加されることで、液晶セルの両端に電位差が生じる。液晶分子の配向は液晶セルの両端電圧に依存して変化するので、液晶セルによって透過又は反射される光の量も変化する。画素Ｐ１１〜Ｐｎｍは、このような光透過素子の特性を利用して表示を行うことができる。各画素Ｐ１１〜Ｐｎｍは、更に、画素電極に印加された信号電圧を記憶しておくメモリ回路を有する。静止画像表示モードでは、各画素Ｐ１１〜Ｐｎｍは、ソースラインＳ１〜Ｓｍを介して供給される信号電圧に代えて、内蔵のメモリに記憶されている電圧に基づき表示を行う。従って、静止画像表示モードでは、ソースドライバ１２を停止させることが可能であり、一方、ディスプレイ表示パネル１１は連続的に静止画を表示することができる。
図２は、本発明の実施形態に係る画素構成の例を示す回路図である。
画素Ｐｊｉ（ｉ及びｊは整数であり、１≦ｉ≦ｍ且つ１≦ｊ≦ｎ。）は、その画素が属するｉ番目の列に対して設けられているソースラインＳｉと、その画素が属するｊ番目の行に対して設けられているゲートラインＧｊとの交差領域に配置されている。更に、ゲートラインＧｊと並行するよう画素の行ごとにＣＳラインＣＳｊが設けられている。
画素Ｐｊｉは、画素電極２０と、第１のスイッチング素子２１と、液晶セル２２と、保持キャパシタ２３と、共通電極２４とを有する。明瞭さのために、本例では、液晶セル２２は、画素電極２０と共通電極２４との間にキャパシタの形で表されている。共通電極２４は、全ての画素Ｐ１１〜Ｐｎｍに共通な電極であり、共通電極ラインＣＥｊを介してコモンドライバ１４に接続されている（図１）。
第１のスイッチング素子２１は、画素電極２０とソースラインＳｉとの間に配置されており、その制御端子をゲートラインＧｊに接続されている。第１のスイッチング素子２１は、ゲートラインＧｊ上の走査信号に応答して導通し、画素電極２０をソースラインＳｉに接続する。これにより、画素電極２０にソースラインＳｉ上の信号電圧が印加される。第１のスイッチング素子２１としては、一般的に、薄膜トランジスタ（ＴＦＴ）が用いられる。本例では、第１のスイッチング素子２１はＮ形ＴＦＴとして表されており、走査信号がハイであるときに導通する。
保持キャパシタ２３は、画素電極２０とＣＳラインＣＳｊとの間に配置されており、第１のスイッチング素子２１が非導通状態（オフ状態）となってから次に導通（オン）するまでの間、画素電極２０と共通電極２４との間に現れた電位差を保持する。場合により、保持キャパシタ２３は、ＣＳラインＣＳｊではなく共通電極２４に接続されているように表されることもある。
画素Ｐｊｉは、画素電極２０、第１のスイッチング素子２１、液晶セル２２、保持キャパシタ２３及び共通電極２４に加えて、メモリ回路２５を更に有する。メモリ回路２５は、第２、第３及び第４のスイッチング素子２６、２７、２８と、サンプリングキャパシタ２９とを有する。例えば、第２、第３及び第４のスイッチング素子２６〜２８はＴＦＴであってよく、本例ではＮ形ＴＦＴとして表されている。サンプリングキャパシタ２９は、一方の端子をソースラインＳｉに接続され、他方の端子を第２のスイッチング素子２６を介して画素電極２０に接続されている。
画素Ｐｊｉには、更に、サンプリングラインＳＭｊ及びリフレッシュラインＲＥｊが通されている。サンプリングライン及びリフレッシュラインは、画素の行又は列ごとに設けられ、本例では、いずれのラインも、画素が行単位で選択されることから行ごとに設けられている。
第２のスイッチング素子２６の制御端子はサンプリングラインＳＭｊに接続されている。第３のスイッチング素子２７及び第４のスイッチング素子２８は直列に接続されて、ソースラインＳｉと画素電極２０との間に挿入されている。第３のスイッチング素子２７の制御端子は、リフレッシュラインＲＥｊに接続されている。第４のスイッチング素子２８の制御端子は、サンプリングキャパシタ２９と第２のスイッチング素子２６との間に接続されている。サンプリングキャパシタ２９並びに第２及び第４のスイッチング素子２６、２８はＤＲＡＭを形成する。
次いで、図２に示される画素回路を有する本発明の実施形態に係る液晶ディスプレイ装置が、画素電極へ電圧が印加されていない状態で黒色を表示するノーマリブラックの液晶ディスプレイ装置であるとして、白色表示状態での反転駆動動作について説明する。
図３は、図２に示される画素回路を従来技術に従う駆動方式により動作させた場合のタイミングチャートである。
初期状態（〜Ｔ１１）で、画素電極２０の電位（以下、「画素電圧」と称する。）Ｖｐｉｘはハイ（例えば、５ボルト（Ｖ））であり、共通電極２４（及びＣＳラインＣＳｊ）の電位（以下、「コモン電圧」と称する。）ＶＣＥはロー（例えば、０Ｖ）である。従って、液晶セル２２の両端電圧は＋５Ｖである。このとき、第１、第２、第３及び第４のスイッチング素子２１、２６〜２８はオフ状態にある。
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊは、例えばコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、第２のスイッチング素子２６とサンプリングキャパシタ２９との間にある電位（以下、「サンプリング電圧」と称する。）Ｖｓは、ハイに相当する電圧を示す。サンプリングラインＳＭｊは、その後、時間Ｔ１２でローに駆動されるが、サンプリング電圧Ｖｓはサンプリングキャパシタ２９の働きによってハイのまま保持される。
続く期間Ｔ１３〜Ｔ１４に液晶セル２２及び保持キャパシタ２３をプリチャージするために、ゲートラインＧｊがゲートドライバ１３によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ１２によってハイに駆動される。これにより、第１のスイッチング素子２１はオンし、画素電極２０はソースラインＳｉに接続される。また、プリチャージ期間の開始時Ｔ１３に、コモン電圧ＶＣＥはコモンドライバ１４によってハイに駆動される。
プリチャージ期間の終了時Ｔ１４に、ゲートラインＧｊはゲートドライバ１３によってローに駆動され、第１のスイッチング素子２１はオフする。次いで、ソースラインＳｉはソースドライバ１２によってローに駆動されるが、コモン電圧ＶＣＥはハイのままである。
その後、時間Ｔ１５で、リフレッシュラインＲＥｊは、例えばコントローラ１４によってハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。このとき第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはハイであるから、第４のスイッチング素子２８はオンする。従って、画素電極２０は、第３スイッチング素子２７及び第４のスイッチング素子２８を介してソースラインＳｉに接続され、画素電圧Ｖｐｉｘはローとなる。リフレッシュラインＲＥｊは時間Ｔ１６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。従って、液晶セル２２の両端電圧は−５Ｖであり、符号が反転される。
この状態で、次のサンプリングタイミングＴ２１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊはコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、サンプリング電圧Ｖｓは、画素電極２０に接続されるので、ローに相当する電圧を示す。その後、時間Ｔ２２で、サンプリングラインＳＭｊはローに駆動される。
続く期間Ｔ２３〜Ｔ２４に表示セル２２及び保持キャパシタ２３をプリチャージするために、ゲートラインＧｊがゲートドライバ１３によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ１２によってハイに駆動される。これにより、第１のスイッチング素子２１はオンし、画素電極２０はソースラインＳｉに接続される。よって、画素電圧Ｖｐｉｘはハイに駆動される。また、プリチャージ期間の開始時Ｔ２３に、コモン電圧ＶＣＥはコモンドライバ１４によってローに駆動される。
プリチャージ期間の終了時Ｔ２４に、ゲートラインＧｊはゲートドライバ１３によってローに駆動され、第１のスイッチング素子２１はオフする。次いで、ソースラインＳｉはソースドライバ１２によってローに駆動される。
その後、時間Ｔ２５で、リフレッシュラインＲＥｊはコントローラ１４によってハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。しかし、第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはこのときローであるから、第４のスイッチング素子２８はオフしたままである。従って、第４のスイッチング素子２８がオフしているので、画素電極２０はソースラインＳｉに接続されず、画素電圧Ｖｐｉｘはハイのままである。リフレッシュラインＲＥｊは時間Ｔ２６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々再び反転されて、ハイ／ローが入れ替わり、初期状態に戻る。従って、液晶セル２２の両端電圧は＋５Ｖであり、再び符号が反転される。
しかし、従来技術に従う駆動方式では、液晶セル２２の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作において、液晶セル２２の両端電圧が０Ｖになってしまう期間（プリチャージ期間の開始Ｔ１３からリフレッシュ期間の開始Ｔ１５までの期間）がある。従って、画素は、本来白色を表示すべきところ、この期間は黒色を表示する。液晶セル２２の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作中に液晶セル２２の両端電圧が０Ｖとなる期間は、例えば１００マイクロ秒（μｓｅｃ）といった極めて短い時間であるが、人間の眼にフリッカとして認知されるには十分な時間である。これは、リフレッシュ周期を短くすることで対処可能であるが、消費電力量が増大するので、ＭＩＰ回路を用いる意義が失われる。
図４は、ノーマリブラックの液晶セルの両端電圧と透過率との関係を示す図である。図４のグラフで、横軸は電圧を表し、縦軸は透過率を表す。ディスプレイ装置の方式に応じて、縦軸は代替的に反射率であってもよい。
グラフにおいて、透過率を表す曲線は、４〜５Ｖといった高電圧でよりも、０〜２Ｖといった低電圧でより平坦である。これは、黒色表示よりも白色表示で電圧変化によるフリッカが起こりやすいことを意味する。また、透過率の応答性は、グラフ中矢印で示されているように、低電圧でよりも高電圧での方が速いので、フリッカは、黒色表示でよりも白色表示で悪化する。
図５は、図２に示される画素回路を本発明の実施形態に従う駆動方式により動作させた場合のタイミングチャートである。
初期状態（〜Ｔ１１）で、画素電圧Ｖｐｉｘはハイであり、コモン電圧ＶＣＥはローである。従って、液晶セル２２の両端電圧は＋５Ｖである。このとき、第１、第２、第３及び第４のスイッチング素子２１、２６〜２８はオフ状態にある。
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊは、例えばコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、第２のスイッチング素子２６とサンプリングキャパシタ２９との間に現れるサンプリング電圧Ｖｓは、ハイに相当する電圧を示す。サンプリングラインＳＭｊは、その後、時間Ｔ１２でローに駆動されるが、サンプリング電圧Ｖｓはサンプリングキャパシタ２９の働きによってハイのまま保持される。
続く期間Ｔ１３〜Ｔ１４に、ソースラインＳｉがソースドライバ１２によってハイに駆動され、コモン電圧ＶＣＥはコモンドライバ１４によってハイに駆動される。従って、容量結合の効果により、画素電極２０に現れる画素電圧Ｖｐｉｘは、共通電極２４に印加されたコモン電圧ＶＣＥの分だけ増大し、＋１０Ｖとなる。従って、液晶セル２２の両端電圧は、従来技術に従う駆動方式で見られたように０Ｖになることなく、Ｖｐｉｘ−ＶＣＥ＝（＋１０Ｖ）−（＋５Ｖ）＝＋５Ｖに保たれる。
プリチャージ期間の終了時Ｔ１４に、ソースラインＳｉはソースドライバ１２によってローに駆動される。コモン電圧ＶＣＥはハイのままである。
その後、時間Ｔ１５で、リフレッシュラインＲＥｊは、例えばコントローラ１４によってハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。このとき第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはハイであるから、第４のスイッチング素子２８はオンする。従って、画素電極２０は、第３スイッチング素子２７及び第４のスイッチング素子２８を介してソースラインＳｉに接続され、画素電圧Ｖｐｉｘはローとなる。リフレッシュラインＲＥｊは時間Ｔ１６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。従って、液晶セル２２の両端電圧は−５Ｖであり、符号が反転される。
液晶セル２２の両端電圧の符号をマイナス（−）からプラス（＋）に反転させる動作については、図３を参照して上述した従来技術に従う駆動方式と同じであるから、ここでは詳述しない。
図５に示される駆動方式によれば、白色表示時に液晶セル２２の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作において、本来のプリチャージ期間に相当する期間にゲートラインをハイに駆動しないことで、液晶セルの両端電圧が０Ｖとなることを防ぐことが可能である。言い換えると、プリチャージ期間をスキップすることで、フリッカの発生を防ぐことが可能である。このために、コントローラ１５は、メモリ回路２５のリフレッシュタイミングで画素電極２０が共通電極２４に対して正の電位を有する場合に、メモリ回路２５に画素電極２０での電位を記憶させ、次いで、コモン電極２４に所定電圧（＝ハイ）を印加して画素電極２０での電位をその電圧の分だけ増大させ、最終的に、画素電極２０にある電荷を放電させて画素電極２０が共通電極２４に対して負の電位を有するようにする。また、当該駆動方式は、リフレッシュ周期を短くしたり、回路を変更又は追加したりする必要がないので、消費電力及び回路規模の点でも有利である。
図６は、本発明の実施形態に係る画素構成の第２の例を示す回路図である。本例の回路で、第１のスイッチング素子２１は、画素電極２０とソースラインＳｉとの間ではなく、メモリ回路２５’に含まれ、第４のスイッチング素子２８と並列に配置されている。従って、ソースラインＳｉに直接に接続されるスイッチング素子は第３のスイッチング素子２７のみである。本例の回路は、図２に示される回路と比較して、ソースラインＳｉのキャパシタンスが小さく且つ漏れ電流路の数が少ない点で有利である。
以下、ノーマリブラックの液晶ディスプレイ装置を例として、図６に示される画素回路の白色表示状態での反転駆動動作について説明する。
図７は、図６に示される画素回路を従来技術に従う駆動方式により動作させた場合のタイミングチャートである。
初期状態（〜Ｔ１１）で、Ｖｐｉｘはハイであり、コモン電圧ＶＣＥはローである。従って、液晶セル２２の両端電圧は＋５Ｖである。このとき、第１、第２、第３及び第４のスイッチング素子２１、２６〜２８はオフ状態にある。
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊはコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、第２のスイッチング素子２６とサンプリングキャパシタ２９との間に現れるサンプリング電圧Ｖｓは、ハイに相当する電圧を示す。サンプリングラインＳＭｊは、その後、時間Ｔ１２でローに駆動されるが、サンプリング電圧Ｖｓはサンプリングキャパシタ２９の働きによってハイのまま保持される。
続く期間Ｔ１３〜Ｔ１４に液晶セル２２及び保持キャパシタ２３をプリチャージするために、ゲートラインＧｊがゲートドライバ１３によってハイに駆動され、リフレッシュラインＲＥｊがコントローラ１４によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ１２によってハイに駆動される。これにより、第１のスイッチング素子２１及び第３のスイッチング素子２７はオンし、画素電極２０はソースラインＳｉに接続される。また、プリチャージ期間の開始時Ｔ１３に、コモン電圧ＶＣＥはコモンドライバ１４によってハイに駆動される。
プリチャージ期間の終了時Ｔ１４に、ゲートラインＧｊ及びリフレッシュラインＲＥｊはローに駆動され、第１のスイッチング素子２１及び第３のスイッチング素子２７はオフする。次いで、ソースラインＳｉはソースドライバ１２によってローに駆動されるが、コモン電圧ＶＣＥはハイのままである。
その後、時間Ｔ１５で、リフレッシュラインＲＥｊが再びハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。このとき第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはハイであるから、第４のスイッチング素子２８はオンする。従って、画素電極２０は、第３スイッチング素子２７及び第４のスイッチング素子２８を介してソースラインＳｉに接続され、画素電圧Ｖｐｉｘはローとなる。リフレッシュラインＲＥｊは時間Ｔ１６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。従って、液晶セル２２の両端電圧は−５Ｖであり、符号が反転される。
この状態で、次のサンプリングタイミングＴ２１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊはコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、サンプリング電圧Ｖｓは、画素電極２０に接続されるので、ローに相当する電圧を示す。その後、時間Ｔ２２で、サンプリングラインＳＭｊはローに駆動される。
続く期間Ｔ２３〜Ｔ２４に表示セル２２及び保持キャパシタ２３をプリチャージするために、ゲートラインＧｊがゲートドライバ１３によってハイに駆動され、リフレッシュラインＲＥｊがコントローラ１４によってハイに駆動され、同時に、ソースラインＳｉがソースドライバ１２によってハイに駆動される。これにより、第１のスイッチング素子２１及び第３のスイッチング素子２７はオンし、画素電極２０はソースラインＳｉに接続される。よって、画素電圧Ｖｐｉｘはハイに駆動される。また、プリチャージ期間の開始時Ｔ２３に、コモン電圧ＶＣＥはコモンドライバ１４によってローに駆動される。
プリチャージ期間の終了時Ｔ２４に、ゲートラインＧｊ及びリフレッシュラインＲＥｊはローに駆動され、第１のスイッチング素子２１及び第３のスイッチング素子２７はオフする。次いで、ソースラインＳｉはソースドライバ１２によってローに駆動される。
その後、時間Ｔ２５で、リフレッシュラインＲＥｊは再びハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。しかし、第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはこのときローであるから、第４のスイッチング素子２８はオフしたままである。従って、第４のスイッチング素子２８がオフしているので、画素電極２０はソースラインＳｉに接続されず、画素電圧Ｖｐｉｘはハイのままである。リフレッシュラインＲＥｊは時間Ｔ２６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々再び反転されて、ハイ／ローが入れ替わり、初期状態に戻る。従って、液晶セル２２の両端電圧は＋５Ｖであり、再び符号が反転される。
図７から明らかなように、図６の回路構成においても、従来技術に従う駆動方式によると、液晶セル２２の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作中に、液晶セル２２の両端電圧が０Ｖになってしまう期間（プリチャージ期間の開始Ｔ１３からリフレッシュ期間の開始Ｔ１５までの期間）がある。結果として、見る者に認知可能なフリッカが起こる。
図８は、図６に示される画素回路を本発明の実施形態に従う駆動方式により動作させた場合のタイミングチャートである。
初期状態（〜Ｔ１１）で、画素電圧Ｖｐｉｘはハイであり、コモン電圧ＶＣＥはローである。従って、液晶セル２２の両端電圧は＋５Ｖである。このとき、第１、第２、第３及び第４のスイッチング素子２１、２６〜２８はオフ状態にある。
時間Ｔ１１で、現在の画素電圧Ｖｐｉｘをサンプリングするために、サンプリングラインＳＭｊはコントローラ１４によってハイに駆動され、第２のスイッチング素子２６がオンする。これにより、第２のスイッチング素子２６とサンプリングキャパシタ２９との間に現れるサンプリング電圧Ｖｓは、ハイに相当する電圧を示す。サンプリングラインＳＭｊは、その後、時間Ｔ１２でローに駆動されるが、サンプリング電圧Ｖｓはサンプリングキャパシタ２９の働きによってハイのまま保持される。
続く期間Ｔ１３〜Ｔ１４に、ソースラインＳｉがソースドライバ１２によってハイに駆動され、コモン電圧ＶＣＥはコモンドライバ１４によってハイに駆動される。従って、容量結合の効果により、画素電極２０に現れる画素電圧Ｖｐｉｘは、共通電極２４に印加されたコモン電圧ＶＣＥの分だけ増大し、＋１０Ｖとなる。従って、液晶セル２２の両端電圧は、従来技術に従う駆動方式で見られたように０Ｖになることなく、Ｖｐｉｘ−ＶＣＥ＝（＋１０Ｖ）−（＋５Ｖ）＝＋５Ｖに保たれる。
プリチャージ期間の終了時Ｔ１４に、ソースラインＳｉはソースドライバ１２によってローに駆動される。コモン電圧ＶＣＥはハイのままである。
その後、時間Ｔ１５で、リフレッシュラインＲＥｊはコントローラ１４によってハイに駆動され、第３のスイッチング素子２７はオンする。これにより、第４のスイッチング素子２８の導通端子（ソース端子）は、第３のスイッチング素子２７を介してソースラインＳｉに接続され、ローに駆動される。このとき第４のスイッチング素子２８の制御端子に存在するサンプリング電圧Ｖｓはハイであるから、第４のスイッチング素子２８はオンする。従って、画素電極２０は、第３スイッチング素子２７及び第４のスイッチング素子２８を介してソースラインＳｉに接続され、画素電圧Ｖｐｉｘはローとなる。リフレッシュラインＲＥｊは時間Ｔ１６でローに駆動され、第３のスイッチング素子２７はオフする。
最終的に、画素電圧Ｖｐｉｘ及びコモン電圧ＶＣＥは、夫々初期状態から反転されて、ハイ／ローが入れ替わる。従って、液晶セル２２の両端電圧は−５Ｖであり、符号が反転される。
液晶セル２２の両端電圧の符号をマイナス（−）からプラス（＋）に反転させる動作については、図７を参照して上述した従来技術に従う駆動方式と同じであるから、ここでは詳述しない。
図８に示される駆動方式によれば、白色表示時に液晶セル２２の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作において、本来のプリチャージ期間に相当する期間にゲートライン及びリフレッシュラインをハイに駆動しないことで、液晶セルの両端電圧が０Ｖとなることを防ぐことが可能である。言い換えると、プリチャージ期間をスキップすることで、フリッカの発生を防ぐことが可能である。
図９は、本発明の実施形態に係る画素構成の第３の例を示す回路図である。本例の回路は、図６に示される回路の変形例であり、第１のスイッチング素子２１及び第４のスイッチング素子２８の並列配置が第３のスイッチング素子２７と入れ換えられてソースラインＳｉに直接に接続されている。
ノーマリブラックの液晶ディスプレイ装置を例とする場合に、図９に示される画素回路の白色表示状態での反転駆動動作のタイミングチャートは、従来技術に従う駆動方式及び本発明の実施形態に従う駆動方式のいずれに関しても、図６の回路について示された図７及び図８のタイミングチャートと同じであるからここでは詳述しない。
以上説明してきたように、本発明の実施形態に従う画素駆動方式によれば、白色表示時に光透過素子（例えば、液晶セル）の両端電圧の符号をプラス（＋）からマイナス（−）に反転させる動作において、プリチャージ期間をスキップすることで、フリッカを発生させることなくメモリ回路を各画素に組み込むディスプレイ装置を提供することが可能である。
図１０は、本発明の実施形態に係るディスプレイ装置を備えた電子機器の例である。
図１０の電子機器１００は、携帯電話機として表されているが、テレビ受像機、ラップトップ型若しくはデスクトップ型若しくはタブレット型のパーソナルコンピュータ（ＰＣ）、携帯電話機、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、カーナビゲーション装置、ポータブルゲーム機、又はオーロラビジョン等の他の電子機器であってもよい。電子機器１００は、画像等を表示可能な表示パネルを備えたディスプレイ装置１０を有する。
ディスプレイ装置１０は、本発明の実施形態に従う駆動方式に従って動作する、例えば図２、図６及び図９のいずれかの画素回路を有し、静止画表示時には、メモリに記憶されたデータを画素に書き込むことで、ドライバの駆動を停止することができる。従って、特に、ディスプレイ装置１０は、携帯電話機、ＰＤＡ、携帯オーディオプレーヤ及び携帯ゲーム機のような、電力消費が制限されるバッテリー駆動の携帯機器や、ポスターのように広告宣伝を表示するモニター等の電子機器に組み込まれて使用されてよい。
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
１０ ディスプレイ装置
１１ 表示パネル
１２ ソースドライバ
１３ ゲートドライバ
１４ コモンドライバ
１５ コントローラ
２０ 画素電極
２１，２６〜２８ スイッチング素子
２２ 光透過素子（液晶セル）
２３ 保持キャパシタ
２４ 共通電極
２５，２５’，２５” メモリ回路
２９ サンプリングキャパシタ
１００ 電子機器
Ｐ１１〜Ｐｎｍ，Ｐｊｉ，Ｐ’ｊｉ，Ｐ”ｊｉ 画素
Ｓ１〜Ｓｍ，Ｓｉ ソースライン
Ｇ１〜Ｇｎ，Ｇｊ ゲートライン
ＣＥ１〜ＣＥｎ，ＣＥｊ 共通電極ライン
ＲＥｊ リフレッシュライン
ＳＭｊ サンプリングライン
Ｖｐｉｘ 画素電圧
ＶＣＥ コモン電圧
Ｖｓ サンプリング電圧

Claims (10)

  1. マトリクス状に配置された複数の画素を有し、夫々の画素は、第１及び第２の電極と、前記第１の電極と前記第２の電極との間の電位差に応じて透過可能な光量が変化する光透過素子と、前記第１の電極にある電位を記憶しておくメモリ回路とを有するディスプレイ装置であって、
    周期的に前記メモリ回路をリフレッシュするコントローラを有し、
    前記コントローラは、リフレッシュタイミングで前記第１の電極が前記第２の電極に対して正の電位を有する場合に、前記メモリ回路に前記第１の電極での電位を記憶させ、前記第２の電極に第１の所定電圧を印加して前記第１の電極での電位を前記第１の所定電圧の分だけ増大させ、前記第１の電極にある電荷を放電させて前記第１の電極が前記第２の電極に対して負の電位を有するようにする、ディスプレイ装置。
  2. 前記コントローラは、リフレッシュタイミングで前記第１の電極が前記第２の電極に対して負の電位を有する場合に、前記メモリ回路に前記第１の電極にある電位を記憶させ、前記第２の電極に前記第１の所定電圧より低い第２の所定電圧を印加し且つ前記第１の電極に前記第１の所定電圧を印加して前記光透過素子をプリチャージし、前記第１の電極が前記第２の電極に対して正の電位を有するようにする、請求項１に記載のディスプレイ装置。
  3. 前記メモリ回路はＤＲＡＭを有する、請求項１又は２に記載のディスプレイ装置。
  4. 前記複数の画素の各列ごとに夫々設けられ該複数の画素の夫々に給電する複数のソースラインと、
    前記画素の各行ごとに夫々設けられ該複数の画素の夫々に前記給電を制御する制御信号を供給する複数のゲートラインと
    を更に有し、
    各画素は、対応するソースラインと前記第１の電極との間に配置され、対応するゲートライン上の制御信号に応答して前記第１の電極を前記対応するソースラインに接続する第１のスイッチング素子を有し、
    各画素のメモリ回路は、
    前記第１の電極での電位を記憶するキャパシタと、
    前記第１の電極と前記キャパシタとの間に配置され、前記第１の電極を前記キャパシタに接続するよう前記コントローラによって制御される第２のスイッチング素子と、
    前記第１の電極と前記対応するソースラインとの間に配置され、前記第１の電極を前記対応するソースラインに接続して前記第１の電極にある電荷を放電させるよう前記コントローラによって制御される第３のスイッチング素子と、
    前記キャパシタと前記第２のスイッチング素子との間に接続されている制御端子を有し、前記第１の画素電極と前記第３のスイッチング素子との間に配置され、前記第３のスイッチング素子を介して接続される前記対応するソースラインと前記制御端子との間の電位差に応じて導通する第４のスイッチング素子と
    を有する、請求項３に記載のディスプレイ装置。
  5. 前記複数の画素の各列ごとに夫々設けられ該複数の画素の夫々に給電する複数のソースラインと、
    前記画素の各行ごとに夫々設けられ該複数の画素の夫々に前記給電を制御する制御信号を供給する複数のゲートラインと
    を更に有し、
    各画素のメモリ回路は、
    対応するゲートライン上の制御信号に応答して前記第１の電極を対応するソースラインに接続する第１のスイッチング素子と、
    前記第１の電極での電位を記憶するキャパシタと、
    前記第１の電極と前記キャパシタとの間に配置され、前記第１の電極を前記キャパシタに接続するよう前記コントローラによって制御される第２のスイッチング素子と、
    前記第１の電極と前記対応するソースラインとの間に配置され、前記第１の電極を前記対応するソースラインに接続して前記第１の電極にある電荷を放電させるよう前記コントローラによって制御される第３のスイッチング素子と、
    前記キャパシタと前記第２のスイッチング素子との間に接続されている制御端子を有し、前記第１の画素電極と前記第３のスイッチング素子との間に配置され、前記第３のスイッチング素子を介して接続される前記対応するソースラインと前記制御端子との間の電位差に応じて導通する第４のスイッチング素子と
    を有し、
    前記第１のスイッチング素子は、前記第４のスイッチング素子と並列に配置され、前記第３のスイッチング素子は、前記ソースライン上の電圧が前記第１の電極に印加されるように前記第１の電極を前記第１のスイッチング素子を介して前記ソースラインに接続するよう前記コントローラによって制御される、請求項３に記載のディスプレイ装置。
  6. 前記複数の画素の各列ごとに夫々設けられ該複数の画素の夫々に給電する複数のソースラインと、
    前記画素の各行ごとに夫々設けられ該複数の画素の夫々に前記給電を制御する制御信号を供給する複数のゲートラインと
    を更に有し、
    各画素のメモリ回路は、
    対応するゲートライン上の制御信号に応答して前記第１の電極を対応するソースラインに接続する第１のスイッチング素子と、
    前記第１の電極での電位を記憶するキャパシタと、
    前記第１の電極と前記キャパシタとの間に配置され、前記第１の電極を前記キャパシタに接続するよう前記コントローラによって制御される第２のスイッチング素子と、
    前記第１の電極と前記対応するソースラインとの間に配置され、前記第１の電極を前記対応するソースラインに接続して前記第１の電極にある電荷を放電させるよう前記コントローラによって制御される第３のスイッチング素子と、
    前記キャパシタと前記第２のスイッチング素子との間に接続されている制御端子を有し、前記第３のスイッチング素子と前記対応するソースラインとの間に配置され、該対応するソースラインと前記制御端子との間の電位差に応じて導通して前記第３のスイッチング素子を前記対応するソースラインに接続する第４のスイッチング素子と
    を有し、
    前記第１のスイッチング素子は、前記第４のスイッチング素子と並列に配置され、前記第３のスイッチング素子は、前記ソースライン上の電圧が前記第１の電極に印加されるように前記第１の電極を前記第１のスイッチング素子を介して前記ソースラインに接続するよう前記コントローラによって制御される、請求項３に記載のディスプレイ装置。
  7. 前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子及び前記第４のスイッチング素子は薄膜トランジスタである、請求項４乃至６のうちいずれか一項に記載のディスプレイ装置。
  8. 前記光透過素子は液晶セルである、請求項１乃至７のうちいずれか一項記載のディスプレイ装置。
  9. 前記液晶セルは、前記第１の電極と前記第２の電極との間の電位差が零である場合に光を透過しない、請求項８に記載のディスプレイ装置。
  10. 請求項１乃至９のうちいずれか一項記載のディスプレイ装置を備える電子機器。
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