JP2012084625A - 半導体装置 - Google Patents

Abstract

【課題】電流検出精度が低下することを抑制することができる半導体装置を提供する。
【解決手段】メインＴｒ２のゲート電極およびセンスＴｒのゲート電極をゲート電圧を印加する共通のゲート端子と接続する。そして、センスＴｒ３にはゲート端子からそのままゲート電位が印加されると共に、メインＴｒ２にはセンスＴｒ３に印加されるゲート電位が第１、第２抵抗３１、３２によって抵抗分割された電位が印加され、メインＴｒ２のゲート−ソース間電圧と、センスＴｒ３のゲート−ソース間電圧とが等しくなるようにする。
【選択図】図１

Description

本発明は、負荷に負荷電流を供給する電流供給用トランジスタ（以下、単にメインＴｒという）と、このメインＴｒと並列接続され、メインＴｒと共にカレントミラー回路を構成する電流検出用トランジスタ（以下、単にセンスＴｒという）とを有する半導体装置に関する。

従来より、負荷に負荷電流を供給するメインＴｒと、メインＴｒに並列接続され、メインＴｒと共にカレントミラー回路を構成するセンスＴｒとを有し、センスＴｒに流れる検出電流から負荷電流を検出するようにした半導体装置が知られている。

図４は、従来の半導体装置の回路構成を示す図である。図４に示されるように、従来の半導体装置Ｊ１では、メインＴｒＪ２およびセンスＴｒＪ３は、それぞれゲート電極がゲート電圧印加用のゲート端子Ｇと共通接続されると共に、ドレイン端子Ｄが共通接続されている。また、メインＴｒＪ２のソースにはソース端子Ｓおよびケルビン端子Ｋが接続されており、センスＴｒＪ３のソースにはミラー端子Ｍが接続されている。ケルビン端子Ｋは電流検出回路Ｊ２０を構成するオペアンプＪ２２の非反転入力端子に接続され、ミラー端子ＭはオペアンプＪ２２の反転入力端子に接続される。

このような半導体装置Ｊ１では、ドレイン端子Ｄから流れ込む電流がセル数の比に応じて分流される。例えば、メインＴｒＪ２とセンスＴｒＪ３のセル比が約１０００：１とされている場合には、センスＴｒＪ３にはメインＴｒＪ２に流れる負荷電流ＩＳの約１／１０００の検出電流ＩＭが流れる。このため、センスＴｒＪ３側に流れる検出電流ＩＭからメインＴｒＪ２側に流れる負荷電流ＩＳが検出される。具体的には、電流検出回路Ｊ２０を構成する電流検出抵抗Ｊ２１の両端電圧（電流検出抵抗Ｊ２１の電圧降下）からセンスＴｒＪ３に流れる検出電流ＩＭを検出し、この検出電流ＩＭに基づいて負荷電流ＩＳが検出される。

上記半導体装置Ｊ１では、メインＴｒＪ２とセンスＴｒＪ３とのセル比が約１０００：１とされている場合、メインＴｒＪ２のオン抵抗を１００ｍΩとすると、センスＴｒＪ３のオン抵抗が１００Ωとなる。また、メインＴｒＪ２の面積はセンスＴｒＪ３の面積より大きいため、メインＴｒＪ２の配線抵抗がセンスＴｒＪ３の配線抵抗より大きくなる。例えば、メインＴｒＪ２の配線抵抗が約５ｍΩになり、センスＴｒＪ３の配線抵抗が約１ｍΩになる。このため、メインＴｒＪ２のオン抵抗と配線抵抗との抵抗値比率と、センスＴｒＪ３のオン抵抗と配線抵抗との抵抗値比率とが異なる。

そして、上記半導体装置Ｊ１では、一般的に、配線としてアルミニウム等の金属が用いられるため、配線と、メインＴｒＪ２およびセンスＴｒＪ３との温度特性とが異なる。このため、上記のように、メインＴｒＪ２のオン抵抗と配線抵抗の抵抗値比率と、センスＴｒＪ３のオン抵抗と配線抵抗の抵抗値比率とが異なっている場合には、温度によってメインＴｒＪ２とセンスＴｒＪ３とに流れる電流が変化することになり、電流検出精度が低下するという問題がある。

この問題を解決するため、例えば、センスＴｒＪ３のソース側の配線、つまり図４中のセンスＴｒＪ３のソースとミラー端子Ｍとの間に調整抵抗を挿入することにより、センスＴｒＪ３のソース側の配線抵抗をメインＴｒＪ２のソース側の配線抵抗より大きくし、メインＴｒＪ２とセンスＴｒＪ３とでオン抵抗と配線抵抗の抵抗値比率をほぼ等しくするようにした半導体装置が開示されている（例えば、特許文献１、２参照）。

特開２００９−３０２１８２号公報 特開平１０−２２８００号公報

しかしながら、上記半導体装置では、調整抵抗を備えることにより、メインＴｒとセンスＴｒとで単位面積あたりのチャネル抵抗が異なってしまい、電流検出精度が低下してしまうという問題がある。

すなわち、上記図４の半導体装置Ｊ１では、ミラー端子Ｍとケルビン端子Ｋの電位はオペアンプＪ２２により同電位とされる。そして、メインＴｒＪ２とセンスＴｒＪ３のゲート電極にはゲート端子Ｇから同電位のゲート電位が印加される。このため、センスＴｒＪ３のソースとミラー端子Ｍとの間に調整抵抗を挿入した場合には、調整抵抗にもセンスＴｒＪ３に流れる電流が流れるため、調整抵抗の電圧降下により、センスＴｒＪ３のソース電位がメインＴｒＪ２のソース電位よりも高くなる。つまり、このような半導体装置では、メインＴｒＪ２のゲート−ソース間電圧とセンスＴｒＪ３のゲート−ソース間電圧とが異なることになる。したがって、メインＴｒＪ２とセンスＴｒＪ３とで単位面積あたりのチャネル抵抗が異なることになり、電流検出精度が低下してしまう。

本発明は上記点に鑑みて、電流検出精度が低下することを抑制することができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、メインＴｒ（２）のゲート電極およびセンスＴｒ（３）のゲート電極はゲート電圧を印加する共通のゲート端子と接続され、センスＴｒ（３）にはゲート端子からそのままゲート電位が印加されると共に、メインＴｒ（２）にはセンスＴｒ（３）に印加されるゲート電位が第１、第２抵抗（３１、３２）によって抵抗分割された電位が印加され、メインＴｒ（２）のゲート−ソース間電圧と、センスＴｒ（３）のゲート−ソース間電圧とが等しくされていることを特徴としている。

このような半導体装置では、メインＴｒ（２）のゲート−ソース間電圧と、センスＴｒ（３）のゲート−ソース間電圧とが等しくされている。このため、メインＴｒ（２）とセンスＴｒ（３）の単位面積あたりのチャネル抵抗が異なることを抑制することができ、電流検出精度が低下することを抑制することができる。

例えば、請求項２に記載の発明のように、第１、第２抵抗（３１、３２）の抵抗値をセンスＴｒ（３）に流れる検出電流に基づいた値とすることができる。

また、請求項３に記載の発明のように、第１、第２抵抗（３１、３２）をクロムシリコンを用いて構成することができる。このような半導体装置では、第１、第２抵抗（３１、３２）をクロムシリコンを用いて構成するため、第１、第２抵抗（３１、３２）の温度依存性を小さくすることができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の回路構成を示す図である。 検出電流と、メインＴｒとセンスＴｒのゲート−ソース間電圧差を示した図である。 図１に示す半導体装置の平面レイアウトである。 従来の半導体装置の回路構成を示す図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の回路構成を示す図である。

図１に示されるように、半導体装置１は、負荷１０に負荷電流ＩＳを供給するためのメインＴｒ２と、負荷電流ＩＳを検出するセンスＴｒ３とを有する構成とされている。これらメインＴｒ２とセンスＴｒ３は、同一の半導体基板に形成されており、メインＴｒ２およびセンスＴｒ３はそれぞれ複数のセルから構成されている。本実施形態では、メインＴｒ２およびセンスＴｒ３は、縦型ＭＯＳトランジスタ（ＶＤＭＯＳ）とされ、それぞれＮチャネル型トランジスタとされている。

センスＴｒ３はメインＴｒ２に並列接続され、メインＴｒ２と共にカレントミラー回路を構成している。具体的には、メインＴｒ２およびセンスＴｒ３は、それぞれゲート電極がゲート電圧印加用の共通のゲート端子Ｇと接続され、ドレイン端子Ｄが共通接続されている。本実施形態では、メインＴｒ２とセンスＴｒ３のセル比は、約１０００：１とされており、センスＴｒ３にはメインＴｒ２に流れる負荷電流ＩＳの約１／１０００の検出電流ＩＭが流れる。

メインＴｒ２のソースにはソース端子Ｓおよびケルビン端子Ｋが接続されており、センスＴｒ３のソースにはミラー端子Ｍが接続されている。そして、メインＴｒ２のソース端子Ｓには負荷１０が接続されている。また、ミラー端子Ｍおよびケルビン端子Ｋは、電流検出回路２０と接続されている。

電流検出回路２０は、電流検出抵抗２１とオペアンプ２２にて構成されている。そして、ミラー端子Ｍはオペアンプ２２の反転入力端子に接続され、ケルビン端子Ｋはオペアンプ２２の非反転入力端子に接続されている。すなわち、オペアンプ２２により、ミラー端子Ｍおよびケルビン端子Ｋの電位が同電位とされている。また、オペアンプ２２の出力端子はゲート電圧を制御する制御回路２３に接続されている。そして、制御回路２３はゲート端子Ｇにゲート電圧を印加するためのゲート駆動回路２４に接続されている。

また、センスＴｒ３のソース側の配線、つまり、センスＴｒ３のソースとミラー端子Ｍとを接続する配線との間には、調整抵抗４が備えられており、センスＴｒ３の配線抵抗をメインＴｒ２の配線抵抗より大きくすることにより、メインＴｒ２の配線抵抗とオン抵抗の抵抗値比率と、センスＴｒ３の配線抵抗とオン抵抗の抵抗値比率とがほぼ等しくなるようにしている。

ゲート端子ＧとメインＴｒ２のソース端子Ｓとの間には第１、第２抵抗３１、３２が直列接続されている。そして、センスＴｒ３のゲート電極にはゲート端子Ｇからそのままゲート電位が印加されるようになっており、メインＴｒ２のゲート電極にはゲート端子Ｇから第１、第２抵抗３１、３２にて抵抗分割されたゲート電位が印加されるようになっている。つまり、メインＴｒ２のゲート電極には、センスＴｒ３のゲート電極に印加されるゲート電位より低いゲート電位が印加されるようになっている。そして、第１、第２抵抗３１、３２の抵抗値が検出電流ＩＭに基づいた値とされることにより、メインＴｒ２のゲート−ソース間電圧と、センスＴｒ３のゲート−ソース間電圧とが等しくされている。なお、本明細書において、ゲート−ソース間電圧が等しいとは、完全に等しい場合に加えてほぼ等しい場合も含むものであり、例えば、製造ばらつき等により生じる±５％のズレを含むものである。

図２は、検出電流ＩＭと、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧との差を示した図である。なお、図２では、調整抵抗４の抵抗値を４Ω、センスＴｒ３に印加されるゲート電位を１０Ｖ、第２抵抗３２の抵抗値を１ｋΩ、メインＴｒ２とセンスＴｒ３のセル比を約１０００：１としたときのものである。

図２に示されるように、検出電流ＩＭが変化すると、調整抵抗４に流れる検出電流ＩＭが変化してセンスＴｒ３のソース電位が変化するため、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧との差が変動する。このため、例えば、検出電流ＩＭが１０ｍＡ流れたときの負荷電流ＩＳの検出を高精度に行う場合、つまり、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とを等しくする場合には、第１抵抗３１を４Ωにすればよい。言い換えると、センスＴｒ３に流れる検出電流ＩＭが１０ｍＡのときには、第１抵抗３１を４Ω、第２抵抗３２を１ｋΩとすることにより、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とを等しくすることができる。

次に、このような半導体装置１の構成について説明する。図３は、上記半導体装置１の平面レイアウトである。なお、図３は断面図ではないが、理解をし易くするためにハッチングを施してある。

図３に示されるように、上記半導体装置１は、半導体基板の表面に、メインＴｒ２を構成する各セルのソース電極間を接続してなる配線としてのメイン側ソース電極膜５が形成されている。そして、メイン側ソース電極膜５には、パッド状のソース端子Ｓと、パッド状のケルビン端子Ｋが形成されている。

また、半導体基板の外縁部には、センスＴｒ３を構成する各セルのソース電極間を接続してなる配線としてのセンス側ソース電極膜６が形成されている。そして、センス側ソース電極膜６の近傍には、パッド状のミラー端子Ｍが接続されている。

なお、図１中の調整抵抗４は、例えば、センスＴｒ３のソースとソース電極とのコンタクト面積をメインＴｒ２のソースとソース電極とのコンタクト面積より小さくすることで形成することができる。すなわち、センスＴｒ３のソースとソース電極とのコンタクト面積をメインＴｒ２のソースとソース電極とのコンタクト面積より小さくすることにより、配線としてのメイン側ソース電極膜５の配線抵抗より配線としてのセンス側ソース電極膜６の配線抵抗を高くすることができる。そして、メインＴｒ２のソースとメイン側ソース電極膜５とのコンタクト面積、およびセンスＴｒ３のソースとセンス側ソース電極膜６とのコンタクト面積を適切に設定することにより、メインＴｒ２の配線抵抗とセンスＴｒ３の配線抵抗を所望の値とすることができる。

さらに、メイン側ソース電極膜５、センス側ソース電極膜６、ミラー端子Ｍの周囲には、メインＴｒ２およびセンスＴｒ３を構成する各セルのゲート電極間を共通接続してなるゲート電極膜（ゲートランナ）７が形成されている。特に限定されるものではないが、本実施形態では、ゲート電極膜７はＡｌを用いて構成されている。そして、ゲート電極膜７は、パッド状のゲート端子Ｇと接続されている。このゲート端子Ｇは、本実施形態では、センス側ソース電極膜６を挟んでミラー端子Ｍと反対側に形成されている。

また、ゲート電極膜７とゲート端子Ｇとの間には第１抵抗３１が形成されている。そして、ゲート電極膜７とメイン側ソース電極膜５との間には、メイン側ソース電極膜５を囲むように第２抵抗３２が形成されている。本実施形態では、第１、第２抵抗３１、３２はそれぞれＰｏｌｙ−Ｓｉを用いて構成されている。そして、第１、第２抵抗３１、３２の抵抗値は、Ｐｏｌｙ−Ｓｉにドープされる不純物の濃度、幅、厚さ等が適宜調整されて検出電流ＩＭに応じてセンスＴｒ３のゲート−ソース間電圧とメインＴｒ２のゲート−ソース間電圧とが等しくなる値とされている。

そして、半導体基板の裏面には、メインＴｒ２およびセンスＴｒ３を構成する各セルのドレイン電極間を共通接続してなる図示しないドレイン電極膜が形成されている。そして、ドレイン電極膜には、ドレイン端子Ｄが接続されている。本実施形態では、メイン側ソース電極膜５、センス側ソース電極膜６およびドレイン電極膜は、それぞれＡｌ等によりベタ状に形成されている。

また、図示していないが、ミラー端子Ｍはボンディングワイヤを介して電流検出回路２０におけるオペアンプ２２の反転入力端子に接続され、ケルビン端子Ｋはボンディングワイヤを介してオペアンプ２２の非反転入力端子に接続される。

以上説明したように、本実施形態の半導体装置１では、メインＴｒ２にはセンスＴｒ３に印加されるゲート電位が第１、第２抵抗３１、３２によって抵抗分割された電位が印加され、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧が等しくされている。このため、メインＴｒ２とセンスＴｒ３の単位面積あたりのチャネル抵抗が異なることを抑制することができ、電流検出精度が低下することを抑制することができる。

（他の実施形態）
上記第１実施形態では、メインＴｒ２およびセンスＴｒ３をそれぞれＮチャネル型トランジスタとした例について説明したが、例えば、メインＴｒ２およびセンスＴｒ３をそれぞれＰチャネル型トランジスタとすることもできる。

また、上記第１実施形態では、メインＴｒ２およびセンスＴｒ３として縦型ＮＯＳトランジスタを例に挙げて説明したが、例えば、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）とすることもできる。

さらに、上記第１実施形態では、第１、第２抵抗３１、３２をＰｏｌｙ−Ｓｉで形成した例について説明したが、例えば、第１、第２抵抗３１、３２をクロムシリコンで形成することもできる。このような半導体装置では、第１、第２抵抗３１、３２をＰｏｌｙ−Ｓｉで形成した場合と比較して、第１、第２抵抗３１、３２の温度依存性を小さくすることができ、さらに電流検出精度を向上させることができる。

また、上記第１実施形態では、メイン側ソース電極膜５を囲むように第２抵抗３２を形成した例について説明したが、第２抵抗３２を次のように形成することもできる。すなわち、本発明では、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とが等しくなるように第１、第２抵抗３１、３２が形成されていればよく、例えば、ゲート端子Ｇ近傍部分のみに第２抵抗３２が形成されていてもよい。

１ 半導体装置
２ メインＴｒ
３ センスＴｒ
５ 調整抵抗
１０ 負荷
２０ 電流検出回路
２１ 検出抵抗
２２ オペアンプ
３１ 第１抵抗
３２ 第２抵抗

Claims (3)

1. 負荷に負荷電流を供給する電流供給用トランジスタ（２）と、
   前記電流供給用トランジスタ（２）に並列接続されて前記電流供給用トランジスタ（２）と共にカレントミラー回路を構成し、前記負荷電流より小さい検出電流を流す電流検出用トランジスタ（３）と、を有し、
   前記電流検出用トランジスタ（３）のソース側の配線抵抗が前記電流供給用トランジスタ（２）のソース側の配線抵抗より大きくされ、
   前記検出電流が電流検出回路（２０）にて検出される半導体装置において、
   前記電流供給用トランジスタ（２）のゲート電極および前記電流検出用トランジスタのゲート電極はゲート電圧を印加する共通のゲート端子と接続され、
   前記電流検出用トランジスタ（３）には前記ゲート端子からそのままゲート電位が印加されると共に、前記電流供給用トランジスタ（２）には前記電流検出用トランジスタ（３）に印加されるゲート電位が第１、第２抵抗（３１、３２）によって抵抗分割された電位が印加され、
   前記電流供給用トランジスタ（２）のゲート−ソース間電圧と、前記電流検出用トランジスタ（３）のゲート−ソース間電圧とが等しくされていることを特徴とする半導体装置。
2. 前記第１、第２抵抗（３１、３２）の抵抗値は前記電流検出用トランジスタ（３）に流れる前記検出電流に基づいた値とされることを特徴とする請求項１に記載の半導体装置。
3. 前記第１、第２抵抗（３１、３２）がクロムシリコンを用いて構成されていることを特徴とする請求項１または２に記載の半導体装置。

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