JP2012080756A - スイッチングレギュレータ用集積回路装置及びその設計方法 - Google Patents

Abstract

【課題】消費電力の増加と電源変換効率の低下とが抑制されるデジタル制御スイッチングレギュレータ用集積回路装置及びその設計方法を提供する。
【解決手段】スイッチングレギュレータ用集積回路装置は、スイッチングレギュレータが負荷回路８に供給する出力電圧に基づいて、スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号ｄを生成するコントローラ１８と、スイッチングレギュレータに設けられるスイッチング回路４の開閉を制御するためのスイッチングパルス信号の時間比をデジタルデューティ信号ｄに基づいて設定するスイッチングパルス生成部２４とを具備する。コントローラ１８は、スイッチング回路４のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。
【選択図】図３

Description

本発明は、スイッチングレギュレータに関し、特にスイッチングレギュレータに適用可能なスイッチング電源ＩＣとその設計方法に関する。

ＩＣやマイコン搭載の電子機器を安定的に動作させるためには、電圧変動の少ない安定化した直流が必要となる。近年、電子機器の多くには、安定化した直流を提供する装置としてスイッチングレギュレータが採用されている。

スイッチングレギュレータは、小型軽量で、かつ、効率の良いＤＣ−ＤＣコンバータとして機能するという特長を有している。そのため、スイッチングレギュレータは、各種機器に組み込まれているマイコンやパソコン等の電源として幅広く利用されている。これらパソコン等では、高速処理化などの要求に対応して、高速処理中の消費電流は増加する傾向にある。また、パソコン等における処理負荷に応じて、負荷電流が急減に増大したりあるいは減少したりする。

また、スイッチングレギュレータは、広い入力電圧範囲に対応が容易という特長を有している。そのため、スイッチングレギュレータは、例えば、家庭用電源から供給される電圧が１００Ｖである地域と２００Ｖである地域との両方で対応可能な電源や、入力電圧の仕様設定が広い電源としても利用されている。

スイッチングレギュレータでは、負荷電流や入力電圧の変化に対して、出力電圧をパソコン等の負荷に応じた目標電圧に安定的に制御する必要がある。さらに、スイッチングレギュレータでは、負荷電流や入力電圧の急激な変化に対して出力電圧が過渡応答となった場合でも、出力電圧が安定した状態に迅速に回復することが求められている。

スイッチングレギュレータの制御方法には、電圧モード制御と、電流モード制御とがある。電圧モード制御では、出力電圧を安定化させるために、出力電圧と基準電圧との差分に相当する誤差制御信号と三角波を比較して生成されたパルス制御信号に基づいてスイッチングを実行する。電流モード制御では、出力電圧をより安定化させるために、誤差制御信号だけでなくインダクタ電流に基づいてスイッチングを実行する。

電圧モード制御では、インダクタと出力コンデンサの共振周波数付近の、位相特性が急激に変化するポイントで位相余裕度を確保しなければならないため、電源特性が不安定になる欠点がある。その反面、電流モード制御では、インダクタ電流を制御するフィードバック回路とインダクタを含む電流ループ回路が等価電流源として動作するため、インダクタ特性が周波数特性などの電源特性に影響を与えることがない。その結果、電流モード制御では電圧モード制御より高い位相余裕度を得ることができる。さらに、電流モード制御では、上記の理由から、フィードバック回路の周波数帯域を拡大することにより、位相余裕度を維持しながら広帯域化を実現することができる。そのため、電流モード制御では、電圧モード制御より負荷変動に対する応答特性を向上させることができる。

電流モード制御を実行する制御系は、出力電圧を安定化させる電圧フィードバック系と、インダクタ電流を制御するための電流フィードバック系とを含む。そのため、それぞれのフィードバック系で外乱ノイズやスイッチングノイズによる影響を抑制する対策を施す必要がある。また、アナログ回路で構成された電流フィードバック系は、電流モード制御を行うために、電流検知抵抗、Ｉ−Ｖ変換回路、及びスロープ補償回路を必要とする。ここで、電流検知抵抗及びＩ−Ｖ変換回路は、インダクタ電流を検知するために用いられる。したがって、電流モード制御を実行する制御系は、電圧モード制御を実行する制御系より回路規模が大きく、複雑な制御タイミングを必要とする。そのため、電流モード制御を実現するスイッチングレギュレータでは、周辺回路が大きくなり、プリント基板の実装部品数と実装コストが増加することがある。

さらに、スイッチングレギュレータの出力電流が大きくなるほど電流検知抵抗で発生する電力損失が無視できなくなる。このような問題を解決する技術として、インダクタ電流を実際に検出しなくても電流モード制御を実行可能なスイッチング電源装置用制御装置及びスイッチング電源装置が知られている（例えば、特許文献１参照）。

図１は、特許文献１に記載されたスイッチング電源装置用制御装置の構成を示す回路ブロック図である。特許文献１に記載の技術では、そのスイッチング電源装置用制御装置によって、インダクタ電流を検出することなく、電流モード制御を実現している。図１を参照すると、そのスイッチング電源装置用制御装置は、スイッチング電源装置の出力電圧ＶｏをＡ／Ｄ変換して出力するＡ／Ｄコンバータ１１１と、コントローラＩＣ１１８とを備えている。コントローラＩＣ１１８は、基準デジタル信号ＶｒｅｆからＡ／Ｄコンバータ１１１の出力信号を減算して誤差信号を出力する差分回路１１２と、Ｇ倍の利得を有する利得回路１７０と、ＰＷＭ信号ＰＳを生成するＰＷＭ信号生成部１２８と、電流推定機能を提供する帰還回路１２９とを備えている。

ＰＷＭ信号生成部１２８は、電圧比較回路１２４と、Ｒ−Ｓフリップフロップ１２７と、ＡＮＤ回路１７２とを備えている。電流推定機能を提供する帰還回路１２９は、アップダウンカウンタ１７３と、ローパスフィルタ１７４と、リセット発生回路１７５と、差分回路１７６とを備えている。差分回路１７６は、アップダウンカウンタ１７３の出力信号ＰＣからローパスフィルタ１７４の出力信号ＤＣを減算する。

特許文献１に記載されたスイッチング電源装置用制御装置では、電流推定機能に駆動信号ＰＳをフィードバックさせ、その電流推定機能により駆動信号ＰＳに基づいてスイッチング電源装置におけるインダクタ電流を推定して推定電流信号ＰＣを生成する。さらに、特許文献１に記載されたスイッチング電源装置用制御装置では、直流成分除去機能により、推定電流信号ＰＣから直流成分ＤＣを抽出し、その推定電流信号ＰＣから直流成分ＤＣを除去する。

コントローラＩＣ１１８は、１０ＭＨｚ〜１００ＭＨｚの周波数のマスタクロックで動作するデジタル回路で構成され、スイッチング電源装置の制御を行っている。Ａ／Ｄコンバータ１１１でＡ／Ｄ変換されたデジタル出力電圧Ｖｏと基準電圧Ｖｒｅｆとの差としての誤差信号は、Ｐ（比例）制御に従って利得Ｇ倍されて制御信号ＣＳを生成する。

また、ＰＷＭ信号ＰＳは負帰還されて、アップダウンカウンタ１７３、ローパスフィルタ１７４、リセット発生回路１７５から構成された帰還回路１２９によって推定インダクタ電流信号ＰＣを生成する。

図２は、特許文献１に記載のコントローラＩＣ１１８の動作を示すタイミングチャートである。ＰＷＭ信号ＰＳはアップダウンカウンタ１７３に入力される。アップダウンカウンタ１７３は、ＰＷＭ信号ＰＳの信号レベルがＨ（Ｈｉｇｈ）の時に係数ａに従ってアップカウントし、Ｌ（Ｌｏｗ）の時に係数−ｂに従ってダウンカウントする。これらの係数はインダクタ電流の増減する割合を示す。さらにローパスフィルタ１７４とリセット発生回路１７５によって、推定インダクタ電流信号ＰＣに重畳する誤差成分（直流成分）ＤＣを抽出して、誤差成分ＤＣを補正した推定インダクタ電流信号ＰＣ’を生成する。

さらに、電圧比較回路１２４において制御信号ＣＳと推定インダクタ電流信号ＰＣ’を比較し、この比較結果ＣＯに基づいてＰＷＭ信号ＰＳが生成される。

特許文献２は、ＰＷＭ信号の周波数を確実に一定にするデジタルＰＷＭ波形発生装置を開示している。デジタルＰＷＭ波形発生装置は、デジタル三角波発生手段と、デジタルしきい値出力手段と、デジタルコンパレータとを備える。デジタル三角波発生手段は、デジタル三角波を出力する。デジタルしきい値出力手段は、デジタルしきい値を出力する。デジタルコンパレータは、デジタル三角波とデジタルしきい値を比較してＰＷＭ信号を出力する。デジタルしきい値出力手段がデジタルしきい値を第１の一定値から第２の一定値に変更するときのデジタルしきい値の時間変化率をデジタル三角波の時間変化率以下にする。

特開２００４−２８２９６１号公報 特開２００１−１１１３９６号公報

デジタル制御スイッチングレギュレータのＰＷＭ信号のビット数は、入力電圧と最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の電圧値の関係から決定される。例えば、降圧タイプのスイッチングレギュレータにおいて、入力電圧が５Ｖのときに、１ＬＳＢ＝１０ｍＶの出力電圧分解能を得るためには、９ビット（５１２ＬＳＢ）相当のビット数が必要になる。

図２に示されているように、特許文献１に記載の技術において、例えば９ビット相当のＰＷＭ信号ＰＳを得るためには、スイッチング周波数の２の９乗（＝５１２）倍の周波数のマスタクロックが必要になる。すなわち、推定インダクタ電流信号ＰＣを生成するために、アップダウンカウンタ１７３を高速に動作させる必要がある。

近年、電子機器の小型化かつ低消費電力化、さらに電源ＩＣの高変換効率など要求が高まってきている。特許文献１に記載の技術では、電源ＩＣのスイッチング周波数を高くすると、マスタクロックの周波数が非常に高くなる。そのため、消費電力が増加し電源変換効率を低下させることがある。

本発明が解決しようとする課題は、消費電力の増加と電源変換効率の低下とが抑制されるデジタル制御スイッチングレギュレータ用集積回路装置及びその設計方法を提供することである。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の一の観点によるスイッチングレギュレータ用集積回路装置は、コントローラ（１８）と、スイッチングパルス生成部（２４）とを具備する。コントローラ（１８）は、 スイッチングレギュレータが負荷回路（８）に供給する出力電圧に基づいて、スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号（ｄ）を生成する。スイッチングパルス生成部（２４）は、スイッチングレギュレータに設けられるスイッチング回路（４）の開閉を制御するためのスイッチングパルス信号の時間比をデジタルデューティ信号（ｄ）に基づいて設定する。コントローラ（１８）は、スイッチング回路（４）のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。

本発明の他の観点によるスイッチングレギュレータ用集積回路装置の設計方法は、アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数（Ｈ_ＰＩ（ｓ）、Ｈ_ｃｌ（ｓ））を求めるステップと、複数のアナログ伝達関数（Ｈ_ＰＩ（ｓ）、Ｈ_ｃｌ（ｓ））から双一次変換により複数のデジタル伝達関数（Ｈ_ＰＩ（ｚ）、Ｈ_ｃｌ（ｚ））を求めるステップと、複数のデジタル伝達関数（Ｈ_ＰＩ（ｚ）、Ｈ_ｃｌ（ｚ））から一つのデジタル伝達関数（Ｈ_Ｃ（ｚ））を求めるステップと、デジタル伝達関数（Ｈ_Ｃ（ｚ））に基づいてデジタル制御スイッチングレギュレータ用の集積回路が備えるコントローラ（１８）を設計するステップと、を具備する。集積回路は、スイッチングパルス生成部（２４）を更に備える。コントローラ（１８）は、デジタル制御スイッチングレギュレータが負荷回路（８）に供給する出力電圧に基づいて、デジタル制御スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号（ｄ）を生成する。スイッチングパルス生成部（２４）は、デジタル制御スイッチングレギュレータに設けられるスイッチング回路（４）の開閉を制御するためのスイッチングパルス信号の時間比をデジタルデューティ信号（ｄ）に基づいて設定する。コントローラ（１８）は、スイッチング回路（４）のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。

本発明によれば、消費電力の増加と電源変換効率の低下とが抑制されるデジタル制御スイッチングレギュレータ用集積回路装置及びその設計方法が提供される。

図１は、従来のスイッチング電源装置用制御装置の構成を示す回路ブロック図である。 図２は、従来のコントローラＩＣの動作を示すタイミングチャートである。 図３は、第１の実施形態に係るデジタル電流モード制御スイッチングレギュレータの構成を例示する回路図である。 図４は、電流モード制御回路の構成を例示するブロック図である。 図５は、アナログ電流モード制御スイッチングレギュレータを例示する回路図である。 図６は、アナログ電流モード制御スイッチングレギュレータの回路ブロックの構成を例示する回路図である。 図７は、電流モード制御回路の伝達関数Ｈｃ（ｚ）の等価回路を例示する回路図である。 図８は、電流モード制御回路の構成を例示する回路図である。 図９は、第１の実施形態に係るスイッチングレギュレータ用集積回路装置の設計方法のフローチャートである。 図１０は、第１の実施形態に係るコントローラの動作を例示するタイミングチャートである。 図１１は、アナログ電流モード制御スイッチングレギュレータにおける周波数特性を示すグラフである。 図１２は、第１の実施形態に係るスイッチングレギュレータにおける周波数特性を示すグラフである。 図１３は、第２の実施形態に係るデジタル電流モード制御スイッチングレギュレータの回路ブロック図である。 図１４は、第３の実施形態に係るＰＷＭ変換回路の構成を例示するブロック図である。 図１５は、第４の実施形態に係るデジタル電流モード制御スイッチングレギュレータの回路ブロック図である。

添付図面を参照して、本発明によるスイッチングレギュレータ、スイッチングレギュレータ用集積回路装置、及びスイッチングレギュレータ用集積回路装置の設計方法を実施するための形態を以下に説明する。

（第１の実施形態）
図３を参照して、本発明の第１の実施形態に係るスイッチングレギュレータは、電圧生成部２１と、スイッチングパルス制御部２２とを備える。電圧生成部２１は、出力電圧を生成して負荷回路８に供給する。スイッチングパルス制御部２２は、出力電圧に基づいてスイッチングパルス信号を生成して電圧生成部２１に供給する。

電圧生成部２１は、入力電圧源１と、入力電圧源１に接続されるスイッチング回路４と、スイッチング回路４及び負荷回路８に接続される平滑回路２３とを備えている。スイッチング回路４は、入力電圧源１が出力する入力電圧を受けるハイサイドＰチャネルパワーＭＯＳトランジスタ２及びローサイドＮチャネルパワーＭＯＳトランジスタ３を備えている。ハイサイドＰチャネルパワーＭＯＳトランジスタ２及びローサイドＮチャネルパワーＭＯＳトランジスタ３の開閉は、スイッチングパルス制御部２２が供給するスイッチングパルス信号に基づいて制御される。

平滑回路２３は、スイッチング回路４と負荷回路８の間に設けられる。平滑回路２３は、インダクタ５と、出力コンデンサ６と、出力コンデンサの等価内部抵抗７とを備えている。負荷回路８は、本実施形態に係るスイッチングレギュレータによって生成された電圧及び電流に基づいて動作する回路を含んでいる。

本実施形態に係るスイッチングレギュレータは、高電圧側抵抗９と、低電圧側抵抗１０とを備える。高電圧側抵抗９及び低電圧側抵抗１０は、平滑回路２３と負荷回路８とを接続する配線に接続されている。スイッチングレギュレータが負荷回路８に供給する出力電圧、すなわち負荷回路８の両端電圧、が高電圧側抵抗９及び低電圧側抵抗１０に入力される。スイッチングパルス制御部２２は、高電圧側抵抗９と低電圧側抵抗１０の中間電圧が入力されるコントローラ１８と、スイッチングパルス生成部２４とを備えている。中間電圧は、電圧生成部２１が負荷回路８に供給する出力電圧に対応する電圧である。例えば、中間電圧は出力電圧に比例する。コントローラ１８は、中間電圧に基づいてデジタルデューティ信号ｄを生成する。スイッチングパルス生成部２４は、デジタルデューティ信号ｄに基づいてＰＷＭ信号を出力するＰＷＭ変換回路１５と、ＰＷＭ信号に基づいてスイッチングパルス信号を出力するプリドライバ１６とを備える。ここで、スイッチングパルス生成部２４は、デジタルデューティ信号ｄに基づいてスイッチングパルス信号の時間比を設定する。例えば、デジタルデューティ信号ｄは、スイッチングパルス信号のＯＮ時間を指定する。コントローラ１８は、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号ｄを生成する。

ここで、コントローラ１８は、スイッチング回路４のスイッチング周波数と同じ周波数のマスタクロックで動作するデジタル回路である。一方、図１に示されたコントローラＩＣ１１８が備えるアップダウンカウンタ１７３は、図２に示されるように、ＰＷＭ信号ＰＳの周波数より高い周波数のマスタクロックで動作する。ここで、ＰＷＭ信号ＰＳの周波数はスイッチング周波数に等しい。したがって、コントローラ１８は、比較的低い周波数のマスタクロックで動作する。そのため、本実施形態に係るスイッチングレギュレータの消費電力の増加と電源変換効率の低下とが抑制される。

尚、本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部２２を含む。スイッチングレギュレータ用集積回路装置は、高電圧側抵抗９及び低電圧側抵抗１０を更に含んでもよく、スイッチング回路４を更に含んでもよい。

より詳細には、コントローラ１８は、Ａ／Ｄコンバータ１１と、差分回路１２と、電流モード制御回路１７とを備える。Ａ／Ｄコンバータ１１は、アナログ‐デジタル変換により、中間電圧を示すデジタル電圧信号を生成する。デジタル電圧信号は、中間電圧信号と称される場合がある。したがって、デジタル電圧信号は、電圧生成部２１が負荷回路８に供給する出力電圧に対応する。差分回路１２は、基準デジタル信号Ｖｒｅｆ及びデジタル電圧信号からデジタル誤差信号Ｖｅｒｒを生成する。デジタル誤差信号Ｖｅｒｒは、基準デジタル信号Ｖｒｅｆが示す基準電圧からデジタル電圧信号が示す中間電圧を減算して得られる値を示す。電流モード制御回路１７は、デジタル誤差信号Ｖｅｒｒに基づいて、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号ｄを生成する。尚、電流モード制御回路１７は、ＰＩ補償回路機能１３と、電流ループ回路機能１４とを有する。

図４を参照して、ＰＩ補償回路機能１３は、デジタル誤差信号Ｖｅｒｒに位相補償を実行して基準電圧制御信号Ｖｃを生成する。電流ループ回路機能１４は、減算機能３５と、デューティ信号生成スロープ補償機能３６と、インダクタ電流生成機能３７と、電流センス機能３８と、サンプリング機能３９とを備える。減算機能３５は、サンプリング機能３９が出力する帰還信号を基準電圧信号Ｖｃから減算して差分信号を生成する。デューティ信号生成スロープ補償機能３６は、差分信号に基づいてデューティ信号ｄを生成する。インダクタ電流生成機能３７は、デューティ信号ｄに基づいて、インダクタ５を流れる電流としてのインダクタ電流Ｉ_Ｌを生成する。電流センス機能３８は、インダクタ電流Ｉ_Ｌを検出して検出結果を示す出力信号を生成する。サンプリング機能３９は、電流センス機能３８の出力信号をスイッチング回路４のスイッチング周波数でサンプリングして帰還信号を出力する。ここで、電流ループ回路機能１４は、インダクタ５を流れる電流としてのインダクタ電流Ｉ_Ｌを実際に検出することなく演算により推定し、推定されたインダクタ電流Ｉ_Ｌに基づいて、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号ｄを生成する。

以下、本実施形態に係るスイッチングレギュレータ用集積回路装置の設計方法を説明する。

図５は、本実施形態に係るスイッチングレギュレータのプロトタイプとしてのアナログ制御スイッチングレギュレータを示す。アナログ制御スイッチングレギュレータは、負荷回路２０８に供給される出力電圧の電流モード制御をアナログ制御により実現する。本実施形態に係るスイッチングレギュレータ用集積回路装置は、アナログ制御スイッチングレギュレータに基づいて設計される。

アナログ制御スイッチングレギュレータは、入力電圧源２０１と、スイッチング回路２０４と、インダクタ２０５と、出力コンデンサ２０６と、等価内部抵抗２０７と、高電圧側抵抗２０９と、低電圧側抵抗２１０と、コントローラ２１８と、ＰＷＭ変換回路２１５と、プリドライバ２１６とを備える。スイッチング回路２０４は、ハイサイドＰチャネルパワーＭＯＳトランジスタ２０２と、ローサイドＮチャネルパワーＭＯＳトランジスタ２０３とを備える。アナログ制御スイッチングレギュレータに負荷回路２０８が接続される。入力電圧源２０１、ハイサイドＰチャネルパワーＭＯＳトランジスタ２０２、ローサイドＮチャネルパワーＭＯＳトランジスタ２０３、スイッチング回路２０４、インダクタ２０５、出力コンデンサ２０６、等価内部抵抗２０７、負荷回路２０８、高電圧側抵抗２０９、低電圧側抵抗２１０、コントローラ２１８、ＰＷＭ変換回路２１５、及びプリドライバ２１６は、それぞれ、入力電圧源１、ハイサイドＰチャネルパワーＭＯＳトランジスタ２、ローサイドＮチャネルパワーＭＯＳトランジスタ３、スイッチング回路４、インダクタ５、出力コンデンサ６、等価内部抵抗７、負荷回路８、高電圧側抵抗９、低電圧側抵抗１０、コントローラ１８、ＰＷＭ変換回路１５、及びプリドライバ１６に対応する。

アナログ制御スイッチングレギュレータは、インダクタ２０５と出力コンデンサ２０６の間に設けられた電流検知抵抗２２０を備える。コントローラ２１８は、電流検知器２２１と、スロープ補償器２２２と、ＰＩ補償用誤差増幅器２２３と、電圧比較回路２２４と、ＰＩ補償用コンデンサ２２５と、ＰＩ補償用抵抗２２６とを備える。ＰＩ補償用コンデンサ２２５の静電容量及びＰＩ補償用抵抗２２６の抵抗値は、それぞれ、Ｃｃ及びＲｃで示されている。電流検知器２２１は、電流検知抵抗２２０を用いてインダクタ２０５を流れる電流としてのインダクタ電流を検出する。電流検知器２２１は、インダクタ電流をアナログ電圧信号に変換してスロープ補償器２２２に出力する。スロープ補償器２２２は、アナログ電圧信号に対してスロープ補償を実行してスロープ補償信号を生成する。スロープ補償器２２２は、スロープ補償信号を電圧比較回路２２４に出力する。高電圧側抵抗２０９と低電圧側抵抗２１０の中間電圧がＰＩ補償用誤差増幅器２２３に入力される。ＰＩ補償用誤差増幅器２２３、ＰＩ補償用コンデンサ２２５、及びＰＩ補償用抵抗２２６から構成される回路は、中間電圧及び基準アナログ信号ＡＶｒｅｆに基づいて基準電圧制御信号Ｖｃを出力する。ここで、ＰＩ補償用コンデンサ２２５及びＰＩ補償用抵抗２２６は基準電圧制御信号Ｖｃに関する位相補償量を決定している。電圧比較回路２２４は、スロープ補償器２２２からのスロープ補償信号と基準電圧制御信号Ｖｃとの比較に基づいて、２値化された信号としてのデューティ信号ｄを出力する。

ＰＷＭ変換回路２１５は、Ｒ−Ｓフリップフロップ２２７と、基準発振器２２８とを備える。Ｒ−Ｓフリップフロップ２２７は、デューティ信号ｄに基づいてＰＷＭ信号をプリドライバ２１６に出力する。基準発振器２２８は、ＰＷＭ信号の周波数を決定する。

図６は、図５に示されたアナログ制御スイッチングレギュレータの構成要素が回路ブロックに置き換えられた回路を示す。その回路は、ＰＩ補償回路２１３と、電流ループ回路２１４と、コンデンサ・負荷回路２３２と、帰還率設定回路２３３とを備える。ＰＩ補償回路２１３は、ＰＩ補償用誤差増幅器２２３、ＰＩ補償用コンデンサ２２５、及びＰＩ補償用抵抗２２６から構成される回路に対応する。コンデンサ・負荷回路２３２は、インダクタ２０５、出力コンデンサ２０６、等価内部抵抗２０７、及び負荷回路２０８から構成される回路に対応する。帰還率設定回路２３３は、高電位側抵抗２０９及び低電位側抵抗２１０から構成される回路に対応する。

ＰＩ補償回路２１３、電流ループ回路２１４、コンデンサ・負荷回路２３２、及び帰還率設定回路２３３から構成されるループ回路は、アナログ制御スイッチングレギュレータの電圧ループに対応する。ＰＩ補償回路２１３は、帰還率設定回路２３３が出力する高電圧側抵抗２０９と低電圧側抵抗２１０の中間電圧に基づいて基準電圧制御信号Ｖｃを出力する。電流ループ回路２１４は、基準電圧制御信号Ｖｃに基づいてインダクタ２０５を流れる電流としてのインダクタ電流Ｉ_Ｌを出力する。コンデンサ・負荷回路２３２は、負荷回路２０８に供給される出力電圧Ｖ_Ｏを出力する。帰還率設定回路２３３は、出力電圧Ｖ_Ｏに基づいて高電圧側抵抗２０９と低電圧側抵抗２１０の中間電圧を出力する。

電流ループ回路２１４は、減算器２３５と、デューティ信号生成スロープ補償器２３６と、インダクタ電流生成器２３７と、電流センス器２３８と、サンプリング器２３９とから構成されるループ回路を備える。電流ループ回路２１４は、アナログ制御スイッチングレギュレータの電流ループに対応する。電流ループは、電流検知器２２１及びスロープ補償器２２２を含む。減算器２３５は、サンプリング器２３９が出力する帰還信号を基準電圧信号Ｖｃから減算して差分信号を生成する。デューティ信号生成スロープ補償器２３６は、差分信号に基づいてデューティ信号ｄを生成する。インダクタ電流生成器２３７は、デューティ信号ｄに基づいてインダクタ電流Ｉ_Ｌを生成する。電流センス器２３８は、インダクタ電流Ｉ_Ｌを検出して検出結果を示す出力信号を生成する。サンプリング器２３９は、電流センス器２３８の出力信号をスイッチング回路２０４のスイッチング周波数でサンプリングして上述の帰還信号を出力する。

ここで、ＰＩ補償回路２１３及び電流ループ回路２１４は、ＰＩ補償回路機能１３及び電流ループ回路機能１４にそれぞれ対応する。減算器２３５、デューティ信号生成スロープ補償器２３６、インダクタ電流生成器２３７、電流センス器２３８、及びサンプリング器２３９は、それぞれ、減算機能３５、デューティ信号生成スロープ補償機能３６、インダクタ電流生成機能３７、電流センス機能３８、及びサンプリング機能３９に対応する。

次に、本実施形態に係るスイッチングレギュレータの電流モード制御回路１７を表す伝達関数を求める方法を説明する。

ＰＩ補償回路２１３を表す伝達関数Ｈ_ＰＩ（ｓ）は、下記の（１）式のようにｓ変換式で表される。

・・・（１）

下記の（２）式に基づいて双一次変換（ｓ−ｐｌａｎｅからｚ−ｐｌａｎｅへの変換）を行うことにより、伝達関数Ｈ_ＰＩ（ｓ）から伝達関数Ｈ_ＰＩ（ｚ）が得られる。

・・・（２）

下記の（３）式は、伝達関数Ｈ_ＰＩ（ｚ）を示す。伝達関数Ｈ_ＰＩ（ｚ）は、電流モード制御回路１７が備えるＰＩ補償回路機能１３を表す伝達関数である。

・・・（３）

電流ループ回路２１４を表す伝達関数Ｈ_ｃｌ（ｓ）は、下記の（４）式のようにｓ変換式で表される。

・・・（４）

上記の（２）式に基づいて双一次変換（ｓ−ｐｌａｎｅからｚ−ｐｌａｎｅへの変換）を行うことにより、伝達関数Ｈ_ｃｌ（ｓ）から伝達関数Ｈ_ｃｌ（ｚ）が得られる。 下記の（５）式は、伝達関数Ｈ_ｃｌ（ｚ）を示す。伝達関数Ｈ_ｃｌ（ｚ）は、電流モード制御回路１７が備える電流ループ回路機能１４を表す伝達関数である。

・・・（５）

上記の（３）式及び（５）式に基づいて、電流モード制御回路１７の伝達関数Ｈ_Ｃ（ｚ）を下記の（６）式のように求めることができる。

・・・（６）

ここで、（６）式に示された電流モード制御回路１７の伝達関数Ｈ_Ｃ（ｚ）は、一般的なＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｏｎａｎｃｅ）デジタルフィルタの伝達関数に変換可能である。（６）式をＩＩＲデジタルフィルタの伝達関数に変換すると、下記の（７）式で表される。

・・・（７）

したがって、（７）式に基づいて所定の係数を算出すれば、ＩＩＲデジタルフィルタを電流モード制御回路１７として用いることが可能である。したがって、電流モード制御回路１７を容易に実現できる。

上述したように、図５に示すアナログ制御スイッチングレギュレータをモデル化した伝達関数を展開して電流モード制御回路１７の伝達関数Ｈｃ（ｚ）を得ている。そのため、アナログ制御スイッチングレギュレータの回路パラメータである入力電圧値、出力電圧値、出力負荷電流値、スイッチング周波数、インダクタ値（インダクタンス）、出力コンデンサ容量値、及びＰＩ補償値を準備すれば、電流モード制御回路１７としてのデジタルフィルタの係数を容易に算出することができる。ＰＩ補償値は、ＰＩ補償用誤差増幅器２２３の増幅率ｇｍ、ＰＩ補償用コンデンサ２２５の静電容量Ｃｃ、及びＰＩ補償用抵抗２２６の抵抗値Ｒｃを含む。増幅率ｇｍ、静電容量Ｃｃ、及び抵抗値Ｒｃは、（１）式のパラメータである。

よって、（７）式を用いてデジタルフィルタの係数を算出し、算出した係数を用いて本実施形態に係るスイッチングレギュレータ用集積回路装置を設計することができる。更に、（６）式の係数ａ１、ａ２、ｂ０、ｂ１、ｂ２は、設計の段階で一旦設定を行えば、その後の通常動作時に設定を変更する必要はない。そのため、デジタルフィルタに含まれる乗算回路の構成が簡単である。

本実施形態によれば、アナログ制御スイッチングレギュレータをモデル化する際にアナログ制御スイッチングレギュレータの電流ループに着目することにより、インダクタ電流を推定してスイッチングレギュレータの電流モード制御を実行する機能を簡単なデジタル回路で実現できる。

図７は、電流モード制御回路１７の伝達関数Ｈ_Ｃ（ｚ）に対応するデジタル回路を示す。そのデジタル回路は、（７）式に対応する。図７に示すように、電流モード制御回路１７は、例えば、加算器５０ａと、加算器５０ｂと、乗算器５１ａと、乗算器５１ｂと、乗算器５１ｃと、遅延回路５２ａと、遅延回路５２ｂと、乗算器５３ａと、乗算器５３ｂと、乗算器５３ｃと、加算器５６ａと、加算器５６ｂと、乗算器５７とを備える。加算器５０ａは、誤差信号Ｖｅｒｒと加算器５０ｂの出力とを加算した結果を出力する。乗算器５１ａは、加算器５０ａの出力にデジタルフィルタの係数ａ０を乗算した結果を出力する。遅延回路５２ａは、乗算器５１ａの出力を１クロック分遅延させた結果を出力する。遅延回路５２ｂは、遅延回路５２ａの出力を１クロック分遅延させた結果を出力する。乗算器５１ｂは、遅延回路５２ａの出力にデジタルフィルタの係数ａ１を乗算した結果を、加算器５０ｂに出力する。乗算器５１ｃは、遅延回路５２ｂの出力にデジタルフィルタの係数ａ２を乗算した結果を、加算器５０ｂに出力する。加算器５０ｂは、乗算器５１ｂの出力と乗算器５１ｃの出力とを加算した結果を加算器５０ａに出力する。乗算器５３ａは、乗算器５１ａの出力にデジタルフィルタの係数ｂ０を乗算した結果を出力する。乗算器５３ｂは、遅延回路５２ａの出力にデジタルフィルタの係数ｂ１を乗算した結果を出力する。乗算器５３ｃは、遅延回路５２ｂの出力にデジタルフィルタの係数ｂ２を乗算した結果を出力する。加算器５６ｂは、乗算器５３ｂの出力と乗算器５３ｃの出力とを加算した結果を出力する。加算器５６ａは、乗算器５３ａの出力と加算器５６ｂの出力とを加算した結果を出力する。乗算器５７は、加算器５６ａの出力に係数ｋを乗算してデューティ信号ｄを出力する。ここで、（７）式を参照すると、図７に示すデジタル回路をより簡素化することができる。

図８は、電流モード制御回路１７の伝達関数Ｈ_Ｃ（ｚ）に対応する他のデジタル回路を示す。（７）式に示した各係数を有するＩＩＲデジタルフィルタを半導体集積回路にて構成するとき、係数ａ２が無視できる程度に小さくなる場合がある。このことは、図７の乗算器５１ｃを省略できることを表す。その結果、加算器５０ｂも省略できる。図８のデジタル回路は図７のデジタル回路から乗算器５１ｃ及び加算器５０ｂを省略して簡素な構成とした例である。図８に示すように、電流モード制御回路１７は、例えば、加算器５０ａと、乗算器５１ｂと、遅延回路５２ａと、遅延回路５２ｂと、乗算器５３ａと、乗算器５３ｂと、乗算器５３ｃと、加算器５６ａと、加算器５６ｂと、乗算器５７とを備える。加算器５０ａには（７）式における係数ａ１が与えられるが、係数ａ１はマイナスの値であるので、図８ではわかりやすくするため、加算器５０ａの出力をマイナス記号で表した。加算器５０ａは、誤差信号Ｖｅｒｒから乗算器５１ｂの出力を減算して第１内部信号ＳＯを出力する。第１内部信号ＳＯは、デジタルフィルタ（電流モード制御回路１７）の内部データに対応する。遅延回路５２ａは、第１内部信号ＳＯを１クロック分遅延させて、第１遅延信号ＺＯ１を出力する。乗算器５１ｂは、第１遅延信号ＺＯ１にデジタルフィルタの係数ａ１を乗算した結果を、加算器５０ａに出力する。遅延回路５２ｂは、第１遅延信号ＺＯ１を１クロック分遅延させて、第２遅延信号ＺＯ２を出力する。乗算器５３ａは、第１内部信号ＳＯにデジタルフィルタの係数ｂ０を乗算した結果を出力する。乗算器５３ｂは、第１遅延信号ＺＯ１にデジタルフィルタの係数ｂ１を乗算した結果を出力する。乗算器５３ｃは、第２遅延信号ＺＯ２にデジタルフィルタの係数ｂ２を乗算した結果を出力する。加算器５６ｂは、乗算器５３ｂの出力と乗算器５３ｃの出力とを加算した結果を出力する。加算器５６ａは、乗算器５３ａの出力と加算器５６ｂの出力とを加算した結果としての第２内部信号ＡＯを出力する。乗算器５７は、加算器５６ａの出力に係数ｋを乗算してデューティ信号ｄを出力する。

本実施形態に係るスイッチングレギュレータ用集積回路装置の設計方法は、以下のようにまとめることができる。図９を参照して、スイッチングレギュレータ用集積回路装置の設計方法は、ステップＳ０１〜ステップＳ０４を備える。ステップＳ０１において、アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数Ｈ_ＰＩ（ｓ）及びＨ_ｃｌ（ｓ）を求める。ステップＳ０２において、複数のアナログ伝達関数Ｈ_ＰＩ（ｓ）及びＨ_ｃｌ（ｓ）から双一次変換により複数のデジタル伝達関数Ｈ_ＰＩ（ｚ）及びＨ_ｃｌ（ｚ）を求める。ステップＳ０３において、複数のデジタル伝達関数Ｈ_ＰＩ（ｚ）及びＨ_ｃｌ（ｚ）から一つのデジタル伝達関数Ｈ_Ｃ（ｚ）を求める。ステップＳ０４において、デジタル伝達関数Ｈ_Ｃ（ｚ）に基づいて本実施形態に係るスイッチングレギュレータ用集積回路装置を設計する。ステップＳ０４において、より具体的には、コントローラ１８を設計し、更に具体的には、電流モード制御回路１７を設計する。ここで、複数のアナログ伝達関数Ｈ_ＰＩ（ｓ）及びＨ_ｃｌ（ｓ）がアナログ制御スイッチングレギュレータの電流ループに対応するアナログ伝達関数Ｈ_ｃｌ（ｓ）を含むことは重要である。

図１０は、本実施形態に係るコントローラ１８の動作を例示するタイミングチャートである。図１０を参照すると、誤差信号Ｖｅｒｒ、及び電流モード制御回路１７の内部信号（第１内部信号ＳＯ、第１遅延信号ＺＯ１、第２遅延信号ＺＯ２、及び第２内部信号ＡＯ）は、スイッチング周波数と同じ周波数のマスタクロックに同期している。このことから、コントローラ１８がスイッチング回路４のスイッチング周波数と同じ周波数のマスタクロックで動作していることが確認される。

図１１は、上述のアナログ制御スイッチングレギュレータについて実測した周波数特性を示す。図１１の周波数特性は、周波数−利得特性と、周波数−位相特性とを含む。図１１の周波数特性は、回路パラメータが下記の場合について得られた。
入力電圧：Ｖ_ｉｎ＝３．７Ｖ
出力電圧：Ｖ_ｏｕｔ＝１．２Ｖ
出力負荷電流値：Ｉ_ｏｕｔ＝１００ｍＡ
スイッチング周波数：ｆ_ｓ＝１．５ＭＨｚ
インダクタ値：Ｌ＝４．７μＨ
出力コンデンサ容量値：Ｃ＝１０μＦ

図１２は、本実施形態に係るスイッチングレギュレータについて実測した周波数特性を示す。図１２の周波数特性は、周波数−利得特性と、周波数−位相特性とを含む。図１２の周波数特性は、回路パラメータが下記の場合について得られた。
入力電圧：Ｖ_ｉｎ＝３．７Ｖ
出力電圧：Ｖ_ｏｕｔ＝１．２Ｖ
出力負荷電流値：Ｉ_ｏｕｔ＝１００ｍＡ
スイッチング周波数：ｆ_ｓ＝３．０ＭＨｚ
インダクタ値：Ｌ＝４．７μＨ
出力コンデンサ容量値：Ｃ＝１０μＦ
また、図８に示した乗算器５１ｂ、５３ａ、５３ｂ、５３ｃ、及び５７が用いる係数ａ１、ｂ０、ｂ１、ｂ２、及びｋは、（７）式より下記の値である。
ｋ＝５
ｂ０＝２５
ｂ１＝２
ｂ２＝−２４
ａ１＝−０．５

ここで、図１２の周波数−位相特性に着目すると、１ＫＨｚから２０ｋＨｚにかけて位相が遅れるが、２０ｋＨｚから５０ｋＨｚにかけて位相が進んで約６０度に達し、周波数が５０ｋＨｚを超えると位相が急激に遅れる。図１２と図１１とを比較すると、本実施形態に係るスイッチングレギュレータの動作傾向は、実際に検出したインダクタ電流に基づいて電流モード制御を実行するアナログ制御スイッチングレギュレータの動作傾向と同様である。したがって、本実施形態に係るスイッチングレギュレータにおいて、デジタル回路であるコントローラ１８がインダクタ電流を実際に検出することなしにスイッチングレギュレータの電流モード制御を実現していることがわかる。

本実施形態によれば、スイッチングレギュレータの電流モード制御がデジタル回路としてのコントローラ１８を用いて実現される。したがって、本実施形態に係るスイッチングレギュレータは、アナログ制御スイッチングレギュレータに比べてプロセスコストを低減できる。

尚、デジタルフィルタの乗算のための係数（例えば、ａ１、ｂ０、ｂ１、ｂ２）として２のべき乗が用いられる場合、電流モード制御回路１７の乗算器として、演算のためのビットデータを右または左にシフトすることによって乗算を行う算術シフト演算の演算器を用いることができる。或いは、電流モード制御回路１７は、入力データと入力データに係数を乗算した結果とを対応付けたルックアップテーブルを用いて乗算を実行してもよい。ルックアップテーブルは、例えば、ＲＯＭ（ＲＥＡＤ Ｏｎｌｙ Ｍｅｍｏｒｙ）により実現することができる。電流モード制御回路１７がこれらの乗算方法を採用した場合、乗算の係数が固定されるために演算自由度が制限されるが、乗算器を用いる場合に比べて電流モード制御回路１７の回路構成が簡単になる。したがって、コントローラ１８の回路規模及び消費電流を抑制することができる。

一般的に乗算器は、入力データのビット数が増加すると演算遅延が急激に増加する。これに対し、算術シフト演算の演算器及びルックアップテーブルは、入力データのビット数に関係なく演算を短時間で実行できる。算術シフト演算の演算器やルックアップテーブルを採用することで、回路規模の増大及び消費電流の増加を抑制することができ、スイッチング周波数が高い場合であってもスイッチングレギュレータを容易に動作させることができる。

本実施形態においては、インダクタ電流を推定してスイッチングレギュレータの電流モード制御を実行するデジタル演算回路としてのコントローラ１８がスイッチング周波数と同じ周波数のマスタクロックで動作するため、スイッチングレギュレータの消費電力の増加と電源変換効率の低下とが抑制される。

コントローラ１８をスイッチング周波数と同じ周波数のマスタクロックで動作させることができる理由を以下に説明する。

コントローラ１８は、スイッチング周波数より十分に低い周波数帯域のアナログ制御信号としての高電圧側抵抗９と低電圧側抵抗１０の中間電圧を用いてインダクタ電流を推定する。一般的に、アナログ回路又はデジタル回路で構成されているかを問わず、スイッチングレギュレータが安定して動作するためには、スイッチングレギュレータの制御信号の周波数帯域がスイッチング周波数の１／１０以下となるように回路定数を設定することが経験的に知られている。

また、電流モード制御回路１７はデジタル回路で構成されるため、電流モード制御回路１７が推定するインダクタ電流は、サンプリング定理に従ってマスタクロックの１／２以下の周波数帯域に制限される。ここで、コントローラ１８のＡ／Ｄコンバータ１１に入力される高電圧側抵抗９と低電圧側抵抗１０の中間電圧の周波数帯域は、スイッチング周波数の１／１０以下である。そのため、電流モード制御回路１７が推定するインダクタ電流の周波数帯域はスイッチング周波数の１／１０以下である。従って、電流モード制御回路１７のマスタクロックの周波数がスイッチング周波数の１／５以上であるならば、電流モード制御回路１７はサンプリング定理に従った動作を実現することができる。すなわち、電流モード制御回路１７のマスタクロックの周波数は、スイッチング周波数と同じであっても差し支えない。さらに、デジタル演算回路としての電流モード制御回路１７のマスタクロックの周波数をスイッチング周波数と同じにして演算処理を簡単化することによって、電流モード制御回路１７の内部ロジックのトグル率が低減される。その結果、電流モード制御回路１７の消費電流が抑制される。

ちなみに、図１２を参照すると、閉ループ利得が０ｄＢになるユニティゲイン周波数が１４１．３ｋＨｚである。したがって、ユニティゲイン周波数は、スイッチング周波数と同じ３ＭＨｚに設定されるマスタクロックの周波数の１／１０以下である。さらに、位相余裕が６９．５度であるため、本実施形態に係るスイッチングレギュレータは、安定した動作を実行するために十分な位相余裕を有していることがわかる。

（第２の実施形態）
図１３を参照して、本発明の第２の実施形態に係るスイッチングレギュレータを説明する、本実施形態に係るスイッチングレギュレータは、下記の点を除いて第１の実施形態にかかるスイッチングレギュレータと同様である。

本実施形態に係るスイッチングレギュレータにおいて、クロック源３０が追加されている。クロック源３０は、例えば、リングオシレータである。クロック源３０は、スイッチング回路４のスイッチング周波数と同じ周波数のマスタクロックを生成してコントローラ１８及びスイッチングパルス生成部２４に供給する。コントローラ１８は、上述のようにマスタクロックで動作する。スイッチングパルス生成部２４は、マスタクロックで動作する。

尚、本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部２２及びクロック源３０を含む。スイッチングレギュレータ用集積回路装置は、高電圧側抵抗９及び低電圧側抵抗１０を更に含んでもよく、スイッチング回路４を更に含んでもよい。

本実施形態によれば、コントローラ１８及びスイッチングパルス生成部２４が共通のマスタクロックで動作するため、スイッチングレギュレータ用集積回路装置の回路構成が簡単になる。さらに、本実施形態によれば、クロック源３０をリングオシレータで形成することができるため、クロック源３０の回路規模を小さくできる。例えばスイッチングパルス制御部２２とともに１つの半導体ＩＣに集積化して小型化できる。このことは、マスタクロックの周波数をスイッチング周波数と同じ周波数に低められるために、リングオシレータでマスタクロックを生成できることに拠る。特許文献１に記載の技術においては、スイッチング周波数の数百倍もの周波数を有するマスタクロックが必要になるため、マスタクロック生成回路は大規模なものになるが、本実施形態によれば、マスタクロックはリングオシレータで生成可能な周波数であるので、クロック源３０の回路規模を小さくできる。

（第３の実施形態）
図１４を参照して、本発明の第３の実施形態に係るスイッチングレギュレータを説明する、本実施形態に係るスイッチングレギュレータは、下記の点を除いて第２の実施形態にかかるスイッチングレギュレータと同様である。

本実施形態によるＰＷＭ変換回路１５は、デジタル三角波発生部と８１と、デューティ信号変換部８２と、デジタルコンパレータ８３とを備える。デジタル三角波発生部８１は、マスタクロックに同期したデジタル三角波信号を出力する。デジタルコンパレータ８３は、ＰＷＭ信号をプリドライバ１６に出力する。本実施形態において、デジタルデューティ信号ｄは、スイッチングパルス信号の時間比を直接指定せずに間接的に指定する。すなわち、デジタルデューティ信号ｄは、デジタル三角波信号と比較されるべき閾値信号である。デューティ信号変換部８２は、デジタルデューティ信号ｄの時間変化率の大きさがデジタル三角波信号の時間変化率の大きさ以下となるようにデジタルデューティ信号ｄを変換する。デジタルコンパレータ８３は、デジタル三角波信号と変換後デジタルデューティ信号ｄとの比較に基づいて、ＰＷＭ信号の時間比を設定する。したがって、プリドライバ１６が出力するスイッチングパルス信号の時間比がデジタル三角波信号と変換後デジタルデューティ信号ｄとに基づいて設定される。

本実施形態によれば、変換後デジタルデューティ信号ｄの時間変化率の大きさがデジタル三角波信号の時間変化率の大きさ以下であるため、ＰＷＭ信号の周波数と、ＰＷＭ信号に基づくスイッチングパルス信号の周波数が確実に一定になる。尚、ＰＷＭ信号の周波数が一定になることの説明は、特開２００１−１１１３９６号公報に記載されている。

尚、デューティ信号変換部８２が設けられず、デジタルコンパレータ８３がデジタル三角波信号とデジタルデューティ信号ｄとに基づいてＰＷＭ信号の時間比を設定してもよい。

（第４の実施形態）
以下、本発明の第４の実施形態に係るスイッチングレギュレータを説明する。

上述の第１乃至第３の実施形態において、電流モード制御回路１７の伝達関数を表す（６）式において、ＰＩ補償回路機能１３の特性に関係する項を分子に電流ループ回路機能１４の特性に関係する項を分母に分けることができる。ＰＩ補償回路機能１３は、第１乃至第３の実施形態に係るスイッチングレギュレータの位相余裕、すなわち電源の発振安定度、を決定する。また、電流ループ回路機能１４は、スイッチングレギュレータのループゲイン、すなわち電源の出力電圧精度や負荷変動安定度を決定する。従って、電源の発振安定度と、電源の出力電圧精度や負荷変動安定度とを、独立に設定することが可能である。

図１５を参照して、第４の実施形態に係るスイッチングレギュレータを説明する。本実施形態に係るスイッチングレギュレータは、下記の点を除いて第１乃至第３の実施形態に係るスイッチングレギュレータと同様である。

本実施形態に係るスイッチングレギュレータにおいて、レジスタ６０と、レジスタ６１と、デジタルインタフェース６２とが追加されている。レジスタ６０及び６１は、あらかじめ設置される。レジスタ６０は、電流モード制御回路１７としてのデジタルフィルタの係数ａ１及びａ２を設定する。レジスタ６１は、電流モード制御回路１７としてのデジタルフィルタの係数ｂ０、ｂ１、及びｂ２を設定する。デジタルインタフェース６２は、レジスタ６０に係数ａ１及びａ２のデータを書き込み、レジスタ６１に係数ｂ０、ｂ１、及びｂ２のデータを書き込む。

本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部２２、レジスタ６０、レジスタ６１、及びデジタルインタフェース６２を少なくとも含む。

電流ループ回路機能１４に関係する係数ａ１及びａ２のデータをレジスタ６０に保持させ、ＰＩ補償回路機能１３に関係する係数ｂ０、ｂ１、及びｂ２のデータをレジスタ６１に保持させることにより、電流モード制御回路１７の回路定数を設定することができる。

更に、スイッチングレギュレータ用集積回路装置の外部からデジタルインタフェース６２を介してレジスタ６０及び６１のデータを書き換えることができる。そのため、スイッチングレギュレータ用集積回路装置を搭載するセットの回路条件に合わせて、スイッチングレギュレータ用集積回路装置を回路基板に搭載した状態でスイッチングレギュレータ用集積回路装置の外部から電流モード制御回路１７の回路定数の最適値を簡単に設定することができる。

本実施の形態によれば、例えば、コントローラ１８とスイッチングパルス生成部２４を含むスイッチングパルス制御部２２を１つの半導体ＩＣに集積化できる。また、スイッチングパルス制御部２２とスイッチング回路４を１つの半導体ＩＣに集積化することもできる。また、コントローラ１８とスイッチングパルス生成部２４とスイッチング回路４をそれぞれ別々の半導体ＩＣにて形成することもできる。さらに、クロック源３０とスイッチングパルス制御部２２を１つの半導体ＩＣに集積化することもできる。

以上、実施の形態を参照して本発明によるスイッチングレギュレータ、スイッチングレギュレータ用集積回路装置、及びスイッチングレギュレータ用集積回路装置の設計方法を説明した。本発明は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上述した複数の実施形態では降圧タイプのスイッチングレギュレータを説明したが、本発明によるスイッチングレギュレータは、昇圧タイプ、昇降圧タイプ、又は極性反転タイプであってもよい。

１…入力電圧源
２…ハイサイドＰチャネルパワーＭＯＳトランジスタ
３…ローサイドＮチャネルパワーＭＯＳトランジスタ
４…スイッチング回路
５…インダクタ
６…出力コンデンサ
７…等価内部抵抗
８…負荷回路
９…高電圧側抵抗
１０…低電圧側抵抗
１１…Ａ／Ｄコンバータ
１２…差分回路
１３…ＰＩ補償回路機能
１４…電流ループ回路機能
１５…ＰＷＭ変換回路
１６…プリドライバ
１７…電流モード制御回路
１８…コントローラ
２１…電圧生成部
２２…スイッチングパルス制御部
２３…平滑回路
２４…スイッチングパルス生成部
３０…クロック源
３５…減算機能
３６…デューティ信号生成スロープ補償機能
３７…インダクタ電流生成機能
３８…電流センス機能
３９…サンプリング機能
５０ａ…加算器
５０ｂ…加算器
５１ａ…乗算器
５１ｂ…乗算器
５１ｃ…乗算器
５２ａ…遅延回路
５２ｂ…遅延回路
５３ａ…乗算器
５３ｂ…乗算器
５３ｃ…乗算器
５６ａ…加算器
５６ｂ…加算器
５７…乗算器
６０…レジスタ
６１…レジスタ
６２…デジタルインタフェース
８１…デジタル三角波発生部
８２…デューティ信号変換部
８３…デジタルコンパレータ
１１１…Ａ／Ｄコンバータ
１１２…差分回路
１１８…コントローラＩＣ
１２４…電圧比較回路
１２７…Ｒ−Ｓフリップフロップ
１２８…ＰＷＭ信号生成部
１２９…帰還回路
１７０…利得回路
１７２…ＡＮＤ回路
１７３…アップダウンカウンタ
１７４…ローパスフィルタ
１７５…リセット発生回路
１７６…差分回路
２０１…入力電圧源
２０２…ハイサイドＰチャネルパワーＭＯＳトランジスタ
２０３…ローサイドＮチャネルパワーＭＯＳトランジスタ
２０４…スイッチング回路
２０５…インダクタ
２０６…出力コンデンサ
２０７…等価内部抵抗
２０８…負荷回路
２０９…高電圧側抵抗
２１０…低電圧側抵抗
２１３…ＰＩ補償回路
２１４…電流ループ回路
２１５…ＰＷＭ変換回路
２１６…プリドライバ
２１８…コントローラ
２２０…電流検知抵抗
２２１…電流検知器
２２２…スロープ補償器
２２３…ＰＩ補償用誤差増幅器
２２４…電圧比較回路
２２５…ＰＩ補償用コンデンサ
２２６…ＰＩ補償用抵抗
２２７…Ｒ−Ｓフリップフロップ
２２８…基準発振器
２３２…コンデンサ・負荷回路
２３３…帰還率設定回路
２３５…減算器
２３６…デューティ信号生成スロープ補償器
２３７…インダクタ電流生成器
２３８…電流センス器
２３９…サンプリング器
Ｖｅｒｒ…デジタル誤差信号
Ｖｏ…出力電圧
ＰＣ、ＰＣ’…推定インダクタ電流信号
ＣＳ…制御信号
ＰＳ…ＰＷＭ信号
Ｖｒｅｆ…基準デジタル信号
ＡＶｒｅｆ…基準アナログ信号
Ｖｃ…基準電圧制御信号
ｄ…デューティ信号
ＳＯ…第１内部信号
ＺＯ１…第１遅延信号
ＺＯ２…第２遅延信号
ＡＯ…第２内部信号

Claims (8)

1. スイッチングレギュレータが負荷回路に供給する出力電圧に基づいて、前記スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号を生成するコントローラと、
   前記スイッチングレギュレータに設けられるスイッチング回路の開閉を制御するためのスイッチングパルス信号の時間比を前記デジタルデューティ信号に基づいて設定するスイッチングパルス生成部と
   を具備し、
   前記コントローラは、前記スイッチング回路のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である
   スイッチングレギュレータ用集積回路装置。
2. 請求項１に記載のスイッチングレギュレータ用集積回路装置であって、
   前記マスタクロックを生成して前記コントローラ及び前記スイッチングパルス生成部に供給するクロック源を更に具備し、
   前記スイッチングパルス生成部は、前記マスタクロックに基づいて動作する
   スイッチングレギュレータ用集積回路装置。
3. 請求項２に記載のスイッチングレギュレータ用集積回路装置であって、
   前記スイッチングパルス生成部は、前記デジタルデューティ信号及びデジタル三角波信号に基づいて前記スイッチングパルス信号の前記時間比を設定する
   スイッチングレギュレータ用集積回路装置。
4. 請求項１乃至３のいずれかに記載のスイッチングレギュレータ用集積回路装置であって、
   前記コントローラは、
   前記出力電圧に対応するデジタル電圧信号を生成するＡ／Ｄコンバータと、
   前記デジタル電圧信号とデジタル基準電圧信号とからデジタル誤差信号を生成する差分回路と、
   前記デジタル誤差信号に基づいて前記デジタルデューティ信号を生成する電流モード制御回路と
   を備え、
   前記電流モード制御回路はＩＩＲデジタルフィルタである
   スイッチングレギュレータ用集積回路装置。
5. 請求項４に記載のスイッチングレギュレータ用集積回路装置であって、
   前記ＩＩＲデジタルフィルタは、
   加算器出力と前記デジタル誤差信号とを加算した結果を出力する第１加算器と、
   前記第１加算器の出力に第１係数を乗算した結果を出力する第１乗算器と、
   前記第１乗算器の出力を１クロック分遅延させた結果を出力する第１遅延回路と、
   前記第１遅延回路の出力を１クロック分遅延させた結果を出力する第２遅延回路と、
   前記第１遅延回路の出力に第２係数を乗算した結果を出力する第２乗算器と、
   前記第２遅延回路の出力に第３係数を乗算した結果を出力する第３乗算器と、
   前記第２乗算器の出力と前記第３乗算器の出力とを加算した結果を前記加算器出力として出力する第２加算器と、
   前記第１乗算器の出力に第４係数を乗算した結果を出力する第４乗算器と、
   前記第１遅延回路の出力に第５係数を乗算した結果を出力する第５乗算器と、
   前記第２遅延回路の出力に第６係数を乗算した結果を出力する第６乗算器と、
   前記第５乗算器の出力と前記第６乗算器の出力とを加算した結果を出力する第３加算器と、
   前記第４乗算器の出力と前記第３加算器の出力とを加算した結果を出力する第４加算器と、
   前記第４加算器の出力に第７係数を乗算して前記デジタルデューティ信号を生成する第７乗算器と
   を備える
   スイッチングレギュレータ用集積回路装置。
6. 請求項４に記載のスイッチングレギュレータ用集積回路装置であって、
   前記ＩＩＲデジタルフィルタは、
   前記デジタル誤差信号から乗算器出力を減算した結果を出力する減算器と、
   前記第１乗算器の出力を１クロック分遅延させた結果を出力する第１遅延回路と、
   前記第１遅延回路の出力を１クロック分遅延させた結果を出力する第２遅延回路と、
   前記第１遅延回路の出力に第１係数を乗算した結果を前記乗算器出力として出力する第１乗算器と、
   前記減算器の出力に第２係数を乗算した結果を出力する第２乗算器と、
   前記第１遅延回路の出力に第３係数を乗算した結果を出力する第３乗算器と、
   前記第２遅延回路の出力に第４係数を乗算した結果を出力する第４乗算器と、
   前記第３乗算器の出力と前記第４乗算器の出力とを加算した結果を出力する第１加算器と、
   前記第２乗算器の出力と前記第１加算器の出力とを加算した結果を出力する第２加算器と、
   前記第２加算器の出力に第５係数を乗算して前記デジタルデューティ信号を生成する第５乗算器と
   を備える
   スイッチングレギュレータ用集積回路装置。
7. アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数を求めるステップと、
   前記複数のアナログ伝達関数から双一次変換により複数のデジタル伝達関数を求めるステップと、
   前記複数のデジタル伝達関数から一つのデジタル伝達関数を求めるステップと、
   前記一つのデジタル伝達関数に基づいてデジタル制御スイッチングレギュレータ用の集積回路が備えるコントローラを設計するステップと
   を具備し、
   前記集積回路は、スイッチングパルス生成部を更に備え、
   前記コントローラは、前記デジタル制御スイッチングレギュレータが負荷回路に供給する出力電圧に基づいて、前記デジタル制御スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号を生成し、
   前記スイッチングパルス生成部は、前記デジタル制御スイッチングレギュレータに設けられるスイッチング回路の開閉を制御するためのスイッチングパルス信号の時間比を前記デジタルデューティ信号に基づいて設定し、
   前記コントローラは、前記スイッチング回路のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である
   スイッチングレギュレータ用集積回路装置の設計方法。
8. 請求項７に記載のスイッチングレギュレータ用集積回路装置の設計方法であって、
   前記複数のアナログ伝達関数は、前記アナログ制御スイッチングレギュレータの電流ループに対応するアナログ伝達関数を含む
   スイッチングレギュレータ用集積回路装置の設計方法。

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