JP2012069662A - Field effect transistor - Google Patents
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Abstract
Description
本発明は、電界効果トランジスタ、特に動作電流が小さく、低消費電力で動作する電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor, and more particularly to a field effect transistor that has a small operating current and operates with low power consumption.
シリコンのＬＳＩでは、微細化が進み集積度が上がるにつれ消費電力が増加している。この大きな要因の一つとして、リーク電流の増加があげられる。増加するリーク電流は二つある。一つ目のリーク電流は、ＭＯＳＦＥＴがオフ時におけるドレインからソースへの拡散電流である。シリコンのＭＯＳＦＥＴのソース、ゲート、ドレインが形成するｎｐｎ構造では、微細化するとｐ領域が短くなり、オフ時におけるドレインからソースへの拡散電流が増加する。 In a silicon LSI, power consumption increases as miniaturization progresses and the degree of integration increases. One of the major factors is an increase in leakage current. There are two increasing leakage currents. The first leakage current is a diffusion current from the drain to the source when the MOSFET is off. In the npn structure formed by the source, gate, and drain of a silicon MOSFET, the p region becomes shorter when miniaturized, and the diffusion current from the drain to the source at the time of off increases.
またもう一つのリーク電流は、GIDL(Gate-Induced-Drain-Leakage current)と呼ばれるものである。ゲート長を短くする場合には、同時にゲートとドレイン間にあるｐｎ接合の空乏層の長さを短くする必要がある。しかし空乏層が短いと、ドレインに電圧が加わった場合に、空乏層における電界強度が大きくなる。そのため、ドレインからゲートへリークが発生する。いずれのリーク電流も低減するには、バンドギャップの小さいシリコン材料を用いていること、及びｐｎ接合を用いていることからくる限界がある。
またゲート長を短くすると、リーク電流どころか、短チャンネル効果なども発生する。またスケーリング則に従って、ドーピング濃度を上げると、ＭＯＳ界面の移動度が下がったり、しきい値電圧がばらつくなどの問題がある。
Another leakage current is called GIDL (Gate-Induced-Drain-Leakage Current). In order to shorten the gate length, it is necessary to simultaneously shorten the length of the depletion layer of the pn junction between the gate and the drain. However, if the depletion layer is short, the electric field strength in the depletion layer increases when a voltage is applied to the drain. Therefore, leakage occurs from the drain to the gate. In order to reduce any leakage current, there is a limit due to the use of a silicon material having a small band gap and the use of a pn junction.
In addition, when the gate length is shortened, a short channel effect or the like occurs as well as a leakage current. Further, when the doping concentration is increased according to the scaling law, there are problems such as a decrease in mobility at the MOS interface and a variation in threshold voltage.
そのため、基板側をバックゲートとして用いてしきい値電圧を制御することにより、リーク電流を抑制する方法があるが制御が複雑になる。また、ＦＩＮ形のゲート構造を用いる、ＳＯＩ基板を用いる、等の方法により、リーク電流と短チャンネル効果を抑えることができる。さらにＦＩＮ形のゲート構造においては、ドーピング濃度を下げられるため、ＧＩＤＬを少なくできる。しかしながら、ＦＩＮ型のゲート構造や、ＳＯＩ基板を用いても、限界がある。
また、他の低消費電力化の方法としては、サブスレショールドで動作させる方法がある。この方法では、しきい値電圧以下で動作させるため、動作時の電流量が少なくてすみ、低消費電力化が可能である。しかしながら、バンドギャップの小さいシリコンを用いている限り、やはり電流量を小さくするには限界がある。
Therefore, there is a method of suppressing leakage current by controlling the threshold voltage using the substrate side as a back gate, but the control becomes complicated. In addition, leakage current and a short channel effect can be suppressed by a method such as using a FIN gate structure or using an SOI substrate. Further, in the FIN type gate structure, since the doping concentration can be lowered, GIDL can be reduced. However, there is a limit even if a FIN type gate structure or an SOI substrate is used.
As another method for reducing power consumption, there is a method of operating at a subthreshold. In this method, since the operation is performed below the threshold voltage, the amount of current during operation can be reduced, and the power consumption can be reduced. However, as long as silicon with a small band gap is used, there is a limit to reducing the amount of current.
また、他の方法としては、TBJ(tunneling barrier junction)MOSFETと呼ばれる構造も提案されている。これは、チャンネルの両端に酸化膜などの薄い誘電体膜を持つ構造である。ソースとゲート間、及びゲートとドレイン間に薄いバリアー層が形成される。短チャンネル効果による特性の劣化を防ぐために提案されたものである。（非特許文献１参照）
この方法では、薄い酸化ケイ素膜を用いてバリアーを形成し、それをトンネルする電流をゲートにより制御する方法である。しかし現実的には、トンネル電流は酸化ケイ素膜の膜厚や膜質に依存するため、トンネル電流を制御するのは困難である。
As another method, a structure called TBJ (tunneling barrier junction) MOSFET has been proposed. This is a structure having a thin dielectric film such as an oxide film at both ends of the channel. Thin barrier layers are formed between the source and gate and between the gate and drain. This has been proposed to prevent deterioration of characteristics due to the short channel effect. (See Non-Patent Document 1)
In this method, a barrier is formed using a thin silicon oxide film, and the current tunneling through the barrier is controlled by the gate. However, in reality, since the tunnel current depends on the film thickness and film quality of the silicon oxide film, it is difficult to control the tunnel current.
また、ソース電極部にショットキバリアーを用いて、このバリアーのトンネル電流を制御する素子も提案されている。しかしながら、ソース電極から半導体の伝導帯へのトンネル電流を制御するため、ドレイン電圧を加えてバリアーが薄くなった時に電流が流れ始める。そのためドレイン電圧がゼロ近辺では電流が流れず、ダイオードのような立ち上がり電圧が必要である。（非特許文献２参照） There has also been proposed an element that uses a Schottky barrier in the source electrode portion to control the tunnel current of the barrier. However, in order to control the tunnel current from the source electrode to the conduction band of the semiconductor, a current starts to flow when the drain voltage is applied and the barrier becomes thin. Therefore, no current flows when the drain voltage is near zero, and a rising voltage like a diode is required. (See Non-Patent Document 2)
また、ツェナーダイオードの動作にも見られるような価電子帯から伝導帯へのトンネル電流をゲート電極により制御し、トランジスタ動作をさせる方法も提案されている。そして、さらにＳｉＧｅ膜をｐｎ接合部に用いてバリアーを形成し、より低電流で動作させる方法も提案されている。（非特許文献３、４参照）
しかしながら、これは物性上の問題点とプロセス上の問題点がある。シリコンはバンドギャップが狭いため、熱的な電子によるリーク電流が存在する。また、ドーピングによりバンドの構造を決めているが、微細化するとドーピングのバラつきが問題となり、ドレイン電圧にバラつきが出る可能性がある。
In addition, a method has been proposed in which a tunnel current from a valence band to a conduction band, which is also seen in the operation of a Zener diode, is controlled by a gate electrode to operate a transistor. Further, a method has been proposed in which a barrier is formed using a SiGe film at the pn junction and the device is operated at a lower current. (See Non-Patent Documents 3 and 4)
However, this has physical properties and process problems. Since silicon has a narrow band gap, there is a leakage current due to thermal electrons. In addition, the band structure is determined by doping. However, if the structure is miniaturized, a variation in doping becomes a problem, and the drain voltage may vary.
一方で、近年、ＧａＮやＳｉＣ、ダイヤモンド等のワイドギャップ半導体を用いたパワースイッチング素子の研究開発が行われている。シリコンのパワースイッチング素子と比較し、同じ耐圧を有しながら低抵抗化が可能である。また化学的に安定で、高温で安定なため、高温で動作する素子の製作に用いることが可能である。
しかしながら、論理回路を低消費電力化させる技術に関しては、あまり行われていなかった。以下、ＧａＮ、ＳｉＣ、ダイヤモンドなどについて、各々説明する。
On the other hand, in recent years, research and development of power switching elements using wide gap semiconductors such as GaN, SiC, and diamond have been performed. Compared to a silicon power switching element, the resistance can be reduced while having the same breakdown voltage. Further, since it is chemically stable and stable at a high temperature, it can be used for manufacturing an element operating at a high temperature.
However, a technique for reducing the power consumption of the logic circuit has not been so much. Hereinafter, GaN, SiC, diamond and the like will be described.
ＧａＮやＡｌＧａＮ、ＩｎＡｌＮなどの窒化物半導体は六方晶系に属するウルツ鉱型の結晶であり、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴がある。また、アルミニウムやガリウム、インジウムなどの組成を変化させることにより、バンドギャップを変化させることが可能であり、ヘテロ接合を形成できる。
ＡｌＧａＮ／ＧａＮヘテロ接合には二次元電子ガスが形成される。ヘテロ接合にピエゾ効果により正の電荷が誘起され、電子を閉じ込める量子井戸が形成される。この二次元電子ガスを用いたｎチャンネルのＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタが開発されている。また、ゲート部にＭＯＳ構造を用いるFETの開発も行われている。
しかし、窒化物半導体材料を用いた論理回路の開発はほとんど行われていない。これは、ドーピングによりｐ形層を形成しようとしても、ＭｇやＺｎなどの活性化率が低く、さらにホールの移動度が低いためである。よって電子デバイスに用いることが可能なｐ形層を作製するのが困難なためである。
Nitride semiconductors such as GaN, AlGaN, and InAlN are wurtzite crystals belonging to the hexagonal system, and are characterized by a high dielectric breakdown electric field and a high saturation drift velocity. In addition, the band gap can be changed by changing the composition of aluminum, gallium, indium, or the like, and a heterojunction can be formed.
A two-dimensional electron gas is formed at the AlGaN / GaN heterojunction. A positive charge is induced in the heterojunction by the piezo effect, and a quantum well for confining electrons is formed. An n-channel AlGaN / GaN heterojunction field effect transistor using this two-dimensional electron gas has been developed. In addition, FETs using a MOS structure for the gate are also being developed.
However, little development has been made on logic circuits using nitride semiconductor materials. This is because, even if a p-type layer is formed by doping, the activation rate of Mg, Zn, etc. is low, and the mobility of holes is low. Therefore, it is difficult to produce a p-type layer that can be used for an electronic device.
ピエゾ効果を用いてヘテロ接合にｐ形層を形成し、ｎチャンネルＦＥＴの高耐圧化を行うという例がある。（特許文献１参照）
しかしながら、窒化物半導体は窒素抜けなどによりｎ形になりやすい事と、ヘテロ接合界面には格子定数の違いなどから発生する欠陥が存在し電子を供給する事から、ｐ形層が形成されにくい。
また、この方法は、ｐ形層は電界をマネージメントするための層であり、チャンネルとして用いているわけではない。
そのため、Ｓｉのトランジスタを併用した集積回路の提案がある。この例は、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタと、Ｓｉのｐｎｐのトランジスタなどを用いて構成されるものである。（非特許文献５参照）
There is an example in which a p-type layer is formed in a heterojunction using the piezo effect to increase the breakdown voltage of an n-channel FET. (See Patent Document 1)
However, since a nitride semiconductor is likely to be n-type due to nitrogen depletion and the like, and a defect generated due to a difference in lattice constant exists at the heterojunction interface and supplies electrons, it is difficult to form a p-type layer.
In this method, the p-type layer is a layer for managing an electric field, and is not used as a channel.
For this reason, there is a proposal of an integrated circuit using Si transistors together. In this example, an AlGaN / GaN heterojunction field effect transistor and a Si pnp transistor are used. (See Non-Patent Document 5)
以上のように窒化物半導体材料においては、きちんとしたホールのチャンネルを形成し、トランジスタ動作を得たものについては、報告例が少ない。そのため、低消費電力動作が可能なトランジスタの例はない。 As described above, in the nitride semiconductor material, there are few reports on the case where a proper hole channel is formed and the transistor operation is obtained. Therefore, there is no example of a transistor that can operate with low power consumption.
ＳｉＣは、六方晶系の４Ｈや６Ｈ，立方晶の３Ｃなどの結晶構造を有し、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴を有する。パワートランジスタの製作に用いられる。また、現在n形チャンネルやp形チャンネルのMOSFETの開発が行われている。
ＳｉＣ材料を用いた論理回路に関して、ＣＭＯＳの開発が行われている。これは、ｎｐｎトランジスタと、ｐｎｐトランジスタから構成されるインバータを用いている。材料が異なる点以外は、ほぼ従来のシリコンで行われていた技術と同様である。（非特許文献６参照）
SiC has a crystal structure such as hexagonal 4H or 6H or cubic 3C, and has characteristics such as a high dielectric breakdown electric field and a high saturation drift velocity. Used in the manufacture of power transistors. Currently, n-type and p-type MOSFETs are being developed.
CMOS has been developed for logic circuits using SiC materials. This uses an npn transistor and an inverter composed of a pnp transistor. Except for the difference in material, the technique is almost the same as that used in conventional silicon. (See Non-Patent Document 6)
またダイヤモンドも大きなバンドギャップを有し、絶縁破壊電界が高い。ダイオードの開発や、FETの開発が行われている。ｐチャンネルやｎチャンネルのＦＥＴの報告がある。
しかし、ＳｉＣやダイヤモンドを用いた低消費電力動作用の素子についての例はない。
Diamond also has a large band gap and a high dielectric breakdown electric field. Diodes and FETs are being developed. There are reports of p-channel and n-channel FETs.
However, there is no example of an element for low power consumption operation using SiC or diamond.
本発明は上記のような従来技術の問題点を考えて、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。 An object of the present invention is to provide a field effect transistor that can be applied to a logic circuit that operates with low power consumption in consideration of the above-described problems of the prior art.
上記の課題は、以下の電界効果トランジスタによって解決される。
（１）ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。
（２）ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有することを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（３）ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする（２）記載のｎチャンネルの電界効果トランジスタ。
（４）ソース電極に接触するコンタクト領域がＩｎＡｌＧａＮ層であり、電子伝導を担うチャンネルがＧａＮ層であることを特徴とする（２）記載のｎチャンネルの電界効果トランジスタ。
（５）ソース電極が直接チャンネルに接触していることを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（６）ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（７）ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする（６）記載のｎチャンネルの電界効果トランジスタ。
（８）ゲート部のバリアー層がＩｎＡｌＧａＮ層であり、バリアー層とＧａＮ層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする（６）記載のｎチャンネルの電界効果トランジスタ。
（９）ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、障壁の高さを調整するコンタクト領域を有することを特徴とする（１）記載のｐチャンネルの電界効果トランジスタ。
（１０）ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする（９）記載のｐチャンネルの電界効果トランジスタ。
（１１）ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする（９）記載のｐチャンネルの電界効果トランジスタ。
（１２）ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする（１１）記載のｐチャンネルの電界効果トランジスタ。
（１３）窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりｐチャンネルが形成されていることを特徴とする（９）記載のｐチャンネルの電界効果トランジスタ。
（１４）ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ接合のＧａＮ層をｐチャンネルとして有していることを特徴とする（９）記載のｐチャンネルの電界効果トランジスタ。
The above problem is solved by the following field effect transistor.
(1) It has a configuration in which a barrier is provided between a source electrode and a conduction band or a valence band of a semiconductor in contact with the source electrode, and electrons or holes flowing from the source electrode through the barrier can be adjusted by a gate voltage. An n-channel or p-channel field effect transistor.
(2) The n-channel field effect transistor according to (1), wherein a contact region for adjusting the height of the Schottky barrier is provided between the source electrode and the channel responsible for electron conduction in the source portion.
(3) The n-channel field effect transistor according to (2), wherein the contact region in contact with the source electrode and the channel responsible for electron conduction are compound semiconductors having different band gaps.
(4) The n-channel field effect transistor according to (2), wherein the contact region in contact with the source electrode is an InAlGaN layer, and the channel responsible for electron conduction is a GaN layer.
(5) The n-channel field effect transistor according to (1), wherein the source electrode is in direct contact with the channel.
(6) The n-channel field effect transistor according to (1), wherein a barrier layer is provided between the semiconductor surface of the gate portion and the channel responsible for electron conduction.
(7) The n-channel field effect transistor according to (6), wherein the barrier layer in the gate portion is a compound semiconductor having a band gap different from that of the channel responsible for electron conduction.
(8) The n-channel field effect according to (6), wherein the barrier layer of the gate portion is an InAlGaN layer, and the two-dimensional electron gas formed at the heterojunction interface between the barrier layer and the GaN layer is a channel. Transistor.
(9) The p-channel field effect transistor according to (1), wherein a contact region for adjusting the height of the barrier is provided between the source electrode and the channel responsible for hole conduction in the source portion.
(10) The p-channel field effect transistor according to (9), wherein the contact region in contact with the source electrode and the channel responsible for hole conduction are compound semiconductors having different band gaps.
(11) The p-channel field effect transistor according to (9), wherein a barrier layer is provided between the semiconductor surface of the gate portion and the channel responsible for hole conduction.
(12) The p-channel field effect transistor according to (11), wherein the barrier layer of the gate portion is a compound semiconductor having a band gap different from that of the channel responsible for hole conduction.
(13) The p-channel field effect transistor according to (9), wherein the p-channel is formed of a nitride semiconductor, and a p-channel is formed by a negative charge generated in the heterojunction due to the piezoelectric effect.
(14) The p-channel field effect transistor according to (9), wherein the p-channel includes a GaN layer of AlGaN / GaN / AlGaN double heterojunction.
本発明によれば、バリアーがあるソース電極を用い、熱電子放出により流れる動作電流をゲート電圧により制御することにより、トランジスタの動作電流を低減し、より低消費電力で動作可能な電界効果トランジスタが得られる。 According to the present invention, there is provided a field effect transistor capable of operating with lower power consumption by using a source electrode with a barrier and controlling the operating current flowing by thermionic emission by the gate voltage, thereby reducing the operating current of the transistor. can get.
（実施例１）
図１は、ソース電極１がチャンネル層７との間にショットキバリアーを有するｎチャンネルのトランジスタである。ゲート電極２とチャンネル層７との間には、絶縁膜４を有しており、ＭＩＳ（Metal Insulator Semiconductor）構造となっている。ＭＯＳ（Metal Oxide Semiconductor）構造であってもよい。ドレイン電極３は通常のオーミック電極である。
Example 1
FIG. 1 shows an n-channel transistor having a Schottky barrier between the source electrode 1 and the channel layer 7. An insulating film 4 is provided between the gate electrode 2 and the channel layer 7 and has a MIS (Metal Insulator Semiconductor) structure. A MOS (Metal Oxide Semiconductor) structure may be used. The drain electrode 3 is a normal ohmic electrode.
トランジスタは、基板５上に構築されているが、チャンネル層７と基板５の間には、トランジスタの集積方法や製造方法などにより必要となる層構造が用いられる。必要に応じてバッファ層６を入れて結晶性を向上させたり、あるいは、ｐ形層や高抵抗層をバッファ層６として入れて、電気的に素子分離をする。 The transistor is constructed on the substrate 5, but a layer structure required by a transistor integration method, a manufacturing method, or the like is used between the channel layer 7 and the substrate 5. If necessary, the buffer layer 6 is inserted to improve crystallinity, or a p-type layer or a high resistance layer is inserted as the buffer layer 6 to electrically isolate the elements.
ショットキダイオードにおいて順方向に電流が流れる場合には、ショットキバリアーを半導体側から電極側に電子が流れる。一方で図１におけるソース電極１のショットキバリアー部分では、電極側から半導体側へ電子が流れることになる。そしてこの電流量をゲート電圧で制御する。 When current flows in the forward direction in the Schottky diode, electrons flow through the Schottky barrier from the semiconductor side to the electrode side. On the other hand, in the Schottky barrier portion of the source electrode 1 in FIG. 1, electrons flow from the electrode side to the semiconductor side. This amount of current is controlled by the gate voltage.
ソース電極１側からの電子の供給は、主に熱電子放出による。バリアーが薄い場合にはトンネル電流もある。ソース電極１とチャンネル層７の間のバリアーが高い場合には、電流量が小さくなる。チャンネル層７がｎ型にドーピングされている場合には、ソース電極１のショットキバリアー部分に三角形のバリアーが形成される。ゲート電圧を加えることにより、この三角形のバリアーが薄くなり、電流が流れる。そしてゲート電圧が高い場合には、トンネル電流による成分も発生する。このように、ショットキバリアーが存在するため、ソース電極１側からの電流量を抑制し、低電力動作が可能となる。 The supply of electrons from the source electrode 1 side is mainly due to thermionic emission. If the barrier is thin, there is also a tunnel current. When the barrier between the source electrode 1 and the channel layer 7 is high, the amount of current is small. When the channel layer 7 is doped n-type, a triangular barrier is formed in the Schottky barrier portion of the source electrode 1. By applying a gate voltage, the triangular barrier becomes thinner and current flows. When the gate voltage is high, a component due to the tunnel current is also generated. Thus, since the Schottky barrier exists, the amount of current from the source electrode 1 side is suppressed, and low power operation is possible.
また、ソース電極１側からの電子の供給が熱電子放出によるため、ドレイン電圧がゼロから、動作電流が立ち上がる特性を示す。そのため線形領域と飽和領域を示す通常のトランジスタと同様の動作特性を持たせることが可能である。 Further, since the supply of electrons from the source electrode 1 side is due to thermionic emission, the operating current rises from zero drain voltage. Therefore, it is possible to have the same operating characteristics as a normal transistor showing a linear region and a saturation region.
通常の電界効果型トランジスタにおいては、飽和電流はゲート電圧によって制御される。しかしながら、本発明の素子においては、ソース電極部のショットキバリアーも素子の飽和電流を決める要因になる。
このソース電極１におけるショットキバリアーの高さは、電極材料の物性値、つまり仕事関数で決まる。よって、素子ごとの電流量のバラつきを抑えることが可能であることが特徴である。
In a normal field effect transistor, the saturation current is controlled by the gate voltage. However, in the device of the present invention, the Schottky barrier of the source electrode portion is also a factor that determines the saturation current of the device.
The height of the Schottky barrier in the source electrode 1 is determined by the physical property value of the electrode material, that is, the work function. Therefore, it is a feature that variation in the amount of current for each element can be suppressed.
また、ソースにショットキバリアーが存在するため、チャンネル層７のゲート直下の部分がｎ型の半導体層であっても、エンハンスメント動作が可能となる。ゲート電圧がプラスの場合にソース側から電子が供給可能であり、ゲート電圧がゼロの場合においてソース側から供給される電子が小さくなるように、ソース電極１部分のショットキバリアーの高さを調整すればよい。 Further, since a Schottky barrier is present at the source, even if the portion of the channel layer 7 immediately below the gate is an n-type semiconductor layer, the enhancement operation can be performed. The height of the Schottky barrier in the source electrode 1 is adjusted so that electrons can be supplied from the source side when the gate voltage is positive, and electrons supplied from the source side are reduced when the gate voltage is zero. That's fine.
これも重要な特徴であり、微細化した場合におけるドーピングの分布や不均一性の影響を受けなくて済む。ただし、当然のことながら、チャンネル層７のドーピングの分布を通常のトランジスタのようにｎｐｎ構造にすることも可能である。 This is also an important feature and is not affected by doping distribution or non-uniformity when miniaturized. However, as a matter of course, the doping distribution of the channel layer 7 may be an npn structure like a normal transistor.
（実施例２）
一方で、ソース電極１部のショットキバリアーの高さは、金属や半導体材料の仕事関数や電子親和力によって決まるため、使用できる材料によって選択の範囲が狭まってしまう。その場合には、図２に示すように、ソース電極１と、電子伝導を担うチャンネル７との間に、コンタクト領域８を設ける。このコンタクト領域８は、図１の場合、層状に形成されている。このコンタクト層８のドーピング濃度を調整することによって、このショットキバリアーの高さを調整することが可能である。
(Example 2)
On the other hand, since the height of the Schottky barrier of the source electrode 1 part is determined by the work function and electron affinity of the metal or semiconductor material, the selection range is narrowed depending on the usable material. In that case, as shown in FIG. 2, a contact region 8 is provided between the source electrode 1 and the channel 7 responsible for electron conduction. In the case of FIG. 1, the contact region 8 is formed in a layer shape. The height of the Schottky barrier can be adjusted by adjusting the doping concentration of the contact layer 8.
ソース電極部のショットキバリアーが高く電流量が小さすぎる場合には、コンタクト層８としては、ｎ形に高濃度にドーピングした層を用いればよい。逆に電流量が多すぎる場合には、低濃度にドーピングしたｎ形層か、ノンドープ層を用いる。場合によっては、薄いｐ形層をコンタクト層として用いてもよい。 When the Schottky barrier of the source electrode part is high and the amount of current is too small, the contact layer 8 may be a layer doped with n-type at a high concentration. Conversely, when the amount of current is too large, an n-type layer doped at a low concentration or a non-doped layer is used. In some cases, a thin p-type layer may be used as the contact layer.
また、ＡｌＧａＡｓやＡｌＧａＮなどの化合物半導体の場合には、組成を変化させることによってバンドギャップを変えることが可能である。そのため、ソースの電極金属の仕事関数に応じて、組成を変化させて、ショットキバリアーの高さを変え、所望の電流量のトランジスタを形成できる。 In the case of a compound semiconductor such as AlGaAs or AlGaN, the band gap can be changed by changing the composition. Therefore, a transistor having a desired current amount can be formed by changing the composition to change the height of the Schottky barrier in accordance with the work function of the source electrode metal.
たとえば、ＩｎＧａＡｓをチャンネル層７として用い、ＩｎＡｌＡｓをソース部分のコンタクト層８として用いることが可能である。この場合には、チャンネル層７とコンタクト層８のヘテロ接合が形成され、ヘテロ接合界面に二次元電子ガスを形成すれば、チャンネルの移動度を高くすることが可能である。 For example, InGaAs can be used as the channel layer 7 and InAlAs can be used as the contact layer 8 in the source portion. In this case, if the heterojunction of the channel layer 7 and the contact layer 8 is formed and two-dimensional electron gas is formed at the heterojunction interface, the mobility of the channel can be increased.
窒化物半導体の場合には、ＧａＮ層をチャンネル層７として用いて、コンタクト層８をＩｎＡｌＧａＮ層にすればよい。コンタクト層８の方のバンドギャップを高くする場合には、ＡｌＧａＮ層などをコンタクト層８として用いる。格子定数をＧａＮ層チャンネル層７に合わせたまま、バンドギャップを大きくするにはＩｎＡｌＮ層をコンタクト層８として用いればよい。この場合には、やはりヘテロ接合が形成され、ヘテロ接合界面に形成された二次元電子ガスを用いれば、移動度を高くすることが可能である。 In the case of a nitride semiconductor, the GaN layer may be used as the channel layer 7 and the contact layer 8 may be an InAlGaN layer. When the band gap of the contact layer 8 is increased, an AlGaN layer or the like is used as the contact layer 8. An InAlN layer may be used as the contact layer 8 in order to increase the band gap while keeping the lattice constant matched to the GaN layer channel layer 7. In this case, a heterojunction is also formed, and the mobility can be increased by using a two-dimensional electron gas formed at the heterojunction interface.
逆に、ＧａＮチャンネル層７よりも、コンタクト層８のバンドギャップを小さくしたい場合には、ＩｎＧａＮ層をコンタクト層８として用いればよい。コンタクト層８とチャンネル層７の間を連続的にバンドギャップを変化させる方法も可能である。 Conversely, when it is desired to make the band gap of the contact layer 8 smaller than that of the GaN channel layer 7, an InGaN layer may be used as the contact layer 8. A method of continuously changing the band gap between the contact layer 8 and the channel layer 7 is also possible.
コンタクト領域８は、二つの層から形成してもよい。例えば、ソース電極１側にＩｎＧａＮ層のようなバンドギャップの小さい層を用いてソース電極１とのバリアーの高さを調整し、チャンネル側にＡｌＧａＮ層を用いてＡｌＧａＮ層とチャンネル層７の接合部にヘテロ接合を形成し、そのヘテロ接合界面に二次元電子ガスを形成し、チャンネルとして用いる方法も可能である。 The contact region 8 may be formed from two layers. For example, the height of the barrier with the source electrode 1 is adjusted using a layer having a small band gap such as an InGaN layer on the source electrode 1 side, and the AlGaN layer and the channel layer 7 are joined using an AlGaN layer on the channel side. Alternatively, a heterojunction may be formed, and a two-dimensional electron gas may be formed at the heterojunction interface and used as a channel.
このような構造を有する素子は、４つの重要な特性を持つ。
第一の特性は、本発明の素子では、ソース電極部に低いショットキバリアーがあり、電流量を小さくしていることである。そのため、飽和領域でのドレイン飽和電流を決める要因が通常のトランジスタと異なる。
An element having such a structure has four important characteristics.
The first characteristic is that in the element of the present invention, the source electrode portion has a low Schottky barrier and the amount of current is reduced. Therefore, the factor that determines the drain saturation current in the saturation region is different from that of a normal transistor.
通常のトランジスタでは、ゲート部のチャンネルはゲート電極に近いため、ドレイン電圧の影響を直接受けない。さて、ゲート電圧がしきい値電圧以上において、線形領域では、ドレイン電圧を高くしていくと、ドレイン電流が大きくなる。その時に、ゲート部のチャンネルでは、ドレイン電流の増加に対応して、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度に差が生じて、拡散電流が発生して、ゲート部分で電流が流れる。さらにドレイン電圧を高くすると、ゲート部のドレイン端のチャンネルのキャリア密度が減少し、ドレイン電流の増加に対応する。 In a normal transistor, the channel of the gate portion is close to the gate electrode, and thus is not directly affected by the drain voltage. Now, when the gate voltage is equal to or higher than the threshold voltage, the drain current increases in the linear region as the drain voltage is increased. At that time, in the channel of the gate part, corresponding to the increase of the drain current, a difference occurs in the carrier density of the channel at the source end of the gate part and the carrier density of the channel at the drain end of the gate part, and diffusion current is generated. Thus, a current flows in the gate portion. When the drain voltage is further increased, the carrier density of the channel at the drain end of the gate portion decreases, which corresponds to an increase in drain current.
しかし、ドレイン電圧を高くしていった時に、ゲート部のドレイン端のチャンネルのキャリア密度がほぼゼロになると、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度の差をこれ以上大きく出来ない限界に達する。その結果、この時の電圧以上にドレイン電圧を大きくしても、ゲート部のドレイン端からドレイン方向に空乏層が発生するだけで、ドレイン電流が大きくならなくなる。これが通常のトランジスタの飽和領域での動作である。飽和領域でのドレイン電流の値はゲート電圧のみに依存する。 However, when the drain voltage is increased and the carrier density of the channel at the drain end of the gate portion becomes almost zero, the carrier density of the channel at the source end of the gate portion and the carrier density of the channel at the drain end of the gate portion The limit that cannot be increased any more is reached. As a result, even if the drain voltage is increased beyond the voltage at this time, a depletion layer is generated in the drain direction from the drain end of the gate portion, and the drain current does not increase. This is the operation in the saturation region of a normal transistor. The value of the drain current in the saturation region depends only on the gate voltage.
一方で、本発明のトランジスタにおいては、ソース電極部にバリアーがあり、それもドレイン電流を決める大きな要因である。そのため、ドレイン電圧が加わると、ソース電極部のバリアーの部分でも電圧降下が発生する。 On the other hand, in the transistor of the present invention, there is a barrier in the source electrode portion, which is also a major factor determining the drain current. For this reason, when a drain voltage is applied, a voltage drop also occurs in the barrier portion of the source electrode portion.
そこで、本発明のトランジスタの動作が、ゲート電圧がしきい値以上である場合を考える。ドレイン電圧を大きくすると、ソース電極部分のバリアーにより電圧降下が起こる。つまりゲートとソース間のチャンネルのソース電極近傍で電圧降下が起こる。 Therefore, the operation of the transistor of the present invention is considered when the gate voltage is equal to or higher than the threshold value. When the drain voltage is increased, a voltage drop occurs due to the barrier of the source electrode portion. That is, a voltage drop occurs near the source electrode of the channel between the gate and the source.
その結果、ゲート部のチャンネル内の電子密度は、ゲート電極とソース電極間の電圧で決まるわけではなくなる。ソース電極近辺のチャンネルの電圧降下を起こしている部分よりもゲート側にあり、電位が平坦になったチャンネルの電位と、ゲート電極の電位との電位差によって、ゲート部の電子密度が決まる。 As a result, the electron density in the channel of the gate portion is not determined by the voltage between the gate electrode and the source electrode. The electron density of the gate portion is determined by the potential difference between the potential of the channel that is on the gate side of the channel where the voltage drop in the vicinity of the source electrode is flat and the potential is flat.
この電位が平坦になったチャンネルの電位は、ソース部分のバリアーにより電圧降下した分と等しく、ドレイン電圧に依存し、ドレイン電圧を上げると、高くなる。そのため、ドレイン電圧を高くすると、ゲート部のチャンネルの電子密度は低くなる。 The potential of the channel in which this potential is flat is equal to the voltage drop due to the barrier of the source portion, and depends on the drain voltage, and increases as the drain voltage is increased. Therefore, when the drain voltage is increased, the electron density of the channel of the gate portion is decreased.
よって、ドレイン電圧が大きくなった場合に、ゲート部のチャンネル内の電子密度は下がり、ドレイン電流を抑制する方向に作用する。その結果、ドレイン電流の飽和が起きやすくなる。そのため、ソース電極部分にショットキバリアーがあり、それにより電流量が小さくても、通常のトランジスタのように飽和特性を有するドレイン電圧・電流特性を示すトランジスタが製作可能である。 Therefore, when the drain voltage increases, the electron density in the channel of the gate portion decreases and acts to suppress the drain current. As a result, drain current saturation is likely to occur. Therefore, there is a Schottky barrier in the source electrode portion, and therefore a transistor having a drain voltage / current characteristic having saturation characteristics can be manufactured as in a normal transistor even when the amount of current is small.
第二の特性は、ゲート部のチャンネル内の電子密度が小さくてもよいことである。ソース電極部のバリアーにより電流量が小さいため、ゲート部においても拡散電流が小さくなる。つまり、ゲート部のチャンネル内のキャリア分布は、ソース電極部にバリアーがない場合よりも平坦な分布になる。つまりキャリア密度の差が小さくて済むため、相対的にゲート部のチャンネルの電子密度を低くすることが可能である。 The second characteristic is that the electron density in the channel of the gate portion may be small. Since the amount of current is small due to the barrier of the source electrode part, the diffusion current is also small in the gate part. That is, the carrier distribution in the channel of the gate portion is flatter than that in the case where the source electrode portion has no barrier. That is, since the difference in carrier density can be small, the electron density of the channel of the gate portion can be relatively lowered.
第三の特性は、短チャンネル効果がおきにくくなることである。ソース電極部でも電圧降下が発生するため、実質的にゲート部分のソース側とドレイン側の電位差が小さくなるからである。よって、ゲート部において、短チャンネル効果が起きにくくなる。よってゲート長をより短くすることが可能となる。 The third characteristic is that the short channel effect is less likely to occur. This is because a voltage drop also occurs in the source electrode portion, so that the potential difference between the source side and the drain side of the gate portion is substantially reduced. Therefore, the short channel effect is less likely to occur in the gate portion. Therefore, the gate length can be further shortened.
第四の特性は、チャンネルをゲート部のＭＯＳ界面に形成する必要がないことである。これは、第二の特性であるゲート部のチャンネルのキャリア密度をあまり上げる必要がない事、及び、第三の特性である短チャンネル効果がおきにくい事から、明らかである。よって、ゲート部の半導体表面と、チャンネルの間に、ドーピング濃度などがチャンネル層と異なるバリアー層を配置させて、ＭＯＳ界面を電子が流れなくても動作する素子の製作が可能である。
そのため、ＭＯＳ界面のキャリアの移動度の低いＳｉＣ材料などに適用した場合に、ＭＯＳ界面のキャリアの移動度が低いことの影響を受けずに済む。
The fourth characteristic is that it is not necessary to form a channel at the MOS interface of the gate portion. This is apparent from the fact that it is not necessary to increase the carrier density of the channel of the gate part, which is the second characteristic, and the short channel effect which is the third characteristic is difficult to occur. Therefore, a barrier layer having a doping concentration different from that of the channel layer is disposed between the semiconductor surface of the gate portion and the channel, so that an element that operates even when electrons do not flow through the MOS interface can be manufactured.
Therefore, when applied to a SiC material having a low mobility of carriers at the MOS interface, it is not affected by the low mobility of carriers at the MOS interface.
（実施例３）
図３に、ゲート部のチャンネルが界面から離れているトランジスタを示す。この構造においては、ゲート電極２とチャンネル層７の間にｉ層もしくはｐ形層をバリアー層９として用いて、トランジスタがオンの場合にも、電子がゲート部の半導体表面を流れないようにする。これにより、移動度の低いＭＯＳ界面をチャンネルとして用いる必要がなくなる。また、ノーマリオフでありながら、高速動作も可能となる。
(Example 3)
FIG. 3 shows a transistor in which the channel of the gate portion is separated from the interface. In this structure, an i-layer or p-type layer is used as a barrier layer 9 between the gate electrode 2 and the channel layer 7 so that electrons do not flow on the semiconductor surface of the gate portion even when the transistor is on. . This eliminates the need to use a low mobility MOS interface as a channel. In addition, high-speed operation is possible while being normally off.
特にＳｉＣなどの材料の場合には、原理的に高移動度のＭＯＳ界面を形成するのが困難であり、その場合に有効な方法である。ワイドギャップ半導体材料としては、ＧａＮやＳｉＣ、ダイヤモンド、ＧａＡｓなどが用いることが可能である。
また、ＡｌＧａＡｓやＩｎＡｌＧａＮ、ＩｎＧａＡｓなどのＩＩＩ／Ｖ族化合物半導体材料の場合には、ゲート部にバリアーとして、チャンネルとバンドギャップの異なる材料を用いることが可能である。
In particular, in the case of a material such as SiC, it is difficult in principle to form a high mobility MOS interface, and this is an effective method. As the wide gap semiconductor material, GaN, SiC, diamond, GaAs, or the like can be used.
In the case of III / V group compound semiconductor materials such as AlGaAs, InAlGaN, and InGaAs, it is possible to use a material having a different channel and band gap as a barrier in the gate portion.
例えば、チャンネル層７としてＧａＮ層を用い、バリアー層９としてＡｌＧａＮ層を用いることが可能である。あるいは、チャンネル層７としてＩｎＧａＡｓ層を用い、バリアー層９としてＩｎＡｌＡｓ層を用いればよい。
この場合においても、チャンネル層７とバリアー層９で、ヘテロ接合を形成して、二次元電子ガスチャンネルを形成し、キャリアの移動度をあげることが可能である。
For example, a GaN layer can be used as the channel layer 7 and an AlGaN layer can be used as the barrier layer 9. Alternatively, an InGaAs layer may be used as the channel layer 7 and an InAlAs layer may be used as the barrier layer 9.
Also in this case, the channel layer 7 and the barrier layer 9 can form a heterojunction to form a two-dimensional electron gas channel, thereby increasing the carrier mobility.
（実施例４）
次に、半導体デバイスシミュレーションを用いて計算した、ソース電極部にバリアーを有するＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタの動作特性を示す。
図４にその構造を示す。絶縁基板１５上にノンドープＧａＮ層１６、ｐ形ＧａＮ層１７、ＧａＮチャンネル層１８、ＡｌＧａＮのバリアー層１９が形成されている。ＡｌＧａＮのバリアー層１９は、ソース電極に対してのコンタクト層としても、ゲート部のチャンネルと半導体表面層の間にあるバリアーとしても、機能する。
Example 4
Next, operational characteristics of an AlGaN / GaN heterojunction field effect transistor having a barrier in the source electrode portion, calculated using semiconductor device simulation, are shown.
FIG. 4 shows the structure. A non-doped GaN layer 16, a p-type GaN layer 17, a GaN channel layer 18, and an AlGaN barrier layer 19 are formed on the insulating substrate 15. The AlGaN barrier layer 19 functions both as a contact layer for the source electrode and as a barrier between the channel of the gate portion and the semiconductor surface layer.
この構造において、ショットキ的な障壁を持つソース電極を用いたＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタのシミュレーションを行った。シノプシス（synopsys）のT−CADセンタウラス（T-CAD Sentaurus Device）を用いた。この計算では、ソース電極１１、ゲート電極１２、ドレイン電極１３のチャンネル方向の長さは、各々１μｍとした。表面は窒化シリコンにより被われているとした。ソース電極とゲート電極の間隔、及びゲート電極とドレイン電極の間隔も各々１μｍとした。 In this structure, an AlGaN / GaN heterojunction field effect transistor using a source electrode having a Schottky barrier was simulated. A synopsys T-CAD Sentaurus Device was used. In this calculation, the lengths in the channel direction of the source electrode 11, the gate electrode 12, and the drain electrode 13 were each 1 μm. The surface was covered with silicon nitride. The distance between the source electrode and the gate electrode and the distance between the gate electrode and the drain electrode were also set to 1 μm.
計算に用いたトランジスタの半導体の層構造は、ノンドープＧａＮ層１６は厚さが０．７μｍ、ｐ形ＧａＮ層１７は厚さが０．３μｍ、ＧａＮチャンネル層１８は厚さが１０ｎｍとした。ＡｌＧａＮのバリアー層１９の厚さは、３０ｎｍとした。 The semiconductor semiconductor layer structure used in the calculation was such that the non-doped GaN layer 16 had a thickness of 0.7 μm, the p-type GaN layer 17 had a thickness of 0.3 μm, and the GaN channel layer 18 had a thickness of 10 nm. The thickness of the AlGaN barrier layer 19 was 30 nm.
実際のＡｌＧａＮ／ＧａＮヘテロ接合界面にはピエゾ効果によりプラスの空間電荷が形成され、電子が引き寄せられて、量子井戸が形成される。その結果、ヘテロ界面のＧａＮ層側に二次元電子ガスチャンネルが形成される。しかしながら、シミュレーションに量子井戸を含めるのは、計算時間の問題などから困難である。そこで、シミュレーションでは、厚さが１０ｎｍのチャンネル層を仮定した。このチャンネル層における電子の移動度は１５００ｃｍ２／Ｖｓとした。ピエゾ効果により形成される正の空間電荷として、ＧａＮチャンネル層１８とＡｌＧａＮバリアー層１９の界面に、電子数の密度にして３．５×１０１２ｃｍ−２の電荷量を設定した。 A positive space charge is formed at the actual AlGaN / GaN heterojunction interface by the piezoelectric effect, and electrons are attracted to form a quantum well. As a result, a two-dimensional electron gas channel is formed on the GaN layer side of the heterointerface. However, it is difficult to include a quantum well in the simulation due to a problem of calculation time. Therefore, in the simulation, a channel layer having a thickness of 10 nm was assumed. The electron mobility in this channel layer was 1500 cm 2 / Vs. As positive space charges formed by the piezo effect, a charge amount of 3.5 × 10 12 cm −2 was set at the interface between the GaN channel layer 18 and the AlGaN barrier layer 19 in terms of the number of electrons.
また、ＡｌＧａＮのバリアー層１９から絶縁基板に向かって、チャンネル層１８、ｐ型層１７、ノンドープ層１６の三層構造になっている。これは、チャンネル層１８に近接するＧａＮ層がノンドープだと、リーク電流が発生するためであり、１０ｎｍ厚のチャンネル層１８の下側（絶縁基板側）に、厚さが０．３μｍのｐ形層１７があるとした。ｐ形層１７のドーピング濃度は、３．７５×１０１４ｃｍ−３とした。さらにその下にノンドープ層１６があるとした。基板１５は１μｍの厚さのサファイア基板とした。
ドレイン電極１３は、ＡｌＧａＮ層１９に対してオーミック接触するとした。また、ソース電極１１とＡｌＧａＮ層１９の伝導帯との間のギャップは、約０．２５ｅＶとした。また、ゲート電極１２とＡｌＧａＮ層１９の伝導帯との間のギャップは、約１．９５ｅＶとした。
Further, the AlGaN barrier layer 19 has a three-layer structure of a channel layer 18, a p-type layer 17, and a non-doped layer 16 toward the insulating substrate. This is because a leakage current is generated when the GaN layer adjacent to the channel layer 18 is non-doped. The p-type having a thickness of 0.3 μm is formed below the 10 nm thick channel layer 18 (insulating substrate side). There was a layer 17. The doping concentration of the p-type layer 17 was 3.75 × 10 14 cm −3 . Further, it is assumed that there is a non-doped layer 16 therebelow. The substrate 15 was a sapphire substrate having a thickness of 1 μm.
The drain electrode 13 is in ohmic contact with the AlGaN layer 19. The gap between the source electrode 11 and the conduction band of the AlGaN layer 19 was about 0.25 eV. The gap between the gate electrode 12 and the conduction band of the AlGaN layer 19 was about 1.95 eV.
図５にドレイン電流対ドレイン・ソース間電圧の計算結果を示す。横軸はドレイン電圧で、縦軸はゲート幅１ｍｍ当たりのドレイン電流である。ゲート電圧は、０Ｖ〜−４Ｖである。しきい値電圧は、約−２Ｖ程度である。ドレイン電流が、ドレイン電圧が０Ｖから流れ始めている。このようにトランジスタ動作することが分かる。電流量は、ゲート電圧が０Ｖの時に、約４００μＡ／ｍｍである。
通常のデバイスでは、３００〜５００ｍＡ／ｍｍ以上であるため、電流量を１／１０００程度に制限していることが分かる。
FIG. 5 shows the calculation result of drain current versus drain-source voltage. The horizontal axis is the drain voltage, and the vertical axis is the drain current per 1 mm of gate width. The gate voltage is 0V to -4V. The threshold voltage is about -2V. The drain current starts to flow from the drain voltage of 0V. It can be seen that the transistor operates in this way. The amount of current is about 400 μA / mm when the gate voltage is 0V.
In a normal device, since it is 300-500 mA / mm or more, it turns out that the electric current amount is restrict | limited to about 1/1000.
また、図５に示すように、ドレイン電流対ドレイン・ソース間電圧において、ドレイン電流が飽和していることが分かる。そこで、ソース部分からドレイン部分に向かって、チャンネル内の電子の分布がどのようになっているかを調べた結果が、図６である。 Further, as shown in FIG. 5, it can be seen that the drain current is saturated in the drain current versus the drain-source voltage. Therefore, FIG. 6 shows the results of examining the distribution of electrons in the channel from the source portion toward the drain portion.
これは、ゲート電圧が０Ｖの時に、ドレイン・ソース間電圧を０Ｖ、２Ｖ、４Ｖと変化させた時の、ＧａＮチャンネル層とＡｌＧａＮバリアー層の界面でのキャリア密度を示している。キャリア密度は体積当たりの値で示している。横軸はチャンネルに沿った距離を表しており、−１μｍから０μｍまでがソース電極のある部分、１μｍから２μｍまでがゲート電極のある部分、３μｍから４μｍまでがドレイン電極がある部分になっている。 This shows the carrier density at the interface between the GaN channel layer and the AlGaN barrier layer when the drain-source voltage is changed to 0V, 2V, and 4V when the gate voltage is 0V. The carrier density is indicated by a value per volume. The abscissa represents the distance along the channel, where −1 μm to 0 μm is the part with the source electrode, 1 μm to 2 μm is the part with the gate electrode, and 3 μm to 4 μm is the part with the drain electrode. .
この図から、ソース電極部分でも、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ドレイン電圧が０Ｖの時に対してドレイン電圧が４Ｖになると、ソース電極部のキャリア密度は２５％程度に減少している。よって、ドレイン電圧を上げると、ソースの部分においても電界強度が大きくなり電圧降下を起こしていることが分かる。 From this figure, it can be seen that also in the source electrode portion, the carrier density decreases when the drain voltage is increased. When the drain voltage is 4V with respect to the drain voltage being 0V, the carrier density of the source electrode portion is reduced to about 25%. Therefore, it can be seen that when the drain voltage is increased, the electric field strength also increases at the source portion, causing a voltage drop.
同じくこの図から、ソース電極部分におけるキャリア密度が均一に減少していることも分かる。このことから、ドレイン電圧を上げると、ソースの部分のバリアーに対して均一に電界が加わっていることが分かる。このようにソース部分にヘテロ接合を用いてチャンネルを形成し、チャンネルとソース電極間の距離を均一にして、チャンネルとソース電極間のバリアーに均一に電界が加わるようにすれば、素子設計において電流量の制御が容易となり、実用上重要な特徴である。 Also from this figure, it can be seen that the carrier density in the source electrode portion is uniformly reduced. From this, it can be seen that when the drain voltage is increased, an electric field is uniformly applied to the barrier of the source portion. In this way, if a channel is formed using a heterojunction in the source part, the distance between the channel and the source electrode is made uniform, and an electric field is uniformly applied to the barrier between the channel and the source electrode, current can be applied in device design. This makes it easy to control the amount, which is a practically important feature.
また、図６を見て分かるように、ゲート電極部分においても、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ゲート電極に沿ってほぼ均一に減少している。これは通常のトランジスタでゲートのドレイン端だけのキャリア密度が減少するのと大きく異なっている。また、ゲート電極に沿ってほぼキャリア密度が均一であるため、短チャンネル効果がおきにくいこともわかる。この点も通常のトランジスタと異なる点である。 Further, as can be seen from FIG. 6, it can be seen that also in the gate electrode portion, when the drain voltage is increased, the carrier density decreases. It decreases almost uniformly along the gate electrode. This is largely different from the decrease in carrier density only at the drain end of the gate in a normal transistor. It can also be seen that the short channel effect hardly occurs because the carrier density is almost uniform along the gate electrode. This point is also different from a normal transistor.
ソースとゲートの間の領域においては、キャリア密度は変化していない。そのため、この領域では、電圧はフラットになっている。そしてこの部分の電圧は、ソース電極部分での電圧降下に相当する値である。そしてゲート部分のチャンネルに加わっている電界は、ゲート電極の電圧と、このソースとゲート間の電圧がフラットになっている領域の電位との差で、決まることになる。 In the region between the source and the gate, the carrier density does not change. Therefore, the voltage is flat in this region. The voltage at this portion is a value corresponding to the voltage drop at the source electrode portion. The electric field applied to the channel of the gate portion is determined by the difference between the voltage of the gate electrode and the potential of the region where the voltage between the source and the gate is flat.
このことから、ドレイン電圧が高くなると、ゲート部分のチャンネル全体のキャリア密度が減少し抵抗が高くなると考えられる。そのため、この計算結果から考えても、本発明のトランジスタにおいては、ドレイン電圧が増加した時に、ゲートがドレイン電流を抑制するように機能していることが分かる。つまり飽和領域を持つ動作特性になるように、機能している。 From this, it is considered that when the drain voltage increases, the carrier density of the entire channel in the gate portion decreases and the resistance increases. Therefore, even if it considers from this calculation result, in the transistor of this invention, when a drain voltage increases, it turns out that the gate is functioning so that a drain current may be suppressed. That is, it functions so as to have operating characteristics having a saturation region.
（実施例５）
図７には、実際に作製したＡｌＧａＮ／ＧａＮヘテロ接合に形成される二次元電子ガスをチャンネルとして用いたトランジスタの素子構造を示す。Ｓｉ基板上２５に有機金属化学気相成長法（ＭＯＣＶＤ法）を用いて成長する。Ｓｉ基板とＧａＮ層は熱膨張係数に大きな違いがある。ＧａＮ層の熱膨張係数の方が大きい。そのためＭＯＣＶＤ法により高温でＧａＮ結晶の成長を行った後に室温に冷却すると大きな歪みが発生する。そこでＡｌＮ層とＧａＮ層の超格子バッファなど、熱膨張係数の違いから発生する歪みを緩和するためのバッファ層２６を、Ｓｉ基板２５上にまず成長した後に、ＧａＮ層２７とＡｌＧａＮバリアー層２８、ＧａＮキャップ層２９を形成する。
(Example 5)
FIG. 7 shows an element structure of a transistor using a two-dimensional electron gas formed in an actually produced AlGaN / GaN heterojunction as a channel. It grows on the Si substrate 25 by using a metal organic chemical vapor deposition method (MOCVD method). There is a great difference in the thermal expansion coefficient between the Si substrate and the GaN layer. The thermal expansion coefficient of the GaN layer is larger. Therefore, a large strain is generated when the GaN crystal is grown at a high temperature by the MOCVD method and then cooled to room temperature. Therefore, after first growing on the Si substrate 25 a buffer layer 26 for relieving strain generated due to a difference in thermal expansion coefficient, such as an AlN layer and a GaN layer superlattice buffer, a GaN layer 27 and an AlGaN barrier layer 28, A GaN cap layer 29 is formed.
ＧａＮやＡｌＧａＮの成長条件は、ＭＯＣＶＤ法で通常用いられる条件でよい。ＧａとＡｌ及び窒素のソースとしては、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、及びアンモニア（ＮＨ３）などを用いる。通常は減圧成長を用いる。成長圧力は３０ｋＰａ程度である。成長温度は１１００℃程度でよい。基板１０には（１１１）シリコン基板を用いる。成長直前にはフッ化水素酸を用いた酸化膜の除去や、硫酸＋過酸化水素水を用いた基板表面のエッチング処理を行う。その後シリコン基板上に超格子バッファ層や所望とするＡｌＧａＮ／ＧａＮヘテロ接合構造を形成する。 The growth conditions for GaN and AlGaN may be those normally used in the MOCVD method. As sources of Ga, Al, and nitrogen, trimethylgallium (TMG), trimethylaluminum (TMA), ammonia (NH 3 ), or the like is used. Usually, vacuum growth is used. The growth pressure is about 30 kPa. The growth temperature may be about 1100 ° C. As the substrate 10, a (111) silicon substrate is used. Immediately before the growth, the oxide film is removed using hydrofluoric acid, and the substrate surface is etched using sulfuric acid + hydrogen peroxide solution. Thereafter, a superlattice buffer layer and a desired AlGaN / GaN heterojunction structure are formed on the silicon substrate.
ゲート部については、ゲート電圧が効率よくチャンネルに作用するように、ＧａＮキャップ層２９と、ＡｌＧａＮバリアー層２８の一部をエッチングにより除去してある。リセスゲートである。
またゲート電極２２は、プラスの電圧を加えて素子をオンにする必要があるため、ゲート電極２２とＡｌＧａＮバリアー層２８との間に、数ｎｍから２０ｎｍ程度の厚さのＳｉＯ２膜２４などを配置する。これは、ＭＩＳ（Metal Insulator Semiconductor）構造とすればよい。
As for the gate portion, the GaN cap layer 29 and a part of the AlGaN barrier layer 28 are removed by etching so that the gate voltage acts on the channel efficiently. It is a recess gate.
Since the gate electrode 22 needs to be turned on by applying a positive voltage, an SiO 2 film 24 having a thickness of several nm to 20 nm is disposed between the gate electrode 22 and the AlGaN barrier layer 28. To do. This may be a MIS (Metal Insulator Semiconductor) structure.
ＧａＮキャップ層２９は、ソース電極２１に対してはコンタクト層として機能する。ショットキバリアーの高さはＧａＮキャップ層２９とソース電極２１の金属の物性によって基本的に決まる。また、ＧａＮ層キャップ層２９とＡｌＧａＮバリアー層２８の間にもバンドギャップの差に応じたバリアーが存在する。そのため、ソース電極２１とＧａＮキャップ層２９の間にあるショットキバリアーと、ＧａＮ層キャップ層２９とＡｌＧａＮバリアー層２８の間にあるバリアーの両方を考慮して、設計する必要がある。 The GaN cap layer 29 functions as a contact layer for the source electrode 21. The height of the Schottky barrier is basically determined by the metal properties of the GaN cap layer 29 and the source electrode 21. In addition, a barrier corresponding to the difference in band gap also exists between the GaN layer cap layer 29 and the AlGaN barrier layer 28. Therefore, it is necessary to design in consideration of both the Schottky barrier between the source electrode 21 and the GaN cap layer 29 and the barrier between the GaN layer cap layer 29 and the AlGaN barrier layer 28.
ソース電極２１の金属としては、ゲート等に用いられるショットキ金属ではバリアーの高さが大きすぎてしまう。そこで、半導体側からＴｉ／Ａｌ／Ｎｉ／Ａｕなどを用いる。この金属は、通常はオーミック電極に用いるものであるが、バリアー層が厚いため低いショットキバリアーを形成する。 As a metal of the source electrode 21, a Schottky metal used for a gate or the like has a too high barrier height. Therefore, Ti / Al / Ni / Au or the like is used from the semiconductor side. This metal is usually used for ohmic electrodes, but forms a low Schottky barrier because the barrier layer is thick.
また、ＡｌＧａＮバリアー層２８とＧａＮキャップ層２９には貫通転移などの欠陥が存在し、その欠陥を通して二次元電子ガスの存在するヘテロ接合にソース電極の金属が接触してしまう場合がある。そこで、ＡｌＧａＮ層２８の厚さを３０〜５０ｎｍ程度と厚くするとよい。ＧａＮキャップ層２９は、表面の保護のためであるので、２ｎｍ程度でよい。
またＡｌＧａＮ層２８とＧａＮ層２７の格子定数が違うため、このようにＡｌＧａＮバリアー層２８を厚くする場合には、Ａｌ組成を２０％程度に下げるとよい。
Further, defects such as threading transition exist in the AlGaN barrier layer 28 and the GaN cap layer 29, and the metal of the source electrode may come into contact with the heterojunction where the two-dimensional electron gas exists through the defect. Therefore, the thickness of the AlGaN layer 28 is preferably as thick as about 30 to 50 nm. Since the GaN cap layer 29 is for surface protection, it may be about 2 nm.
Further, since the lattice constants of the AlGaN layer 28 and the GaN layer 27 are different, when the AlGaN barrier layer 28 is thus thickened, the Al composition is preferably lowered to about 20%.
比較のため、通常のトランジスタにおけるオーミックコンタクトの形成方法について述べる。通常のトランジスタにおいて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕできちんとしたオーミック接触を得る場合には、ＡｌＧａＮバリアー層を除去しＡｌＧａＮ／ＧａＮヘテロ接合界面に直接コンタクトするようにする。あるいは、他の方法としては、ＡｌＧａＮ層に存在する貫通転移を通してソース電極の金属が拡散しそれによりオーミックが得られるようにする。
そのため、厚いＡｌＧａＮ層２８とＧａＮキャップ層２９の表面側に、半導体側からＴｉ／Ａｌ／Ｎｉ／Ａｕの構造の電極を形成してもオーミックは得られず、障壁の低いショットキバリアーを形成する。
For comparison, a method for forming an ohmic contact in a normal transistor will be described. In order to obtain a proper ohmic contact with Ti / Al / Ni / Au in a normal transistor, the AlGaN barrier layer is removed to directly contact the AlGaN / GaN heterojunction interface. Alternatively, as another method, the metal of the source electrode is diffused through the threading transition existing in the AlGaN layer so that an ohmic can be obtained.
Therefore, even if an electrode having a Ti / Al / Ni / Au structure is formed on the surface side of the thick AlGaN layer 28 and the GaN cap layer 29 from the semiconductor side, ohmics cannot be obtained, and a Schottky barrier with a low barrier is formed.
ドレイン電極２３は、通常のオーミック電極でよい。しかしながら、今回は、ソース電極２１と同様にして作製した。この場合に、ドレイン側にもショットキバリアーが存在するが、順方向に電流が流れるためと、及びバリアーの高さが低いため、動作に支障はない。 The drain electrode 23 may be a normal ohmic electrode. However, this time, it was fabricated in the same manner as the source electrode 21. In this case, a Schottky barrier also exists on the drain side, but there is no problem in operation because a current flows in the forward direction and the height of the barrier is low.
図８に実際に作成した素子のドレイン電流−電圧特性を示す。ゲート幅は５０μｍ、ゲート長は２μｍである。ゲート−ソース間は２μｍ、ゲート−ドレイン間は５μｍ程度である。線形領域と飽和領域を持つ動作特性を示している。
しきい値電圧が０Ｖの時、ドレイン電流は流れておらず、エンハンスメント動作していることが分かる。これは、この素子においては、ゲート部にリセス構造を有しており、ゲート直下のチャンネル内のキャリア密度が枯渇しているためである。
FIG. 8 shows the drain current-voltage characteristics of the actually produced device. The gate width is 50 μm and the gate length is 2 μm. The distance between the gate and the source is about 2 μm, and the distance between the gate and the drain is about 5 μm. The operating characteristics having a linear region and a saturation region are shown.
When the threshold voltage is 0 V, it can be seen that the drain current does not flow and the enhancement operation is performed. This is because in this element, the gate portion has a recess structure, and the carrier density in the channel immediately below the gate is depleted.
電流量は通常の素子と比較すると、１０００分の１程度になっていることが分かる。ＡｌＧａＮ／ＧａＮヘテロ接合構造を形成すると、通常シート抵抗は３００〜５００Ω程度であり、ゲート幅が５０μｍ程度の素子だと１０〜２０ｍＡ程度流れる。しかし図８に示すようにこの素子では、８μＡ程度しか流れていない。 It can be seen that the amount of current is about 1/1000 compared to a normal element. When an AlGaN / GaN heterojunction structure is formed, the sheet resistance is usually about 300 to 500Ω, and an element having a gate width of about 50 μm flows about 10 to 20 mA. However, as shown in FIG. 8, only about 8 μA flows in this element.
また飽和領域の電流量は、ゲート電圧で制御されており、電流量が小さいこと以外はほぼ、通常のトランジスタと同様であることが分かる。飽和領域と線形領域がきちんとあり、通常のトランジスタと同様の動作をしている。飽和領域において、ドレイン電流がゲート電圧に応じて制御されているのは、ドレイン電圧が増加した時にゲート部のキャリア密度が減少し、ゲート部がドレイン電流を抑制するように機能したためである。このようにソース電極に、低いショットキバリアーがあると電流量を大幅に抑えることが可能であることが分かる。 Further, it can be seen that the amount of current in the saturation region is controlled by the gate voltage and is almost the same as that of a normal transistor except that the amount of current is small. It has a saturated region and a linear region, and operates in the same way as a normal transistor. The reason why the drain current is controlled according to the gate voltage in the saturation region is that when the drain voltage increases, the carrier density of the gate portion decreases and the gate portion functions to suppress the drain current. Thus, it can be seen that if the source electrode has a low Schottky barrier, the amount of current can be significantly reduced.
図９と、図１０には、同じ素子をソースとゲートを入れ替えて測定した結果を示す。ノーマリオン動作をしている。この素子はほぼソースとゲート間隔と、ゲートとドレイン間隔が等しい素子である。重要な点は、この素子において、ソース電極とドレイン電極を入れ替えてもほぼ等しい特性を示している点である。 9 and 10 show the results of measuring the same element with the source and gate interchanged. A normally-on operation is performed. This element is an element having substantially the same distance between the source and the gate and the distance between the gate and the drain. The important point is that this element exhibits almost the same characteristics even if the source electrode and the drain electrode are interchanged.
これは、ドレイン電極とソース電極に用いられる電極は、どちらもきちんとショットキ形のバリアーとして作用しており、電圧の高い側の電極として用いられる場合つまりドレイン電極として用いられる場合には、順方向に流れるため、素子の電流を下げる抵抗成分になっていない、ということである。 This is because the electrodes used for the drain electrode and the source electrode both function properly as Schottky barriers, and when used as a high voltage side electrode, that is, when used as a drain electrode, This is because the current does not become a resistance component that reduces the current of the element.
図１１にこの素子の相互コンダクタンスの特性を示す。通常の素子と同様の特性を示していることが分かる。 FIG. 11 shows the mutual conductance characteristics of this element. It turns out that the characteristic similar to a normal element is shown.
図１２にゲートのリーク電流の特性を調べる。ゲートのリークは、５０ｐＡ以下であり、ＭＩＳ構造を用いることにより、ゲートリーク電流が低減できている。そのため、図８〜図１１のドレイン電流電圧特性には、ほぼゲートからのリークの影響はないことが分かる。 FIG. 12 shows the characteristics of gate leakage current. Gate leakage is 50 pA or less, and gate leakage current can be reduced by using the MIS structure. Therefore, it can be seen that the drain current-voltage characteristics of FIGS.
この素子の電流量は、ＡｌＧａＮバリアー層の組成を変化させることにより容易に可変であることも特徴である。ソース電極で、小さなショットキバリアーが形成するようできる電極材料は数が限られているため、そもそも選択肢に限度がある。しかしながら、バリアー層がＡｌＧａＮやＡｌＧａＡｓなどの化合物半導体の場合には、組成を変えることにより、ショットキバリアーの障壁の高さを制御することが出来る。 The current amount of this element is also characterized by being easily variable by changing the composition of the AlGaN barrier layer. Since the number of electrode materials that can form a small Schottky barrier at the source electrode is limited, there are limited options in the first place. However, when the barrier layer is a compound semiconductor such as AlGaN or AlGaAs, the height of the Schottky barrier can be controlled by changing the composition.
また、ヘテロ接合のチャンネルを用いているため、移動度が高く高速な動作が期待できる。ヘテロ接合に形成される二次元電子ガスを用いた通常の構造のＨＥＭＴは、常にオン状態にあるため、消費電力が大きいのが問題であった。しかしながら、本発明の素子構造においては、ソース電極部にバリアーがあるため、ゲート部にも常に二次元電子ガスが存在する構造でありながら、エンハンスメント動作が可能である。そのため、低電力で、高速な動作が可能な論理回路の形成が可能である。 In addition, since a heterojunction channel is used, high mobility and high speed operation can be expected. A HEMT having a normal structure using a two-dimensional electron gas formed in a heterojunction is always in an on state, and thus has a problem of high power consumption. However, in the element structure of the present invention, since the source electrode portion has a barrier, the enhancement operation is possible while the gate portion always has a two-dimensional electron gas. Therefore, a logic circuit capable of high speed operation with low power can be formed.
以上、ソース電極部にコンタクト層を、ゲート電極部にバリアー層を有する場合について述べたが、チャンネル層の半導体との間に低いバリアーを形成できるソース電極材料がある場合には、チャンネル層に直接ソース電極を形成してもよい。
またこの場合にも、ドレインとソースを同じ電極構造にしても、ドレイン側がショットキの順方向となるため、動作する。
As described above, the case where the source electrode portion has the contact layer and the gate electrode portion has the barrier layer has been described. However, when there is a source electrode material capable of forming a low barrier between the channel layer and the semiconductor, the channel layer is directly formed. A source electrode may be formed.
Also in this case, even if the drain and source have the same electrode structure, the drain side is in the forward direction of the Schottky operation.
（実施例６）
またｐ形チャンネルの場合についても、ｎ形チャンネルと同様に素子設計が可能である。ソース電極部において、ソース電極が接触する半導体層の価電子帯と、ソース電極の仕事関数の間に障壁があれば、ｎチャンネルと同様に動作する。
(Example 6)
In the case of the p-type channel, element design is possible as in the case of the n-type channel. In the source electrode portion, if there is a barrier between the valence band of the semiconductor layer in contact with the source electrode and the work function of the source electrode, the operation is similar to that of the n-channel.
また、ｎチャンネルのトランジスタと同様に、ソース電極がコンタクトする部分に、バリアーの高さを調整するためのコンタクト領域を設ければ、電流量を調整できる。ドーピング濃度を調整したり、化合物半導体の場合には組成を調整しバンドギャップを調整することにより、ソース電極部分のバリアーの高さを調整可能である。 Similarly to the n-channel transistor, the amount of current can be adjusted by providing a contact region for adjusting the height of the barrier at the portion where the source electrode contacts. In the case of a compound semiconductor, the height of the barrier of the source electrode portion can be adjusted by adjusting the doping concentration or adjusting the composition and adjusting the band gap.
また、ｎチャンネルのトランジスタと同様に、ゲート部分において、バリアー層を用いることにより、チャンネルを半導体表面から離すことが可能である。これによりキャリアであるホールの移動度を高くすることが可能である。また半導体の表面準位の影響を抑制することが可能である。 Similarly to the n-channel transistor, the channel can be separated from the semiconductor surface by using a barrier layer in the gate portion. As a result, the mobility of holes as carriers can be increased. In addition, the influence of the surface state of the semiconductor can be suppressed.
（実施例７）
次にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ構造を用いたｐ形チャンネルのトランジスタについて説明する。
ＧａＮやＡｌＧａＮは、ｃ面サファイア基板や、（１１１）シリコン基板などに成長した場合、ＩＩＩ族面になる。つまり周期律表のＩＩＩ族原子が表面にくるＧａ面が表になる。このような方向に成長する場合、ＧａＮ層上にＡｌＧａＮ層を成長すると、ヘテロ接合界面にピエゾ効果によりプラスの空間電荷が発生し、二次元電子ガスが形成される。これを用いているのが、一般的に見られるＡｌＧａＮ／ＧａＮヘテロ接合電界効果形トランジスタである。
(Example 7)
Next, a p-channel transistor using an AlGaN / GaN / AlGaN double heterostructure will be described.
GaN or AlGaN becomes a group III surface when grown on a c-plane sapphire substrate, a (111) silicon substrate, or the like. In other words, the Ga surface where the group III atom of the periodic table comes to the surface becomes the table. When growing in such a direction, when an AlGaN layer is grown on the GaN layer, a positive space charge is generated at the heterojunction interface due to the piezoelectric effect, and a two-dimensional electron gas is formed. This is used for a commonly found AlGaN / GaN heterojunction field effect transistor.
一方で、ＡｌＧａＮ層上にＧａＮ層を成長すると、ピエゾ効果により今度は、ヘテロ界面にマイナスの空間電荷が発生する。そのため、これを用いれば、ｐ形チャンネルが形成可能である。しかしながら、ＡｌＧａＮ層上にＧａＮ層を成長しても、これだけでは、ゲート部分において、バリアー層が存在しない。やはりバリアー層として、ＡｌＧａＮ層をさらに表面に配置するのがよい。 On the other hand, when a GaN layer is grown on the AlGaN layer, a negative space charge is generated at the hetero interface due to the piezoelectric effect. Therefore, if this is used, a p-type channel can be formed. However, even if the GaN layer is grown on the AlGaN layer, the barrier layer does not exist in the gate portion. As a barrier layer, an AlGaN layer may be further disposed on the surface.
そのため、基板側から、Ａｌ組成ｘのＡｌｘＧａ１−ｘＮ層と、ＧａＮ層と、Ａｌ組成ｙのＡｌｙＧａ１−ｙＮ層を積層して、ダブルヘテロ構造を形成すると、ＧａＮ層の下側の界面と上側の界面に、マイナスの電荷と、プラスの電荷が発生する。つまり、ＡｌｘＧａ１−ｘＮ／ＧａＮヘテロ界面にはマイナスの空間電荷が発生し、ＧａＮ／ＡｌｙＧａ１−ｙＮヘテロ界面にはプラスの空間電荷が発生する。そのためＧａＮ層における空間電荷は、これらのマイナスの電荷とプラスの電荷の和になる。 Therefore, when a double heterostructure is formed by laminating an Al x Ga 1-x N layer having an Al composition x, a GaN layer, and an Al y Ga 1-y N layer having an Al composition y from the substrate side, a GaN layer Negative charges and positive charges are generated at the lower interface and the upper interface. That is, a negative space charge is generated at the Al x Ga 1-x N / GaN hetero interface, and a positive space charge is generated at the GaN / Al y Ga 1-y N hetero interface. Therefore, the space charge in the GaN layer is the sum of these negative charges and positive charges.
マイナスの空間電荷の量と、プラスの空間電荷の量は、組成ｘとｙに依存するため、ｘとｙを調整すれば、ｎ形にもｐ形にもあるいはインシュレータにもできる。ｘ＜ｙならばｎ形層に、ｘ＞ｙならばｐ形層になる。ｘ＝ｙならば原理的にインシュレータになる。ただし、ＧａＮは窒素原子が抜けるなどして、ｎ形になりやすいため、それを補償する分も考慮する必要がある。 Since the amount of negative space charge and the amount of positive space charge depend on the composition x and y, it can be made n-type, p-type or insulator by adjusting x and y. If x <y, it becomes an n-type layer, and if x> y, it becomes a p-type layer. If x = y, it becomes an insulator in principle. However, since GaN tends to be n-type due to elimination of nitrogen atoms, it is necessary to consider the amount of compensation.
そこで、ｐ形にするため、下側のバリアーであるＡｌｘＧａ１−ｘＮの組成を２７〜３０％（ｘ＝０．２７〜０．３）程度とし、上側のバリアーであるＡｌｙＧａ１−ｙＮ層の組成を２５％（ｙ＝０．２５）として、ダブルヘテロ構造を形成した。 Therefore, in order to obtain a p -type , the composition of Al x Ga 1-x N as the lower barrier is set to about 27 to 30% (x = 0.27 to 0.3), and Al y Ga as the upper barrier is formed. The double heterostructure was formed by setting the composition of the 1-yN layer to 25% (y = 0.25).
図１３にその構造を示す。基板３５上にＧａＮ層３６をまず成長し結晶性を良くしてから、素子構造を形成する。基板側から、Ａｌ組成２７％のＡｌＧａＮ層３８と、ＧａＮ層３９と、Ａｌ組成２５％のＡｌＧａＮ層４０を積層して、ダブルヘテロ構造を形成した。Ａｌ組成２７％のＡｌＧａＮ層３８を直接ＧａＮ層３６に成長すると二次元電子ガスが形成されてしまうため、組成変化層３７を用いた。組成変化層３７は、徐々に組成をＧａＮからＡｌＧａＮに変化させてある。このように組成を変化させるとｎ形になるので、ｐ形半導体を成長する時に用いるＭｇなどをドーピングし、インシュレータにしてある。これにより、ＡｌＧａＮ層３８の下が電気的に高抵抗になる。 FIG. 13 shows the structure. A GaN layer 36 is first grown on the substrate 35 to improve crystallinity, and then an element structure is formed. From the substrate side, an AlGaN layer 38 with an Al composition of 27%, a GaN layer 39, and an AlGaN layer 40 with an Al composition of 25% were stacked to form a double heterostructure. Since the two-dimensional electron gas is formed when the AlGaN layer 38 having an Al composition of 27% is directly grown on the GaN layer 36, the composition change layer 37 is used. The composition change layer 37 is gradually changed in composition from GaN to AlGaN. When the composition is changed in this way, the n-type is formed. Therefore, Mg or the like used for growing a p-type semiconductor is doped to form an insulator. Thus, the resistance under the AlGaN layer 38 becomes electrically high.
このダブルヘテロ構造を用いて、ｐチャンネルの素子を作成した。ソース電極３１とドレイン電極３３がダブルヘテロ構造のＧａＮに直接接触するように、リセス電極構造を形成し、そこに電極を形成した。電極材料は、半導体側からＮｉ／Ａｕとした。実際にこの条件では、ソースとドレインの電極は、きちんとしたオーミック電極を形成せずに、障壁を有する。理由はＧａＮ層がホール濃度が低いｐ形層であること、及び、窒化物半導体の場合、そもそもオーミック電極の形成は困難であること、などである。 Using this double heterostructure, a p-channel device was prepared. A recess electrode structure was formed so that the source electrode 31 and the drain electrode 33 were in direct contact with the double heterostructure GaN, and an electrode was formed there. The electrode material was Ni / Au from the semiconductor side. In fact, under this condition, the source and drain electrodes do not form a proper ohmic electrode but have a barrier. The reason is that the GaN layer is a p-type layer having a low hole concentration, and in the case of a nitride semiconductor, it is difficult to form an ohmic electrode in the first place.
また、この構造では、ソース電極はほぼ点でチャンネルに接する。そのため、チャンネルとソース電極の間にあるバリアーに不均一に電界が加わることが起きないため動作電流量を制御する上で、設計上利点がある。 In this structure, the source electrode is in contact with the channel at almost a point. Therefore, since an electric field is not applied non-uniformly to the barrier between the channel and the source electrode, there is a design advantage in controlling the amount of operating current.
また、ゲート金属３２としては、やはりＮｉ／Ａｕを用いた。ただしゲート金属と表面のＡｌｙＧａ１−ｙＮ層の間には、絶縁膜３４として、１００ｎｍのＨｆＯ２をインシュレータとして用いた。 As the gate metal 32, Ni / Au was also used. However, 100 nm of HfO 2 was used as an insulator as the insulating film 34 between the gate metal and the Al y Ga 1-y N layer on the surface.
図１４に実際に作成した素子のドレイン電流対ソース・ドレイン電圧を示す。ゲート電圧をマイナス側に下げると、ドレイン電流のマイナス側への増加が見られ、ｐ形チャンネルの特性が得られた。 FIG. 14 shows the drain current versus the source / drain voltage of the actually fabricated device. When the gate voltage was lowered to the minus side, the drain current increased to the minus side, and the characteristics of the p-type channel were obtained.
以上で、ｎ形チャンネルとｐ形チャンネルの実施例を述べたが、ワイドギャップ半導体材料を用いれば、ソース電極部のショットキ障壁を高くできるため非常に電流量の小さい素子が可能となる。また、ワイドギャップ半導体材料は絶縁破壊電界が高いため、Ｓｉデバイスで見られたようなＧＩＤＬなどの問題は発生しにくく、Ｓｉデバイスよりも微細化が可能となる。
また、ワイドギャップ半導体材料を用いれば、高温で動作する論理回路が形成可能となる。
また、このようにｎ形チャンネルとｐ形チャンネルの素子が形成可能なため、相補的に配置することによりインバータなどの論理回路が形成できる。
Although the embodiments of the n-type channel and the p-type channel have been described above, when a wide gap semiconductor material is used, the Schottky barrier of the source electrode portion can be increased, so that an element with a very small amount of current becomes possible. In addition, since the wide gap semiconductor material has a high dielectric breakdown electric field, problems such as GIDL as seen in Si devices are less likely to occur, and miniaturization is possible than in Si devices.
In addition, if a wide gap semiconductor material is used, a logic circuit that operates at a high temperature can be formed.
In addition, since n-type channel and p-type channel elements can be formed in this way, logic circuits such as inverters can be formed by arranging them in a complementary manner.
動作電流量の小さい論理回路が形成可能となるため、小型電子機器の集積回路の消費電力を下げることが可能となる。またワイドギャップ半導体材料を用いれば、高温で動作可能な消費電力の小さな論理回路が形成できる。 Since a logic circuit with a small amount of operating current can be formed, power consumption of an integrated circuit of a small electronic device can be reduced. When a wide gap semiconductor material is used, a logic circuit with low power consumption that can operate at high temperature can be formed.
１：ソース電極
２：ゲート電極
３：ドレイン電極
４：絶縁体
５：基板
６：バッファ層
７：チャンネル
８：コンタクト層
９：バリアー層
１１：ソース電極
１２：ゲート電極
１３：ドレイン電極
１５：基板
１６：ｉ−ＧａＮ層
１７：ｐ−ＧａＮ層
１８：ＧａＮチャンネル層
１９：ＡｌＧａＮバリアー層
２１：ソース電極
２２：ゲート電極
２３：ドレイン電極
２４：絶縁体
２５：基板
２６：バッファ層
２７：ＧａＮチャンネル層
２８：ＡｌＧａＮバリアー層
２９：ＧａＮ層キャップ層
３１：ソース電極
３２：ゲート電極
３３：ドレイン電極
３４：絶縁体
３５：基板
３６：ＧａＮ層
３７：組成変化層
３８：ＡｌＧａＮ層
３９：ＧａＮチャンネル層
４０：ＡｌＧａＮ層
1: source electrode 2: gate electrode 3: drain electrode 4: insulator 5: substrate 6: buffer layer 7: channel 8: contact layer 9: barrier layer 11: source electrode 12: gate electrode 13: drain electrode 15: substrate 16 : I-GaN layer 17: p-GaN layer 18: GaN channel layer 19: AlGaN barrier layer 21: source electrode 22: gate electrode 23: drain electrode 24: insulator 25: substrate 26: buffer layer 27: GaN channel layer 28 : AlGaN barrier layer 29: GaN layer cap layer 31: source electrode 32: gate electrode 33: drain electrode 34: insulator 35: substrate 36: GaN layer 37: composition change layer 38: AlGaN layer 39: GaN channel layer 40: AlGaN layer
Claims (14)
10. The p-channel field effect transistor according to claim 9, comprising a GaN layer of an AlGaN / GaN / AlGaN double heterojunction as a p-channel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010212189A JP5740643B2 (en) | 2010-09-22 | 2010-09-22 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012069662A true JP2012069662A (en) | 2012-04-05 |
| JP5740643B2 JP5740643B2 (en) | 2015-06-24 |
Family
ID=46166592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010212189A Expired - Fee Related JP5740643B2 (en) | 2010-09-22 | 2010-09-22 | Field effect transistor |
Country Status (1)
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|---|---|
| JP (1) | JP5740643B2 (en) |
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| JP5740643B2 (en) | 2015-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130305 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140530 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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