JP6229172B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に関するものであり、特にパワートランジスタ等として用いることができるIII族の窒化物半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a group III nitride semiconductor device that can be used as a power transistor or the like.

III族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮが格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子のチャネル（２次元電子ガス、２ＤＥＧ）が発生し、これにより大電流動作、高速動作が可能である。これらのことからIII族窒化物半導体は、パワー電界効果トランジスタ（ＦＥＴ）やダイオード等の電子デバイスへの応用が期待されている。   Group III nitride semiconductors, particularly GaN and AlGaN, have a high breakdown voltage due to their wide band gap. Moreover, it is possible to easily form a heterostructure such as AlGaN / GaN, and the high concentration of AlGaN and GaN on the GaN layer side of the AlGaN / GaN interface due to the difference in piezoelectric charge and band gap generated from the difference in lattice constant. Electron channels (two-dimensional electron gas, 2DEG) are generated, which enables large current operation and high speed operation. For these reasons, Group III nitride semiconductors are expected to be applied to electronic devices such as power field effect transistors (FETs) and diodes.

また、従来は大口径のフリースタンディングＧａＮ基板がなかったこともあり、例えばＳｉＣやサファイア、Ｓｉ基板上に作製したエピタキシャル基板を用いた横型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴ構造が一般的であった。しかし近年、大口径のフリースタンディングＧａＮ基板が実用化されつつあり、チップサイズの小型化、低コスト化が容易に実現できるため縦型のＧａＮ−ＦＥＴが実現されつつある。   In addition, there has been no conventional large-diameter free-standing GaN substrate. For example, a lateral AlGaN / GaN-HFET structure using an epitaxial substrate fabricated on SiC, sapphire, or Si substrate has been common. However, in recent years, a large-diameter free-standing GaN substrate has been put into practical use, and a vertical GaN-FET is being realized because chip size reduction and cost reduction can be easily realized.

特許文献１に記載されている化合物半導体における縦型ＨＦＥＴの断面構造例を図１に示す。適宜な基板１（ｎ−ＧａＮ等）上に、チャネル層２（ｉ−ＧａＮ等）を形成し、さらにそのチャネル層２よりもバンドギャップの大きいキャリア供給層６（ＡｌＧａＮ等）をチャネル層２の側方に形成する。これにより、キャリア供給層６とチャネル層２のバンドギャップの差により２ＤＥＧ層７が発生する。キャリア供給層６の側方の基板１上に、下から絶縁層１１、ゲート電極１０、絶縁層１１を順次形成し、底面に基板１にオーミック性接触する電極８（ドレイン、もしくはソース）を形成し、チャネル層２およびキャリア供給層６の上面で２ＤＥＧ層７にオーミック性接触する電極９（ドレイン、もしくはソース）を形成する。ゲート電極は、キャリア供給層６にショットキ接触する。   An example of a cross-sectional structure of a vertical HFET in a compound semiconductor described in Patent Document 1 is shown in FIG. A channel layer 2 (i-GaN or the like) is formed on an appropriate substrate 1 (n-GaN or the like), and a carrier supply layer 6 (AlGaN or the like) having a larger band gap than the channel layer 2 is formed on the channel layer 2. Form on the side. As a result, the 2DEG layer 7 is generated due to the difference in band gap between the carrier supply layer 6 and the channel layer 2. An insulating layer 11, a gate electrode 10, and an insulating layer 11 are sequentially formed on the substrate 1 on the side of the carrier supply layer 6, and an electrode 8 (drain or source) that is in ohmic contact with the substrate 1 is formed on the bottom surface. Then, an electrode 9 (drain or source) that is in ohmic contact with the 2DEG layer 7 on the upper surfaces of the channel layer 2 and the carrier supply layer 6 is formed. The gate electrode is in Schottky contact with the carrier supply layer 6.

動作としては、２ＤＥＧ層７を流れる電流を、電極１０に電圧を加え、ショットキバリアを介して発生する空乏層（図示せず）を変調し、オーミック性接触する電極８とオーミック性接触する電極９との間を流れる電流を制御する。この２ＤＥＧチャネルを制御することによりＦＥＴ動作させるデバイスは一般的に高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と言われている。特許文献１に記載されている本構造では、ゲート長がゲート電極１０の厚さで規定され、短ゲートの作成が容易であり、高速化が可能である。 In operation, an electric current flowing through the 2DEG layer 7 is applied to the electrode 10 to modulate a depletion layer (not shown) generated through the Schottky barrier, and an electrode 9 in ohmic contact with the electrode 8 in ohmic contact. To control the current flowing between. A device that operates as an FET by controlling the 2DEG channel is generally referred to as a high electron mobility transistor (HEMT, High Electron Mobility Transistor ). In the present structure described in Patent Document 1, the gate length is defined by the thickness of the gate electrode 10, the short gate can be easily created, and the speed can be increased.

特開２０１０−９７９７４号公報JP 2010-97974 A

しかしながら、背景技術で記載した半導体装置をパワー分野で用いる場合はいくつか問題がある。まず、パワー分野においては、搭載する機器の安全性の観点から、半導体装置のゲート電圧が０Ｖ時にドレイン電流が流れない、ノーマリオフ動作（エンハンスメントモード動作とも言う）が求められる。しかしながら、背景技術で記した構造では、しきい値電圧（Ｖｔｈ）がキャリア供給層６の膜厚や組成に依存する。ノーマリオフ動作（Ｖｔｈ＞０Ｖ）で駆動するためには、キャリア供給層６を相当量薄くしなければならず、トレードオフとして２ＤＥＧ層７の２ＤＥＧ密度が減り、大電流化が困難となる。また、キャリア供給層６を薄くすることにより、ドレイン高電圧等の動作時にキャリア供給層６をトンネルする電流が増え、結果的にゲートリーク電流が大きくなる。また、障壁高さがショットキ接触分の電圧しかないため、フォワード電圧（Ｖｆ：順方向に掛けることが可能な電圧値）が低いにも関わらず、Ｖｔｈが高く、差分がほとんど発生せず、ドレイン電流自体をほとんど取れないという課題も発生する。   However, when the semiconductor device described in the background art is used in the power field, there are some problems. First, in the power field, a normally-off operation (also referred to as enhancement mode operation) in which a drain current does not flow when the gate voltage of the semiconductor device is 0 V is required from the viewpoint of the safety of the mounted equipment. However, in the structure described in the background art, the threshold voltage (Vth) depends on the film thickness and composition of the carrier supply layer 6. In order to drive in a normally-off operation (Vth> 0V), the carrier supply layer 6 must be considerably thinned. As a trade-off, the 2DEG density of the 2DEG layer 7 is reduced, and it is difficult to increase the current. Further, by reducing the thickness of the carrier supply layer 6, a current that tunnels through the carrier supply layer 6 during an operation such as a high drain voltage increases, resulting in an increase in gate leakage current. In addition, since the barrier height is only a voltage corresponding to the Schottky contact, the Vth is high and the difference hardly occurs even though the forward voltage (Vf: voltage value that can be applied in the forward direction) is low. There is also a problem that almost no current can be taken.

そこで、本発明に係る半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の一部を貫いて、底部が第１の窒化物半導体層に達するリセス部と、リセス部の底部、リセス部の側部及びｐ型の窒化物半導体層の上面の一部を覆うように形成された第３の窒化物半導体層とを有する。さらに第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、基板の裏面に形成された第１の電極と、ｐ型の窒化物半導体層の上面に形成されたゲート電極と、第３の窒化物半導体層もしくは第４の窒化物半導体層に接触した第２の電極と、を有し、第３の窒化物半導体層と第４の窒化物半導体層とはバンドギャップ差がある。 Therefore, a semiconductor device according to the present invention includes a substrate, a first nitride semiconductor layer formed on the substrate, a p-type nitride semiconductor layer formed on the first nitride semiconductor layer, and A recess portion penetrating a part of the p-type nitride semiconductor layer and having a bottom portion reaching the first nitride semiconductor layer, a bottom portion of the recess portion, a side portion of the recess portion, and an upper portion of the p-type nitride semiconductor layer And a third nitride semiconductor layer formed so as to cover a part of the surface. Furthermore, a fourth nitride semiconductor layer formed on the top surface of the third nitride semiconductor layer, a first electrode formed on the back surface of the substrate, and a gate formed on the top surface of the p-type nitride semiconductor layer An electrode and a second electrode in contact with the third nitride semiconductor layer or the fourth nitride semiconductor layer, and the third nitride semiconductor layer and the fourth nitride semiconductor layer have a band gap There is a difference.

これにより、ｐ型の窒化物半導体層と第３の窒化物半導体層とでｐｎ接合が形成されるのでフォワード電圧（Ｖｆ）が大幅に向上するとともに、第３の窒化物半導体層と第４の窒化物半導体層との界面に２ＤＥＧ層が形成され、ゲート電極と２ＤＥＧ層との間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させることができ、ノーマリオフ動作が容易となる。   As a result, a pn junction is formed between the p-type nitride semiconductor layer and the third nitride semiconductor layer, so that the forward voltage (Vf) is greatly improved, and the third nitride semiconductor layer and the fourth nitride semiconductor layer Since the 2DEG layer is formed at the interface with the nitride semiconductor layer and the pn junction is sandwiched between the gate electrode and the 2DEG layer, the depletion layer of the pn junction can reduce the 2DEG concentration and facilitate the normally-off operation. .

また、本発明の半導体装置は、第４の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップが大きい。   In the semiconductor device of the present invention, the fourth nitride semiconductor layer has a larger band gap than the third nitride semiconductor layer.

また、本発明の半導体装置は、第３の窒化物半導体層は、第４の窒化物半導体層よりもバンドギャップが大きい。   In the semiconductor device of the present invention, the third nitride semiconductor layer has a larger band gap than the fourth nitride semiconductor layer.

また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚い。   In the semiconductor device of the present invention, the nitride semiconductor layer having the larger band gap between the third nitride semiconductor layer and the fourth nitride semiconductor layer is locally thick.

これにより、バンドギャップが大きい方の窒化物半導体層をキャリア供給層にでき、リセス部の底部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層と、ｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度を、リセス部の側部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度よりも局所的に増大させることができる。 Thus, the nitride semiconductor layer having the larger band gap can be used as the carrier supply layer , and the 2DEG layer in the channel layer in contact with the carrier supply layer formed along the bottom of the recess portion, and the p-type nitride semiconductor layer the concentration of the 2DEG layer in the channel layer in contact with the carrier supply layer formed along the upper surface of, than the concentration of the 2DEG layer in the channel layer in contact with the carrier supply layer formed along the sides of the recess Can be increased locally.

また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが前記ｐ型の窒化物半導体層と接する箇所で局所的に薄い。 In the semiconductor device of the present invention, the nitride semiconductor layer having the smaller band gap between the third nitride semiconductor layer and the fourth nitride semiconductor layer is in contact with the p-type nitride semiconductor layer. Thin locally at the spot .

これにより、リセス部の底部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層と、ｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度を、リセス部の側部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度よりも局所的に増加させることができる。 Accordingly, 2DEG layer of the channel layer in contact with the carrier supply layer formed along the bottom of the recess and the channel layer in contact with the carrier supply layer formed along the upper surface of the p-type nitride semiconductor layer The concentration of the 2DEG layer can be locally increased from the concentration of the 2DEG layer in the channel layer in contact with the carrier supply layer formed along the side portion of the recess portion .

また、本発明の半導体装置は、リセス部の側部のテーパ角度が４０度以上８０度以下である。 In the semiconductor device of the present invention, the taper angle of the side portion of the recess portion is not less than 40 degrees and not more than 80 degrees.

これにより、セルフアラインでリセス部の側部に沿うキャリア供給層を、リセス部の底部に沿って形成されるキャリア供給層およびｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層よりも薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。 Thus, the carrier supply layer formed along the side of the recess portion by self-alignment, the carrier supply layer formed along the bottom portion of the recess portion, and the carrier supply layer formed along the upper surface of the p-type nitride semiconductor layer. It can be thinner than, the device having a characteristic of both the normally-off operation and low on-resistance in a single regrowth is possible to produce.

また、第１の窒化物半導体層とｐ型の窒化物半導体層の間に第５の窒化物半導体層を有し、第５の窒化物半導体層の底部がリセス部の底部よりも上方にある。 Further, the fifth nitride semiconductor layer is provided between the first nitride semiconductor layer and the p-type nitride semiconductor layer, and the bottom of the fifth nitride semiconductor layer is above the bottom of the recess portion. .

本発明に係る半導体装置では、ゲート電極と２ＤＥＧ層の間にｐ型の半導体を挟むことにより、ショットキ接合のＭＥＳ構造と比較して、フォワード電圧（Ｖｆ）が大幅に向上すると同時に、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減し、ノーマリオフ動作が容易となる。これにより、Ｖｆとしきい値電圧（Ｖｔｈ）間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また本構造では２ＤＥＧチャネルをｐ型の半導体のエピ膜厚に依存して制御可能なため、極めて短いゲート長も容易に作製でき、高速動作が可能である。   In the semiconductor device according to the present invention, by sandwiching a p-type semiconductor between the gate electrode and the 2DEG layer, the forward voltage (Vf) is significantly improved as compared with the Schottky junction MES structure, and at the same time, Since the pn junction is sandwiched between the 2DEG layers, the depletion layer of the pn junction reduces the 2DEG concentration and facilitates the normally-off operation. Thereby, a large potential difference can be taken between Vf and the threshold voltage (Vth), and a normally-off operation and a large current operation can be realized simultaneously. In addition, since the pn junction is sandwiched between the gate electrode and the 2DEG layer, the gate leakage current can be significantly reduced. In this structure, since the 2DEG channel can be controlled depending on the epitaxial film thickness of the p-type semiconductor, an extremely short gate length can be easily manufactured and high-speed operation is possible.

従来の半導体装置の断面図Sectional view of a conventional semiconductor device 本発明の第１の実施形態にかかる半導体装置の断面図Sectional drawing of the semiconductor device concerning the 1st Embodiment of this invention 本発明の第１の実施形態の第１の変形例にかかる半導体装置の断面図Cross-sectional view of a semiconductor device according to a first modification of the first embodiment of the present invention 本発明の第１の実施形態の第２の変形例にかかる半導体装置の断面図Cross-sectional view of a semiconductor device according to a second modification of the first embodiment of the present invention 本発明の第１の実施形態の第３の変形例にかかる半導体装置の断面図Cross-sectional view of a semiconductor device according to a third modification of the first embodiment of the present invention 本発明の第２の実施形態にかかる半導体装置の断面図Sectional drawing of the semiconductor device concerning the 2nd Embodiment of this invention 本発明の第２の実施形態の第１の変形例にかかる半導体装置の断面図Cross-sectional view of a semiconductor device according to a first modification of the second embodiment of the present invention 本発明の第２の実施形態の第２の変形例にかかる半導体装置の断面図Cross-sectional view of a semiconductor device according to a second modification of the second embodiment of the present invention

（第１の実施形態）
図２に本発明における、第１の実施形態である、２ＤＥＧチャネルを側方から空乏する逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (First embodiment)
FIG. 2 shows a cross-sectional structure of an inverted HEMT type vertical FET that depletes the 2DEG channel from the side according to the first embodiment of the present invention. In addition, this structure has shown the minimum structure, and is not limited to this. In the present embodiment, the group III nitride semiconductor is described, but the present invention is not limited thereto.

本構造は、適宜な厚さ、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなり、面方位が（０００１）面である基板２１の上に、厚さ２μｍ程度、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなる第１のチャネル層２２がある。その上に厚さが約２００ｎｍ、Ｍｇが添加された不純物濃度が５〜１０×１０１９ｃｍ−３のｐ型ＧａＮよりなるゲート層２３を含む積層体がある。この第１のチャネル層２２や、ｐ型のゲート層２３は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板２１上に形成される。この積層体の上面からｐ型のゲート層２３を貫いて、底部が第１のチャネル層２２に達するリセス部２４があり、このリセス部２４内（リセス底部とリセス側部）とｐ型のゲート層２３の上面の一部を覆うように、厚さ１００ｎｍ程度のｉ型ＧａＮよりなる第２のチャネル層２５があり、その第２のチャネル層２５を覆うように、その第２のチャネル層２５よりもバンドギャップが大きい、厚さが数ｎｍ〜数１０ｎｍ程度のｉ型Ａｌ０．１８Ｇａ０．８２Ｎよりなるキャリア供給層２６がある。ここでｉ型とは不純物をドープしていないことすなわちｉｎｔｒｉｎｓｉｃであることを表す。第２のチャネル層２５の内部には、キャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が、キャリア供給層２６との界面近傍に発生する。この第２のチャネル層２５や、キャリア供給層２６は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。ここで、ゲート長は、ゲート層２３の側面と第２のチャネル層２５とが接触している部分の長さとなり、例えばゲート層２３の厚さが２００ｎｍとして、テーパ角（ゲート層２３の側面と底面とのなす角）を３０°とした場合、ゲート長はゲート層２３の厚さの２倍である４００ｎｍである。 This structure has an appropriate thickness on a substrate 21 having a Si-doped impurity concentration of about 1 × 10 18 cm −3 and made of n-type GaN and having a (0001) plane. There is a first channel layer 22 made of n-type GaN having an impurity concentration of about 2 μm, Si added, and an impurity concentration of about 1 × 10 18 cm −3 . There is a laminated body including a gate layer 23 made of p-type GaN having a thickness of about 200 nm and an impurity concentration of added Mg of 5 to 10 × 10 19 cm −3 . The first channel layer 22 and the p-type gate layer 23 are formed on the substrate 21 by using an appropriate crystal growth technique such as MOCVD method or MBE method. There is a recessed portion 24 that penetrates the p-type gate layer 23 from the upper surface of the stacked body and reaches the first channel layer 22 at the bottom, and in the recessed portion 24 (recess bottom portion and recessed side portion) and the p-type gate. so as to cover a portion of the upper surface of layer 23, there is a second channel layer 25 made of i-type GaN having a thickness of about 100 nm, so as to cover the second channel layer 25, the second channel layer There is a carrier supply layer 26 made of i-type Al 0.18 Ga 0.82 N having a band gap larger than 25 and a thickness of about several nm to several tens of nm. Here, i-type means that impurities are not doped, that is, intrinsic . Inside the second channel layer 25, a high concentration 2DEG layer 27 is generated in the vicinity of the interface with the carrier supply layer 26 due to a band gap difference with the carrier supply layer 26, a piezoelectric field, or the like. The second channel layer 25 and the carrier supply layer 26 are formed using an appropriate crystal growth technique such as the MOCVD method or the MBE method. Here, the gate length is the length of the portion where the side surface of the gate layer 23 and the second channel layer 25 are in contact. For example, the thickness of the gate layer 23 is 200 nm, and the taper angle (the side surface of the gate layer 23). When the angle between the bottom surface and the bottom surface is 30 °, the gate length is 400 nm, which is twice the thickness of the gate layer 23.

基板２１の裏面側（図中の下方向）に基板２１にオーミック接触する電極２８があり、さらにキャリア供給層２６の上で、リセス部２４を除く領域で、キャリア供給層２６にオーミック接触する電極２９が形成されている。尚、オーミック接触する電極２８とオーミック接触する電極２９は、オーミック接触する電極２８がソース電極の時、オーミック接触する電極２９はドレイン電極、またオーミック接触する電極２８がドレイン電極の時、オーミック接触する電極２９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層２３の上面にゲート電極３０がある。 There is an electrode 28 that makes ohmic contact with the substrate 21 on the back surface side (downward in the drawing) of the substrate 21, and further, an electrode that makes ohmic contact with the carrier supply layer 26 on the carrier supply layer 26 in a region excluding the recess 24. 29 is formed. The ohmic contact electrode 28 and the ohmic contact electrode 29 are in ohmic contact when the ohmic contact electrode 28 is a source electrode, the ohmic contact electrode 29 is a drain electrode, and when the ohmic contact electrode 28 is a drain electrode. It is assumed that the electrode 29 may be either a source or a drain, such as a source electrode. Furthermore, there is a gate electrode 30 on the upper surface of the p-type gate layer 23.

基板２１や、第１のチャネル層２２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、基板２１としてｎ型ＧａＮを用いた場合、基板２１内の上部がチャネルとして機能するので、第１のチャネル層２２は必ずしも必要ではない。 Since the substrate 21 and the first channel layer 22 have a role as a channel, it is desirable that the resistance is low to some extent. Usually, nitride semiconductor GaN used for these layers is n-type even when not intentionally doped, but doped with an n-type dopant such as Si within a range of 1 × 10 16 to 1 × 10 20 cm −3 , for example. Then, the n-type resistivity may be adjusted. In the case of using the n-type GaN as the substrate 21, the upper portion of the substrate 21 functions as a channel, the first channel layer 22 is not necessarily required.

第２のチャネル層２５は、チャネルにキャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、リセス部２４の底部で下層の第１のチャネル層２２へ２ＤＥＧ層２７から電流が流れ込む際、キャリア供給層２６を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。   The second channel layer 25 does not necessarily have a low resistance because a high-concentration 2DEG layer 27 is generated in the channel due to a band gap difference between the carrier supply layer 26 and a piezoelectric field or the like. However, when a current flows from the 2DEG layer 27 to the first channel layer 22 at the bottom of the recess 24, it is necessary to pass through the carrier supply layer 26 in the vertical direction. Since the resistance at that time directly affects the on-resistance of the device, it is desirable that the resistance be low to some extent.

第２のチャネル層２５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない（ｉｎｔｒｉｎｓｉｃ）状態でも結晶成長における残留不純物（主に炭素基や酸素基）のために不純物が混入し（Ｕｎ−ｉｎｔｅｎｔｉｏｎａｌｌｙ Ｄｏｐｅｄ）ｎ型である。しかしながらＳｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。 For example, when nitride semiconductor GaN is used for the second channel layer 25, impurities are mixed due to residual impurities (mainly carbon groups and oxygen groups) in crystal growth even in a state where GaN is not intentionally doped ( intrinsic ). ( Un-intentively Doped ) n-type. However, the n-type resistivity may be adjusted by doping an n-type dopant such as Si within a range of 1 × 10 16 to 5 × 10 18 cm −3 , for example.

またｐ型のゲート層２３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層２５やキャリア供給層２６の厚さは均等である必要は無く、例えば、リセス部２４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層２５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板２１の水平方向（図中の左右方向、底面）に対して、リセス部２４の側部が６０度傾いている場合、リセス部２４の側部に沿った第２のチャネル層２５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。   In the case of a nitride semiconductor, the p-type gate layer 23 is p-type doped with Mg, Zn, or the like. The thicknesses of the second channel layer 25 and the carrier supply layer 26 do not need to be uniform, and may be different in thickness, for example, only the side portion of the recess portion 24 is thin. The definition of the thickness of the second channel layer 25 is the film thickness in the vertical direction from the bottom surface of the place where the thickness is measured, for example, with respect to the horizontal direction (left and right direction in the figure, bottom surface) of the substrate 21. When the side portion of the recess portion 24 is inclined by 60 degrees, the thickness of the second channel layer 25 along the side portion of the recess portion 24 is 150 degrees with respect to the horizontal direction (left-right direction in the figure). Say thickness.

オーミック接触する電極２８とオーミック接触する電極２９は、接触する基板２１やキャリア供給層２６がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極２９は、キャリア供給層２６の上面に必ずある必要はなく、例えば、オーミックリセスによりキャリア供給層２６を掘り込み、２ＤＥＧ層２７と直接接触しても良い。また、オーミック接触する電極２８とオーミック接触する電極２９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極３０は、接触するゲート層２３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層２３にオーミック接触、ショットキ接触のどちらでも良い。 The ohmic contact electrode 28 and the ohmic contact electrode 29 are one or a combination of two or more metals such as Ti, Al, Mo, and Hf when the contacting substrate 21 and the carrier supply layer 26 are n-type nitride semiconductors. Electrode. The electrode 29 in ohmic contact is not necessarily provided on the upper surface of the carrier supply layer 26. For example, the carrier supply layer 26 may be dug by an ohmic recess and directly in contact with the 2DEG layer 27. The ohmic contact electrode 28 and the ohmic contact electrode 29 are not necessarily in ohmic contact, and one or both of them may be in Schottky contact. In this case, a metal such as Ti, Ni, Pd, or Au is used. One or a combination of two or more electrodes. The gate electrode 30 is composed of an electrode in which one or two or more metals such as Ti, Al, Ni, Pt, Pd, and Au are combined when the gate layer 23 in contact is a p-type nitride semiconductor. p-type ohmic contact with the gate layer 23 may be either of the Schottky contact.

本構造におけるＦＥＴ動作は、まずオーミック接触する電極２８をドレイン電極、オーミック接触する電極２９をソース電極とした場合、ゲート電極３０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層２３と第２のチャネル層２５との界面付近のｐｎ接合の空乏層領域が拡大し、第２のチャネル層２５内に空乏層が広がり２ＤＥＧ層２７を空乏化する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層２５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極３０を順次プラスに加えて行くと、第２のチャネル層２５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層２５内を電流が流れ出す。この流れ出す、ゲート電極３０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層２５の厚さや、Ｓｉドーピング量、ｐ型のゲート層２３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層２６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング量等の各種パラメータの制御が重要である。また、ｐ型のゲート層２３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作が可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層２３の膜厚制御も重要である。   In the FET operation in this structure, first, when the ohmic contact electrode 28 is a drain electrode and the ohmic contact electrode 29 is a source electrode, when a large negative voltage is applied to the gate electrode 30, The depletion layer region of the pn junction near the interface with the second channel layer 25 expands, and the depletion layer spreads in the second channel layer 25 to deplete the 2DEG layer 27. Even if a potential difference is applied between the drain and the source in this state, the drain current does not flow because the channel is blocked by expanding the depletion layer with the gate voltage in the second channel layer 25. Subsequently, when the gate electrode 30 is sequentially added to the plus, the depletion layer region of the pn junction protruding to the second channel layer 25 is reduced, and current flows out in the second channel layer 25 sequentially. The voltage of the gate electrode 30 that flows out is the threshold voltage. When the threshold voltage (Vth) is exceeded and the gate voltage is made positive, drain current begins to flow. The normally-off operation is that the threshold voltage is a positive value. In order to perform a normally-off operation, the thickness of the second channel layer 25, the Si doping amount, the Mg doping amount of the p-type gate layer 23, the Mg activation rate, the band gap of the carrier supply layer 26, the Al composition and the film Control of various parameters such as thickness and Si doping amount is important. Further, the film thickness of the p-type gate layer 23 is almost an effective gate length. However, the thinner the film thickness, the smaller the effective gate length and the higher speed operation becomes possible. However, if the film is too thin, a short channel effect occurs. Therefore, it is important to control the thickness of the p-type gate layer 23.

本構造においては、例えば、ゲート層２３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層２６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。 In this structure, for example, the semiconductor device is formed by setting the Mg doping amount of the gate layer 23 to 5 to 10 × 10 19 cm −3 , the Al composition of the carrier supply layer 26 to 18%, and the thickness to approximately 20 nm or less. Was able to operate normally off.

本構造を用いることにより、ゲート電極３０と２ＤＥＧ層２７との間にゲート層２３と第２のチャネル層２５とでできるｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させ、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層２５内の２ＤＥＧ層２７を、第２のチャネル層２５とキャリア供給層２６とのバンドギャップ差により発生するバンドの障壁差を介さず、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御できる（所謂逆ＨＥＭＴ構造、もしくは逆ＨＦＥＴ構造）ため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御する構造のため、ノーマリーオフ動作を実現するにあたりキャリア供給層２６の厚さを考慮する必要がなくなる。また、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層２３により横方向から制御するため、ゲート長をｐ型のゲート層２３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。   By using this structure, a pn junction formed by the gate layer 23 and the second channel layer 25 is sandwiched between the gate electrode 30 and the 2DEG layer 27, so that the Vf is higher than that of a normal Schottky junction MES structure. At the same time, since the pn junction is sandwiched between the gate electrode 30 and the 2DEG layer 27, the depletion layer of the pn junction reduces the 2DEG concentration and facilitates a normally-off operation. Thereby, a large potential difference can be taken between Vf and Vth, and a normally-off operation and a large current operation can be realized simultaneously. Further, unlike the structure of the prior art shown in Patent Document 1, the 2DEG layer 27 in the second channel layer 25 is blocked by the band gap generated by the band gap difference between the second channel layer 25 and the carrier supply layer 26. Since the 2DEG layer 27 can be controlled directly from the back side of the second channel layer 25 (so-called reverse HEMT structure or reverse HFET structure) without any difference, the controllability of the gate voltage is improved and the normally-off operation is easier. Become. In addition, since the 2DEG layer 27 is directly controlled from the back side of the second channel layer 25, it is not necessary to consider the thickness of the carrier supply layer 26 in order to realize the normally-off operation. Further, since the pn junction is sandwiched between the gate electrode 30 and the 2DEG layer 27, the gate leakage current can be greatly reduced. Further, since the channel is controlled from the lateral direction by the p-type gate layer 23, the gate length can be substantially determined by the thickness of the p-type gate layer 23. As a result, the gate can be easily shortened and can be operated at high speed.

なお、基板２１の材料としてはＧａＮ以外にも、ＡｌＩｎＧａＮ、ＳｉＣ、Ｓｉ、ＧａＡｓ等を用いることができる。また、基板２１の導電型についてはｎ型に限られない。例えば基板２１として半絶縁性基板や絶縁性基板を用いることができる。また、基板２１の導電型をｐ型としたならば、その上に形成される各層の導電型は反転することになるが、層構造は同様である。   In addition to GaN, AlInGaN, SiC, Si, GaAs, or the like can be used as the material of the substrate 21. Further, the conductivity type of the substrate 21 is not limited to n-type. For example, a semi-insulating substrate or an insulating substrate can be used as the substrate 21. If the conductivity type of the substrate 21 is p-type, the conductivity type of each layer formed thereon is reversed, but the layer structure is the same.

また、基板２１のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。   Moreover, although the dopant of the substrate 21 is Si, a material other than Si can be used as long as it is a dopant exhibiting n-type conductivity.

なお、第１のチャネル層２２をｎ型のＧａＮとしたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。   Although the first channel layer 22 is n-type GaN, InGaN, AlGaN, AlInGaN, or the like can be used in addition to GaN.

また、第１のチャネル層２２のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。   Further, although the dopant of the first channel layer 22 is Si, a material other than Si can be used as long as it is a dopant exhibiting n-type conductivity.

なお、ゲート層２３についてはｐ型のＧａＮを用いたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。また、ゲート層２３の不純物濃度を５〜１０×１０１９ｃｍ−３としたが、その値はあくまで一例であり、その値に限定されない。 Although p-type GaN is used for the gate layer 23, InGaN, AlGaN, AlInGaN, or the like can be used in addition to GaN. Moreover, although the impurity concentration of the gate layer 23 is 5 to 10 × 10 19 cm −3 , the value is merely an example, and the value is not limited to this value.

また、ゲート層２３のドーパントをＭｇとしたが、ｐ型の導電性を示すドーパントであればＭｇ以外の材料でも可能である。   Further, although the dopant of the gate layer 23 is Mg, any material other than Mg can be used as long as it is a dopant exhibiting p-type conductivity.

また、ゲート層２３の厚さを２００ｎｍとしたが、その値はあくまで一例であり、その値に限定されない。なお、望ましいゲート層２３の厚さは、１００ｎｍ以上１μｍ以下である。   Further, although the thickness of the gate layer 23 is 200 nm, the value is merely an example, and is not limited to the value. A desirable thickness of the gate layer 23 is not less than 100 nm and not more than 1 μm.

第２のチャネル層２５についてはｉ型ＧａＮ以外に、ｎ型ＧａＮ、ｎ型ＩｎＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。望ましい第２のチャネル層２５の厚さは、１００ｎｍ以上１μｍ以下である。   For the second channel layer 25, in addition to i-type GaN, n-type GaN, n-type InGaN, n-type AlGaN, n-type AlInGaN, or the like can be used. A desirable thickness of the second channel layer 25 is not less than 100 nm and not more than 1 μm.

キャリア供給層２６は第２のチャネル層２５よりもバンドギャップが大きければよく、例えばｉ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。   The carrier supply layer 26 only needs to have a larger band gap than the second channel layer 25. For example, i-type AlGaN, n-type AlGaN, n-type AlGaN, n-type AlInGaN, or the like can be used.

（第１の変形例）
図３に、本発明における図２にて示した実施形態の第１の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧを側方から空乏化し、キャリア供給層が一部厚い逆ＨＥＭＴ型縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (First modification)
FIG. 3 shows a cross-sectional structure of a semiconductor device according to a first modification of the embodiment shown in FIG. 2 according to the present invention . The semiconductor device according to this modification is an inverted HEMT type vertical FET in which 2DEG is depleted from the side and the carrier supply layer is partially thick. This structure shows the minimum configuration and is not limited to this. Further, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto.

本構造では、図２にて示した実施形態の内、キャリア供給層２６の厚さが均一でない。具体的には、図３においてキャリア供給層４６の内、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６を、リセス部４４の側部に沿って形成されるキャリア供給層４６よりも厚くする。 In this structure, the thickness of the carrier supply layer 26 is not uniform in the embodiment shown in FIG. Specifically, among the carrier supply layer 46 in FIG. 3, the carrier supply layer 46 which is formed along the bottom of the recess 44, the carrier supply layer formed along the upper surface of the gate of the p-type layer 43 46 is made thicker than the carrier supply layer 46 formed along the side of the recess 44 .

本構造の内、リセス部４４の側部に沿う２ＤＥＧ層４７の濃度は、適宜なＶｔｈとなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部４４の側部に沿う２ＤＥＧ層４７の濃度がほとんどなくなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６を、リセス部４４の側部に沿って形成されるキャリア供給層４６よりも局所的に厚くすることにより、リセス部４４の底部に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７の濃度を、リセス部４４の側部に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７の濃度よりも局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層４７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。 In this structure, the thickness of the carrier supply layer 46 and the Al composition (for example, when the carrier supply layer 46 is made of AlGaN) so that the concentration of the 2DEG layer 47 along the side of the recess 44 becomes an appropriate Vth. It is changed by adjusting. For example, in this structure, when a normally-off operation is performed, the thickness of the carrier supply layer 46 (for example, the carrier supply layer 46 is set so that the concentration of the 2DEG layer 47 along the side portion of the recess portion 44 is almost eliminated when the gate voltage is 0 V. When AlGaN is used, the Al composition is adjusted. Conversely, the carrier supply layer 46 which is formed along the bottom of the recess 44, the carrier supply layer 46 which is formed along the upper surface of the p-type gate layer 43, along the sides of the recess portion 44 By making it thicker locally than the carrier supply layer 46 to be formed , the 2DEG layer 47 in the channel layer 45 in contact with the carrier supply layer 46 formed along the bottom of the recess 44 and the p-type gate layer 43 of the concentration of the 2DEG layer 47 in the channel layer 45 in contact with the carrier supply layer 46 which is formed along the upper surface of the channel layer 45 in contact with the carrier supply layer 46 which is formed along the sides of the recess portion 44 The concentration of the 2DEG layer 47 can be locally increased. As a result, the on-resistance of the device can be reduced by lowering the resistance between the source and the drain. In other words, the 2DEG concentration of the 2DEG layer 47 can be locally increased or decreased by adjusting the thickness of the carrier supply layer 46 to be locally thick or thin, and as a result, for example, It becomes possible to manufacture a device having the characteristics of achieving both normally-off operation and low on-resistance.

本構造の内、第２のチャネル層４５とキャリア供給層４６との作製には、リセス部４４を形成後、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、例えばＭＯＣＶＤ法でリセス部４４の側部のテーパ角度（基板４１の底面（図中の左右方向）に対する、リセス部４４の側部のなす角度）が急峻なリセス部４４に再成長する際、再成長条件の内、基板４１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。ＭＯＣＶＤ法においては、III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層４６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部４４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部４４の側部に沿うキャリア供給層４６を、リセス部４４の底部に沿って形成されるキャリア供給層４６およびｐ型の窒化物半導体層４３の上面に沿って形成されるキャリア供給層４６よりも薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より小さくする場合、リセス部４４の側部と底部でキャリア供給層４６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より大きくした場合、リセス部４４の側部のキャリア供給層４６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層４６の下方向に電子を集めるピエゾ電荷が効かず、リセス部４４の側部に沿う２ＤＥＧ層４７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部４４の側部のテーパ角度は、最低限２０度以上８５度以下、望ましくは４０度以上８０度以下であることが望ましい。 In this structure, the second channel layer 45 and the carrier supply layer 46 are formed by regrowth using an appropriate crystal growth technique such as MOCVD or MBE after forming the recess 44. Form. In this case, for example (with respect to the bottom surface of the substrate 41 (the left-right direction in the drawing), the angle of the side portion of the recessed portion 44) taper angle of the side of the recess 44 by the MOCVD method is regrown steep recess 44 At this time, the thickness of the carrier supply layer 46 is self-aligned by providing a difference in the growth rate in the vertical direction (longitudinal direction) and the horizontal direction (lateral direction) with respect to the bottom surface of the substrate 41 in the regrowth conditions. It is possible to adjust the thickness locally thickly or thinly. In the MOCVD method, when a group III nitride semiconductor containing Al, for example, AlGaN is grown, the growth rate in the horizontal direction is generally very slow with respect to the vertical direction. For this reason, for example, AlGaN (or a group III nitride semiconductor containing Al) is used for the carrier supply layer 46, and the taper angle of the side portion of the recess portion 44 is given to some extent, so that the carrier supply layer 46 follows the side portion of the recess portion 44 by self-alignment. The carrier supply layer 46 can be made thinner than the carrier supply layer 46 formed along the bottom of the recess 44 and the carrier supply layer 46 formed along the upper surface of the p-type nitride semiconductor layer 43 , A device having both the characteristics of a normally-off operation and a low on-resistance can be manufactured by a single regrowth. Specifically, if the taper angle smaller than 20 degrees, the thickness of the carrier supply layer 46 at the side and bottom of Li Seth portion 44 (e.g. AlGaN) is almost unchanged. In contrast, when the taper angle is larger than 85 degrees, the thickness of the carrier supply layer 46 (for example, AlGaN) on the side of the recess 44 hardly grows, and the carrier supply layer 46 has a downward direction. Piezoelectric charge that collects electrons does not work, and the concentration of the 2DEG layer 47 along the side of the recess 44 is almost lost. Accordingly, or locally thickened adjust the thickness of the carrier supply layer 46 by self-alignment, to or thinner adjustment, taper angle of the side of the recess 44, minimum 20 degrees 85 degrees Desirably, it is 40 degrees or more and 80 degrees or less .

（第２の変形例）
図４に、本発明における図２にて示した第１の実施形態の第２の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧを側方から空乏化し、チャネル層が一部薄い逆ＨＥＭＴ型縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (Second modification)
FIG. 4 shows a cross-sectional structure of a semiconductor device according to a second modification of the first embodiment shown in FIG. 2 in the present invention . The semiconductor device according to this modification is an inverted HEMT type vertical FET in which 2DEG is depleted from the side and the channel layer is partially thin. This structure shows the minimum configuration and is not limited to this. Further, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto.

本構造では、図２にて示した実施形態の内、第２のチャネル層２５の厚さが均一でない。具体的には、図４において第２のチャネル層６５の内、リセス部６４の側部に沿う第２のチャネル層６５を、リセス部６４の底部に沿って形成されるチャネル層６５およびｐ型の窒化物半導体層６３の上面に沿って形成されるチャネル層６７よりも局所的に薄くする。 In this structure, the thickness of the second channel layer 25 is not uniform in the embodiment shown in FIG. Specifically, in FIG. 4, the second channel layer 65 along the side of the recess 64 in the second channel layer 65 is replaced with the channel layer 65 formed along the bottom of the recess 64 and the p-type. It is made thinner locally than the channel layer 67 formed along the upper surface of the nitride semiconductor layer 63 .

これにより、ｐ型のゲート層６３と、第２のチャネル層６５の内の２ＤＥＧ層６７の物理的な距離が短くなり、尚且つキャリアがリセス部６４の側部に沿う第２のチャネル層６５の内部の極薄い領域に閉じ込められるため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。   As a result, the physical distance between the p-type gate layer 63 and the 2DEG layer 67 of the second channel layer 65 is shortened, and the second channel layer 65 along which the carriers run along the side of the recess portion 64 is shortened. Therefore, the controllability of the gate voltage is improved and the normally-off operation becomes easier.

（第３の変形例）
図５に、本発明における図２にて示した第１の実施形態の第３の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、ＳＬ（超格子、Ｓｕｐｅｒ Ｌａｔｔｉｃｅ）層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (Third Modification)
FIG. 5 shows a cross-sectional structure of a semiconductor device according to the third modification of the first embodiment shown in FIG. 2 according to the present invention . The semiconductor device according to this modification shows a cross-sectional structure of an inverted HEMT type vertical FET including an SL (superlattice) layer and depleting 2DEG from the side. This structure shows the minimum configuration and is not limited to this. Further, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto.

本構造では、図６で示した構造に対して第１のチャネル層８２と、ｐ型のゲート層８３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Ｓｕｐｅｒ Ｌａｔｔｉｃｅ）層９１を設けたものである。 In this structure, the first channel layer 82 to the structure shown in FIG. 6, between the gate layer 83 of p-type, the general SL (superlattice such as AlGaN / GaN or AlGaN / AlN, Super Lattice ) Layer 91 is provided.

これにより、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。   Thereby, the vertical breakdown voltage between the electrode 88 in ohmic contact and the gate electrode 90 is improved, and the gate leakage current can be reduced.

尚、このＳＬ層９１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。   The SL layer 91 is not particularly required to be an SL layer, and AlN, InN, GaN, and AlGaN that improve the vertical breakdown voltage between the electrode 88 in ohmic contact and the gate electrode 90, such as a high-resistance AlGaN layer. Any single layer or multiple layers including InGaN, AlInGaN, or the like may be used.

（第２の実施形態）
図６に本発明における、第２の実施形態である半導体装置すなわち２ＤＥＧチャネルを側方から空乏するＨＥＭＴ型の縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (Second Embodiment)
FIG. 6 shows a cross-sectional structure of a semiconductor device according to the second embodiment of the present invention, that is, a HEMT type vertical FET that depletes a 2DEG channel from the side. In addition, this structure has shown the minimum structure, and is not limited to this. In the present embodiment, the group III nitride semiconductor is described, but the present invention is not limited thereto.

本構造は、適宜な基板１０１（例えばｎ−ＧａＮ、ｎ−ＡｌＩｎＧａＮ、ｎ−ＳｉＣ、Ｓｉ等の基板）のｃ軸とは逆の−ｃ軸方向（基板の本来の裏面方向）に、第１のチャネル層１０２（例えばIII族窒化物半導体であるｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、その上にｐ型のゲート層１０３（例えばIII族窒化物半導体であるｐ−ＧａＮ、ｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）を含む積層体がある。この第１のチャネル層１０２や、ｐ型のゲート層１０３は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板１０１上に形成される。この積層体の上面からｐ型のゲート層１０３を貫いて、底部が第１のチャネル層１０２に達するリセス部１０４がある。このリセス部１０４内（リセス底部とリセス側部）とｐ型のゲート層１０３の上面の一部を覆うように、キャリア供給層１０６（例えばIII族窒化物半導体であるｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）がある。そのキャリア供給層１０６を覆うように、第２のチャネル層１０５（例えばIII族窒化物半導体であるｉ−ＧａＮ（ｉ：ｉｎｔｒｉｎｓｉｃ）、ｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、そのキャリア供給層１０６のバンドギャップは、第２のチャネル層１０５よりもバンドギャップが大きい。第２のチャネル層１０５内には、キャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が、キャリア供給層１０６との界面近傍に発生する。尚、本構造は第１の実施形態と異なり、−ｃ軸方向へIII族窒化物半導体を積層しているため、２ＤＥＧ層１０７はバンドギャップの大きいキャリア供給層１０６の上面の第２のチャネル層１０５内に発生する。この第２のチャネル層１０５や、キャリア供給層１０６は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。 In this structure, the first substrate is in the −c-axis direction (the original back surface direction of the substrate) opposite to the c-axis of an appropriate substrate 101 (for example, a substrate of n-GaN, n-AlInGaN, n-SiC, Si, etc.). Channel layer 102 (for example, a group III nitride semiconductor such as n-GaN, n-InGaN, n-AlGaN, n-AlInGaN, etc.) and a p-type gate layer 103 (for example, a group III nitride semiconductor). There is a stack including p-GaN, p-InGaN, p-AlGaN, p-AlInGaN, and the like. The first channel layer 102 and the p-type gate layer 103 are formed on the substrate 101 by using an appropriate crystal growth technique such as MOCVD or MBE. There is a recess 104 that penetrates the p-type gate layer 103 from the top surface of the stacked body and reaches the first channel layer 102 at the bottom. The recessed portion 104. so as to cover a portion of the upper surface of (the recessed bottom and the recess side) and p-type gate layer 103, the carrier supply layer 106 (e.g., group III nitride semiconductor such as i-AlGaN, n- AlGaN, n-AlGaN, n-AlInGaN, etc.). A second channel layer 105 (for example, i-GaN (i: intrinsic ) which is a group III nitride semiconductor, n-GaN, n-InGaN, n-AlGaN, n-AlInGaN, etc.) is formed so as to cover the carrier supply layer 106. The band gap of the carrier supply layer 106 is larger than that of the second channel layer 105. In the second channel layer 105, a high-concentration 2DEG layer 107 is generated in the vicinity of the interface with the carrier supply layer 106 due to a band gap difference with the carrier supply layer 106, a piezoelectric field, or the like. Note that the present structure is different from the first embodiment, since the stacked group III nitride semiconductor to -c-axis direction, the second channel of the upper surface of the 2DEG layer 107 is a band gap larger carrier supply layer 106 Occurs in layer 105 . The second channel layer 105 and the carrier supply layer 106 are formed using an appropriate crystal growth technique such as MOCVD method or MBE method.

さらに基板１０１の裏面側（図中の下方向）に基板１０１にオーミック接触する電極１０８があり、さらに第２のチャネル層１０５上のリセス部１０４の上方でない領域にオーミック接触する電極１０９がある。尚、オーミック接触する電極１０８とオーミック接触する電極１０９は、オーミック接触する電極１０８がソース電極の時、オーミック接触する電極１０９はドレイン電極、またオーミック接触する電極１０８がドレイン電極の時、オーミック接触する電極１０９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層１０３の上面にゲート電極１１０がある。 Further back side of the substrate 101 has electrodes 108 in ohmic contact with the substrate 101 (the downward direction in the drawing), the electrode 109 further ohmic contact upward in such have regions of the recess 104 on the second channel layer 105 is there. The ohmic contact electrode 109 and the ohmic contact electrode 109 are in ohmic contact when the ohmic contact electrode 108 is a source electrode, the ohmic contact electrode 109 is a drain electrode, and when the ohmic contact electrode 108 is a drain electrode. The electrode 109 is a source electrode, and either may be a source or a drain. Furthermore, there is a gate electrode 110 on the upper surface of the p-type gate layer 103.

基板１０１や、第１のチャネル層１０２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、基板１０１としてｎ型ＧａＮを用いた場合、基板１０１内の上部がチャネルとして機能するので、第１のチャネル層１０２は、必ずしも必要ではない。 Since the substrate 101 and the first channel layer 102 have a role as a channel, it is desirable that the resistance be low to some extent. Usually, nitride semiconductor GaN used for these layers is n-type even when not intentionally doped, but doped with an n-type dopant such as Si within a range of 1 × 10 16 to 1 × 10 20 cm −3 , for example. Then, the n-type resistivity may be adjusted. In the case of using the n-type GaN as the substrate 101, the upper portion of the substrate 101 functions as a channel, the first channel layer 102 is not necessarily required.

第２のチャネル層１０５は、チャネルにキャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、オーミック接触する電極１０９の下層の２ＤＥＧ層１０７へ電流が流れ込む際、第２のチャネル層１０５を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。第２のチャネル層１０５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。またｐ型のゲート層１０３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層１０５やキャリア供給層１０６の厚さは均等である必要は無く、例えば、リセス部１０４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層１０５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板１０１の水平方向（図中の左右方向、底面）に対して、リセス部１０４の側部が６０度傾いている場合、リセス部１０４の側部に沿った第２のチャネル層１０５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。 The second channel layer 105 is not necessarily required to have a low resistance because a high-concentration 2DEG layer 107 is generated due to a band gap difference between the carrier supply layer 106 and a piezoelectric field in the channel. However, when a current flows into the 2DEG layer 107 under the electrode 109 that is in ohmic contact, it is necessary to pass through the second channel layer 105 in the vertical direction. Since the resistance at that time directly affects the on-resistance of the device, it is desirable that the resistance be low to some extent. For example, when GaN of a nitride semiconductor is used for the second channel layer 105, GaN is n-type even when it is not intentionally doped, but an n-type dopant such as Si is, for example, 1 × 10 16 to 5 × 10 18 cm. The n-type resistivity may be adjusted by doping within a range of −3 . In the case of a nitride semiconductor, the p-type gate layer 103 is p-type doped with Mg, Zn, or the like. The thicknesses of the second channel layer 105 and the carrier supply layer 106 do not need to be uniform, and may be different in thickness, for example, only the side portion of the recess 104 is thin. The definition of the thickness of the second channel layer 105 is a film thickness in the vertical direction from the bottom surface of the place where the thickness is measured. For example, with respect to the horizontal direction of the substrate 101 (left and right direction in the figure, bottom surface), When the side of the recess 104 is inclined by 60 degrees, the thickness of the second channel layer 105 along the side of the recess 104 is 150 degrees with respect to the horizontal direction (the left-right direction in the figure). Say thickness.

オーミック接触する電極１０８とオーミック接触する電極１０９は、接触する基板１０１や第２のチャネル層１０５がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極１０９は、第２のチャネル層１０５の上面に必ずある必要はなく、例えば、既知のオーミックリセスにより第２のチャネル層１０５を掘り込み、２ＤＥＧ層１０７と直接接触しても良い。また、オーミック接触する電極１０８とオーミック接触する電極１０９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極１１０は、接触するｐ型のゲート層１０３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層１０３にオーミック接触、ショットキ接触のどちらでも良い。 When the substrate 101 or the second channel layer 105 in contact with the ohmic contact electrode 108 is an n-type nitride semiconductor, one or two metals such as Ti, Al, Mo, and Hf are used. It consists of a combined electrode. The electrode 109 in ohmic contact is not necessarily provided on the upper surface of the second channel layer 105. For example, the second channel layer 105 may be dug by a known ohmic recess and directly contacted with the 2DEG layer 107. . The ohmic contact electrode 108 and the ohmic contact electrode 109 are not necessarily in ohmic contact, and one or both of them may be in Schottky contact. In this case, a metal such as Ti, Ni, Pd, or Au is used. One or a combination of two or more electrodes. The gate electrode 110 is an electrode in which one or two or more metals such as Ti, Al, Ni, Pt, Pd, and Au are combined when the p-type gate layer 103 that is in contact is a p-type nitride semiconductor. It consists of, in ohmic contact with the gate layer 103 of p-type, may be either of the Schottky contact.

本構造におけるＦＥＴ動作は、まずオーミック接触する電極１０８をドレイン電極、オーミック接触する電極１０９をソース電極とした場合、ゲート電極１１０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層１０３とキャリア供給層１０６との界面付近のｐｎ接合の空乏層領域が拡大し、キャリア供給層１０６を介して第２のチャネル層１０５内に空乏層が広がり２ＤＥＧ層１０７を空乏する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層１０５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極１１０を順次プラスに加えて行くと、第２のチャネル層１０５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層１０５内を電流が流れ出す。この流れ出す、ゲート電極１１０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層１０５の厚さや、Ｓｉドーピング量、ｐ型のゲート層１０３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層１０６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング等の各種パラメータの制御が重要である。また、ｐ型のゲート層１０３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層１０３の膜厚制御も重要である。   The FET operation in this structure is as follows. First, when the ohmic contact electrode 108 is a drain electrode and the ohmic contact electrode 109 is a source electrode, when a large negative voltage is applied to the gate electrode 110, the p-type gate layer 103 and the carrier The depletion layer region of the pn junction near the interface with the supply layer 106 expands, and the depletion layer spreads in the second channel layer 105 via the carrier supply layer 106 to deplete the 2DEG layer 107. Even if a potential difference is applied between the drain and the source in this state, the drain current does not flow because the channel is blocked by expanding the depletion layer with the gate voltage in the second channel layer 105. Subsequently, when the gate electrode 110 is sequentially added to the plus, the depletion layer region of the pn junction protruding to the second channel layer 105 is reduced, and current flows out in the second channel layer 105 sequentially. The voltage of the gate electrode 110 that flows out is the threshold voltage. When the threshold voltage (Vth) is exceeded and the gate voltage is made positive, drain current begins to flow. The normally-off operation is that the threshold voltage is a positive value. In order to perform a normally-off operation, the thickness of the second channel layer 105, the Si doping amount, the Mg doping amount of the p-type gate layer 103, the Mg activation rate, the band gap of the carrier supply layer 106, the Al composition and the film Control of various parameters such as thickness and Si doping is important. Further, the film thickness of the p-type gate layer 103 is almost an effective gate length. However, the thinner the film thickness is, the smaller the effective gate length becomes, and high-speed operation becomes possible. However, if the film is too thin, a short channel effect is generated. Therefore, it is important to control the film thickness of the p-type gate layer 103.

本構造においては、例えば、ゲート層１０３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層１０６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。 In this structure, for example, the semiconductor device is formed by setting the Mg doping amount of the gate layer 103 to 5 to 10 × 10 19 cm −3 , the Al composition of the carrier supply layer 106 to 18%, and the thickness to approximately 20 nm or less. Was able to operate normally off.

本構造を用いることにより、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極１１０と２ＤＥＧ層１０７との間にゲート層１０３とキャリア供給層１０６とでできるｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度低減し、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層１０５内の２ＤＥＧ層１０７は図面中左方向への逃げ場が無く、薄いチャネル層に閉じ込められている。これによりゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層１０３により横方向から制御するため、ゲート長をｐ型のゲート層１０３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。   By using this structure, a pn junction is sandwiched between the gate electrode 110 and the 2DEG layer 107, so that Vf is significantly improved as compared with a normal Schottky junction MES structure. Since the pn junction formed by the gate layer 103 and the carrier supply layer 106 is sandwiched between the pn junction and the depletion layer of the pn junction, the 2DEG concentration is reduced, and the normally-off operation is facilitated. Thereby, a large potential difference can be taken between Vf and Vth, and a normally-off operation and a large current operation can be realized simultaneously. Unlike the conventional structure shown in Patent Document 1, the 2DEG layer 107 in the second channel layer 105 has no escape in the left direction in the drawing and is confined in a thin channel layer. Thereby, the controllability of the gate voltage is improved, and the normally-off operation becomes easier. In addition, since the pn junction is sandwiched between the gate electrode 110 and the 2DEG layer 107, the gate leakage current can be significantly reduced. Further, since the channel is controlled from the lateral direction by the p-type gate layer 103, the gate length can be substantially determined by the thickness of the p-type gate layer 103. As a result, the gate can be easily shortened and can be operated at high speed.

（第１の変形例）
図７に、本発明における図６にて示した第２の実施形態の第１の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧ層１２７を側方から空乏し、キャリア供給層１２６が一部厚いＨＥＭＴ型の縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (First modification)
FIG. 7 shows a cross-sectional structure of a semiconductor device according to the first modification of the second embodiment shown in FIG. 6 in the present invention . The semiconductor device according to this modification is a HEMT type vertical FET in which the 2DEG layer 127 is depleted from the side and the carrier supply layer 126 is partially thick. This structure shows the minimum configuration and is not limited to this. Further, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto.

本構造では、図６にて示した実施形態の内、キャリア供給層１０６の厚さが均一でない。具体的には、図７においてキャリア供給層１２６の内、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６よりも厚くする。 In this structure, the thickness of the carrier supply layer 106 is not uniform in the embodiment shown in FIG. Specifically, among the carrier supply layer 126 in FIG. 7, the carrier supply layer 126 formed along the bottom of the recess 124, the carrier supply layer formed along the upper surface of the gate layer 123 of p-type 126 is thicker than the carrier supply layer 126 formed along the side of the recess 124 .

本構造の内、リセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度は、適宜なＶｔｈとなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６よりも局所的に厚くすることにより、リセス部１２４の底部に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７の濃度を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７の濃度よりも局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層１２７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。 In this structure, the thickness of the carrier supply layer 126 and the Al composition (for example, when the carrier supply layer 126 is made of AlGaN) so that the concentration of the 2DEG layer 127 along the side portion of the recess portion 124 becomes an appropriate Vth. It is changed by adjusting. For example, in this structure, when a normally-off operation is performed, the thickness of the carrier supply layer 126 (for example, the carrier supply layer 126 is set so that the concentration of the 2DEG layer 127 along the side of the recess portion 124 is almost eliminated when the gate voltage is 0 V). When AlGaN is used, the Al composition is adjusted. Conversely, the carrier supply layer 126 formed along the bottom of the recess 124, the carrier supply layer 126 formed along the upper surface of the gate layer 123 of p-type, along the sides of the recess 124 By making the thickness thicker than the carrier supply layer 126 to be formed , the 2DEG layer 127 in the channel layer 125 in contact with the carrier supply layer 126 formed along the bottom of the recess portion 124 and the p-type gate layer 123 are formed. The concentration of the 2DEG layer 127 in the channel layer 125 in contact with the carrier supply layer 126 formed along the upper surface of the channel layer 125 is set to 2DEG in the channel layer 125 in contact with the carrier supply layer 126 formed along the side of the recess portion 124. It can be locally increased above the concentration of layer 127 . As a result, the on-resistance of the device can be reduced by lowering the resistance between the source and the drain. That is, by adjusting the thickness of the carrier supply layer 126 locally to be thicker or thinner, the 2DEG concentration of the 2DEG layer 127 can be locally increased or decreased. As a result, for example, It becomes possible to manufacture a device having the characteristics of achieving both normally-off operation and low on-resistance.

本構造の内、第２のチャネル層１２５とキャリア供給層１２６との作製には、リセス部１２４を形成後、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、リセス部１２４の側部のテーパ角度（基板１２１の底面（図中の左右方向）に対する、リセス部１２４の側部のなす角度）が急峻なリセス部１２４に再成長する際、再成長条件の内、基板１２１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層１２６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部１２４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部１２４の側部に沿うキャリア供給層１２６を薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より小さくした場合、リセス部１２４の側部と底部でキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より大きくした場合、リセス部１２４の側部のキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層１２６の下方向に電子を集めるピエゾ電荷が効かず、リセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部１２４の側部のテーパ角度は、最低限２０度以上８５度以下、望ましくは４０度以上８０度以下であることが望ましい。 In this structure, the second channel layer 125 and the carrier supply layer 126 are formed by regrowth using an appropriate crystal growth technique such as MOCVD or MBE after forming the recess 124. Form. At this time, when the taper angle of the side portion of the recess portion 124 (the angle formed by the side portion of the recess portion 124 with respect to the bottom surface of the substrate 121 (the left-right direction in the drawing)) is regrown, the regrowth occurs. Among the conditions, the thickness of the carrier supply layer 126 is locally adjusted by self-alignment by providing a difference in the growth rate between the vertical direction (vertical direction) and the horizontal direction (lateral direction) with respect to the bottom surface of the substrate 121. It is possible to adjust the thickness to be thinner or thinner. When growing a group III nitride semiconductor containing Al, for example, AlGaN, the growth rate in the horizontal direction is generally very slow with respect to the vertical direction. For this reason, for example, AlGaN (or a group III nitride semiconductor containing Al) is used for the carrier supply layer 126, and a side taper angle of the recess portion 124 is given to some extent so that the carrier supply layer 126 follows the side portion of the recess portion 124 by self-alignment. The carrier supply layer 126 can be thinned, and a device having the characteristics of achieving both a normally-off operation and a low on-resistance can be manufactured by a single regrowth. Specifically, when the taper angle smaller than 20 degrees, the thickness of the carrier supply layer 126 at the side and bottom of Li Seth portion 124 (e.g. AlGaN) is almost unchanged. On the other hand, when the taper angle is larger than 85 degrees, the thickness of the carrier supply layer 126 (for example, AlGaN) on the side of the recess portion 124 hardly grows, and the carrier supply layer 126 has a downward direction. Piezoelectric charge that collects electrons does not work, and the concentration of the 2DEG layer 127 along the side of the recess 124 is almost lost. Accordingly, or locally thickened adjust the thickness of the carrier supply layer 126 in a self-aligned manner, to or thinner adjustment, taper angle of the side of the recess 124, minimum 20 degrees 85 degrees Desirably, it is 40 degrees or more and 80 degrees or less .

（第２の変形例）
図８に、本発明における図６にて示した第２の実施形態の第２の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、ＳＬ層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型の縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。 (Second modification)
8 shows a sectional structure of a semiconductor device according to a second modification of the second embodiment shown in FIG. 6 in the present invention. The semiconductor device according to this modification, a vertical FET reverse HEMT type to the depletion from the side of the 2DEG include SL layer. This structure shows the minimum configuration and is not limited to this. Further, although this modification is described using a group III nitride semiconductor, the present invention is not limited thereto.

本構造は、図６にて示した構造に対して、第１のチャネル層１４２と、ｐ型のゲート層１４３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Ｓｕｐｅｒ Ｌａｔｔｉｃｅ）層１５１を設けたものである。 This structure, to the structure shown in FIG. 6, the first channel layer 142, between the p-type gate layer 143, a general SL (superlattice such as AlGaN / GaN or AlGaN / AlN , Ru der those provided Super Lattice) layer 151.

これにより、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。   As a result, the vertical breakdown voltage between the electrode 148 in ohmic contact and the gate electrode 150 is improved, and the gate leakage current can be reduced.

尚、このＳＬ層１５１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。   The SL layer 151 is not particularly required to be an SL layer. AlN, InN, GaN, and AlGaN that improve the vertical breakdown voltage between the electrode 148 in ohmic contact and the gate electrode 150, such as a high-resistance AlGaN layer. Any single layer or multiple layers including InGaN, AlInGaN, or the like may be used.

本発明の窒化物半導体装置は、ノーマリオフ動作が容易となるので、低消費電力のデバイスの実現が可能となる。   Since the normally-off operation of the nitride semiconductor device of the present invention is facilitated, a device with low power consumption can be realized.

１，２１，４１，６１，８１，１０１，１２１，１４１ 基板
２ チャネル層
１１ 絶縁層
２２，４２，６２，８２，１０２，１２２，１４２ 第１のチャネル層（第１の窒化物半導体層）
２３，４３，６３，８３，１０３，１２３，１４３ ゲート層（ｐ型の窒化物半導体層）
２４，４４，６４，８４，１０４，１２４，１４４ リセス部
２５，４５，６５，８５，１０５，１２５，１４５ 第２のチャネル層（第３の窒化物半導体層）
２６，４６，６６，８６，１０６，１２６，１４６ キャリア供給層（第４の窒化物半導体層）
２７，４７，６７，８７，１０７，１２７，１４７ ２ＤＥＧ層
２８，４８，６８，８８，１０８，１２８，１４８ 第１の電極
２９，４９，６９，８９，１０９，１２９，１４９ 第２の電極
１０，３０，５０，７０，９０，１１０，１３０，１５０ ゲート電極
９１，１５１ ＳＬ層（第５の窒化物半導体層） 1, 2, 41, 61, 81, 101, 121, 141 Substrate 2 Channel layer 11 Insulating layer 22, 42, 62, 82, 102, 122, 142 First channel layer (first nitride semiconductor layer)
23, 43, 63, 83, 103, 123, 143 Gate layer (p-type nitride semiconductor layer)
24, 44, 64, 84, 104, 124, 144 Recessed portion 25, 45, 65, 85, 105, 125, 145 Second channel layer (third nitride semiconductor layer)
26, 46, 66, 86, 106, 126, 146 Carrier supply layer (fourth nitride semiconductor layer)
27, 47, 67, 87, 107, 127, 147 2DEG layer 28, 48, 68, 88, 108, 128, 148 First electrode 29, 49, 69, 89, 109, 129, 149 Second electrode 10 , 30, 50, 70, 90, 110, 130, 150 Gate electrode 91, 151 SL layer (fifth nitride semiconductor layer)

Claims (7)

基板と、
前記基板の上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、
前記ｐ型の窒化物半導体層の一部を貫いて、底部が前記第１の窒化物半導体層に達するリセス部と、
前記リセス部の底部、前記リセス部の側部及び前記ｐ型の窒化物半導体層の上面の一部を覆うように形成された第３の窒化物半導体層と、
前記第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、
前記基板の裏面に形成された第１の電極と、
前記ｐ型の窒化物半導体層の上面に形成されたゲート電極と、
前記第３の窒化物半導体層もしくは前記第４の窒化物半導体層に接触した第２の電極と、を有し、
前記第３の窒化物半導体層と前記第４の窒化物半導体層とはバンドギャップ差があることを特徴とする半導体装置。 A substrate,
A first nitride semiconductor layer formed on the substrate;
A p-type nitride semiconductor layer formed on the first nitride semiconductor layer;
A recess that penetrates a portion of the p-type nitride semiconductor layer and has a bottom reaching the first nitride semiconductor layer;
Bottom of the recess portion, and the third nitride semiconductor layer formed to cover a portion of the upper surface of the nitride semiconductor layer side and the p-type of the recessed portion,
A fourth nitride semiconductor layer formed on the upper surface of the third nitride semiconductor layer;
A first electrode formed on the back surface of the substrate;
A gate electrode formed on an upper surface of the p-type nitride semiconductor layer;
A second electrode in contact with the third nitride semiconductor layer or the fourth nitride semiconductor layer, and
The semiconductor device characterized in that the third nitride semiconductor layer and the fourth nitride semiconductor layer have a band gap difference. 前記第４の窒化物半導体層は、前記第３の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the fourth nitride semiconductor layer has a larger band gap than the third nitride semiconductor layer. 前記第３の窒化物半導体層は、前記第４の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the third nitride semiconductor layer has a band gap larger than that of the fourth nitride semiconductor layer. 前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚いことを特徴とする請求項２または３に記載の半導体装置。   4. The nitride semiconductor layer having a larger band gap between the third nitride semiconductor layer and the fourth nitride semiconductor layer is locally thicker. Semiconductor device. 前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが前記ｐ型の窒化物半導体層と接する箇所で局所的に薄いことを特徴とする請求項２または４に記載の半導体装置。 The thickness of the nitride semiconductor layer having the smaller band gap between the third nitride semiconductor layer and the fourth nitride semiconductor layer is locally thin at the portion in contact with the p-type nitride semiconductor layer. The semiconductor device according to claim 2, wherein: 前記リセス部の側部のテーパ角度が４０度以上８０度以下であることを特徴とする請求項２から５のいずれか１項に記載の半導体装置。 6. The semiconductor device according to claim 2, wherein a taper angle of a side portion of the recess portion is not less than 40 degrees and not more than 80 degrees. 前記第１の窒化物半導体層と前記ｐ型の窒化物半導体層との間に第５の窒化物半導体層を有し、前記第５の窒化物半導体層の底部が前記リセス部の底部よりも上方にあることを特徴とする請求項２から６のいずれか１項に記載の半導体装置。 A fifth nitride semiconductor layer is provided between the first nitride semiconductor layer and the p-type nitride semiconductor layer, and a bottom portion of the fifth nitride semiconductor layer is lower than a bottom portion of the recess portion. the semiconductor device according to any one of claims 2 to 6, characterized in that in the upper.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US11251293B2 (en) 2019-09-02 2022-02-15 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6462393B2 (en) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 Semiconductor device manufacturing method and semiconductor device
JP6600984B2 (en) * 2015-05-18 2019-11-06 日産自動車株式会社 Semiconductor device and manufacturing method thereof
US10665688B2 (en) * 2015-12-24 2020-05-26 Intel Corporation Low Schottky barrier contact structure for Ge NMOS
GB2547661A (en) * 2016-02-24 2017-08-30 Jiang Quanzhong Layered vertical field effect transistor and methods of fabrication
CN109314138B (en) * 2016-10-28 2021-10-15 华为技术有限公司 Field effect transistor and method for manufacturing the same
JP2019169572A (en) * 2018-03-22 2019-10-03 株式会社東芝 Semiconductor device and manufacturing method thereof
JP7303807B2 (en) * 2018-07-17 2023-07-05 パナソニックホールディングス株式会社 Nitride semiconductor device
US10756207B2 (en) 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
JPWO2021070469A1 (en) * 2019-10-09 2021-04-15
WO2022091742A1 (en) * 2020-10-29 2022-05-05 パナソニックＩｐマネジメント株式会社 Nitride semiconductor device
WO2023112374A1 (en) * 2021-12-16 2023-06-22 パナソニックホールディングス株式会社 Nitride semiconductor device
WO2023127187A1 (en) * 2021-12-27 2023-07-06 パナソニックホールディングス株式会社 Nitride semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818844B2 (en) * 2006-08-03 2011-11-16 株式会社豊田中央研究所 Contact hole forming method and semiconductor device manufacturing method
JP2008091595A (en) * 2006-10-02 2008-04-17 Eudyna Devices Inc Semiconductor device and its manufacturing method
CN101604704B (en) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 HEMT device and manufacturing method thereof
JP2010097974A (en) 2008-10-14 2010-04-30 Oki Electric Ind Co Ltd Compound semiconductor field effect transistor and method of manufacturing the same
JP2010258441A (en) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The Field effect transistor
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
KR101214742B1 (en) * 2010-12-09 2012-12-21 삼성전기주식회사 Nitride based semiconductor device and method for manufacturing the same
JP5765147B2 (en) 2011-09-01 2015-08-19 富士通株式会社 Semiconductor device
JP2014022701A (en) * 2012-07-24 2014-02-03 Sumitomo Electric Ind Ltd Vertical semiconductor device and manufacturing method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251293B2 (en) 2019-09-02 2022-02-15 Kabushiki Kaisha Toshiba Semiconductor device

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