JP2012065032A - パワーゲート回路、固体撮像素子、およびカメラシステム - Google Patents
パワーゲート回路、固体撮像素子、およびカメラシステム Download PDFInfo
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Abstract
【課題】面積の増大、制御の複雑化を招くことなく電源投入時のラッシュ電流を的確に抑制することが可能なパワーゲート回路、固体撮像素子およびカメラシステムを提供する。
【解決手段】適用回路１１の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチ１２と、パワーゲートスイッチ１２のゲートに接続された容量Ｃ１１と、制御信号に応じてパルス信号をパワーゲートスイッチのゲートに供給するパルス生成部１３と、パワーゲートスイッチをオンにするときに、制御信号をパルス生成部に出力してパルス信号をパワーゲートスイッチのゲートに供給し、容量Ｃ１１に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部１４とを有する。
【選択図】図５
【解決手段】適用回路１１の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチ１２と、パワーゲートスイッチ１２のゲートに接続された容量Ｃ１１と、制御信号に応じてパルス信号をパワーゲートスイッチのゲートに供給するパルス生成部１３と、パワーゲートスイッチをオンにするときに、制御信号をパルス生成部に出力してパルス信号をパワーゲートスイッチのゲートに供給し、容量Ｃ１１に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部１４とを有する。
【選択図】図５
Description
本発明は、パワーゲート回路およびこのパワーゲート回路が適用される固体撮像素子、およびカメラシステムに関するものである。
低消費電力化のため、電源−グランド（ＧＮＤ）間にパワーゲート回路と呼ばれるゲート回路を配置し、スイッチ制御で電源から切り離すことによりスタンバイ状態の不使用回路から発生するリーク電流の削減を行っている。
図１は、一般的なパワーゲートの概略構成例を示す図である。
図１のパワーゲート回路１は、適用回路２が電源電位ＶＤＤに接続され、適用回路２の仮想グランドＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ３が接続されている。
図１は、グランドＧＮＤとの切り離し例であるが、パワーゲートスイッチ３は電源ＶＤＤと適用回路２の間に挿入されることもある。
適用回路２をスタンバイ状態にした時、パワーゲートが無い場合はリーク電流が流れスタンバイ電流も大きくなる。スタンバイ時にパワーゲート回路をパワーゲート制御回路４によりオフにすることにより適用回路２が電気的に電源、グランドＧＮＤから切り離されリーク電流が抑制される。
図１のパワーゲート回路１は、適用回路２が電源電位ＶＤＤに接続され、適用回路２の仮想グランドＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ３が接続されている。
図１は、グランドＧＮＤとの切り離し例であるが、パワーゲートスイッチ３は電源ＶＤＤと適用回路２の間に挿入されることもある。
適用回路２をスタンバイ状態にした時、パワーゲートが無い場合はリーク電流が流れスタンバイ電流も大きくなる。スタンバイ時にパワーゲート回路をパワーゲート制御回路４によりオフにすることにより適用回路２が電気的に電源、グランドＧＮＤから切り離されリーク電流が抑制される。
図２は、図１のパワーゲート回路の電源投入時の電流モデルを示す図である。
パワーゲートスイッチ３をオフ時からオンに切り替えた際、図２のように突入（ラッシュ：Rush）電流が流れ、適用回路２の電流上限を越える場合が考えられる。
このラッシュ電流を抑制する方法として、パワーゲートを多段構成にして分割制御する多段式パワーゲート回路が知られている（特許文献１，２参照）。
パワーゲートスイッチ３をオフ時からオンに切り替えた際、図２のように突入（ラッシュ：Rush）電流が流れ、適用回路２の電流上限を越える場合が考えられる。
このラッシュ電流を抑制する方法として、パワーゲートを多段構成にして分割制御する多段式パワーゲート回路が知られている（特許文献１，２参照）。
図３は、多段式パワーゲート回路を示す図である。
図４は、多段式パワーゲート回路の電源投入時の電流モデルを示す図である。
図４は、多段式パワーゲート回路の電源投入時の電流モデルを示す図である。
図１の方式でのラッシュ電流抑制のため、パワーゲートスイッチ３−１〜３−３を多段(この例では３段)に分け、それをパワーゲート制御回路４で独立制御する方式である。
この方式でパワーゲート回路３−１，３−２，３−３と順次ＯＮにするようなタイミング制御を行うと図４のようにラッシュ電流が抑制される。
この方式でパワーゲート回路３−１，３−２，３−３と順次ＯＮにするようなタイミング制御を行うと図４のようにラッシュ電流が抑制される。
一般的なパワーゲート回路１は、図１および図２に示すように、使用時にはスイッチ制御で電源に接続するが、その際のラッシュ電流（スイッチＯＮ時の突入電流）が、適用回路を構成する素子の電流上限を越え、瞬時破壊を起こす可能性がある。そのため、設計時にケアを行う必要がある。
その方法の１つとして、図３に示すように、パワーゲートスイッチを多段構成にして分割制御することにより、ラッシュ電流を抑制する方法が知られている。
しかし、この多段式においては、分割する段数分のパワーゲートスイッチ用ＭＯＳトランジスタの必要面積確保や、それを独立制御する機能回路の挿入、バラツキを考慮した負帰還回路の挿入などが必要となる。
分割数やトランジスタバラツキによっては、分割してもラッシュ電流が機能回路の電流上限を越える場合もありうる。
しかし、この多段式においては、分割する段数分のパワーゲートスイッチ用ＭＯＳトランジスタの必要面積確保や、それを独立制御する機能回路の挿入、バラツキを考慮した負帰還回路の挿入などが必要となる。
分割数やトランジスタバラツキによっては、分割してもラッシュ電流が機能回路の電流上限を越える場合もありうる。
その他にも、パワーゲート回路のスイッチとして使用するＭＯＳトランジスタのゲートに容量を挿入してバイアスする電圧のスルーレートを小さくする方法が知られている。
しかし、ラッシュ電流の抑制をフィルタリングするには大容量が必要であり、容量分の面積を確保する必要がある。
しかし、ラッシュ電流の抑制をフィルタリングするには大容量が必要であり、容量分の面積を確保する必要がある。
本発明は、面積の増大、制御の複雑化を招くことなく、電源投入時のラッシュ電流を的確に抑制することが可能なパワーゲート回路、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点のパワーゲート回路は、適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、
上記パワーゲートスイッチのゲートに接続された容量と、制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部とを有する。
上記パワーゲートスイッチのゲートに接続された容量と、制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部とを有する。
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、上記複数のカウンタラッチ回路を適用回路とするパワーゲート回路と、を含み、上記パワーゲート回路は、適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、上記パワーゲートスイッチのゲートに接続された容量と、制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部と、を含む。
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、上記複数のカウンタラッチ回路を適用回路とするパワーゲート回路と、を含み、上記パワーゲート回路は、適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、上記パワーゲートスイッチのゲートに接続された容量と、制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部と、を含む。
本発明によれば、面積の増大、制御の複雑化を招くことなく、電源投入時のラッシュ電流を的確に抑制することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（パワーゲート回路の第１の構成例）
２．第２の実施形態（パワーゲート回路の第２の構成例）
３．第３の実施形態（パワーゲート回路の第３の構成例）
４．第４の実施形態（パワーゲート回路の半導体装置である固体撮像素子への適用例）
５．第５の実施形態（カメラシステム）
なお、説明は以下の順序で行う。
１．第１の実施形態（パワーゲート回路の第１の構成例）
２．第２の実施形態（パワーゲート回路の第２の構成例）
３．第３の実施形態（パワーゲート回路の第３の構成例）
４．第４の実施形態（パワーゲート回路の半導体装置である固体撮像素子への適用例）
５．第５の実施形態（カメラシステム）
＜１．第１の実施形態＞
図５は、本発明の第１の実施形態に係るパワーゲート回路の構成例を示す図である。
図５は、本発明の第１の実施形態に係るパワーゲート回路の構成例を示す図である。
パワーゲート回路１０は、適用回路１１、パワーゲートスイッチ１２、パルス生成部１３、パワーゲート制御回路１４、パワーゲート駆動用容量Ｃ１１、およびスイッチＳＷ１１，ＳＷ１２を有する。
適用回路１１は、電源端子ＴＶＤＤおよび基準電位端子である仮想グランド端子ＴＶＧＮＤを有する。
本第１の実施形態において、適用回路１１は、電源端子ＴＶＤＤが電源電位ＶＤＤに接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
本第１の実施形態において、適用回路１１は、電源端子ＴＶＤＤが電源電位ＶＤＤに接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
パワーゲートスイッチ１２は、ドレインが適用回路１１の仮想グランド端子ＴＶＧＮＤに接続され、ソースがグランドＧＮＤに接続されている。
パワーゲートスイッチ１２のゲートには、容量Ｃ１１の第１電極（一方の端子）が接続され、容量Ｃ１２の第２電極（他方の端子）が接地されている。
パワーゲートスイッチ１２のゲートは、スイッチＳＷ１１を介して固定電位ＶＣＳＴに選択的に接続される。また、パワーゲートスイッチ１２のゲートはスイッチＳＷ１２を介してパルス信号ＰＬＳの供給ラインに選択的に接続される。
固定電位ＶＣＳＴは、ＮＭＯＳトランジスタであるパワーゲートスイッチ１２が安定にオン状態を保持できるＤＣ電圧源であり、電源電位ＶＤＤであってもよい。
なお、ここでの説明では、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２を用いているが、ＰＭＯＳトランジスタを用いることも可能である。
パワーゲートスイッチ１２のゲートには、容量Ｃ１１の第１電極（一方の端子）が接続され、容量Ｃ１２の第２電極（他方の端子）が接地されている。
パワーゲートスイッチ１２のゲートは、スイッチＳＷ１１を介して固定電位ＶＣＳＴに選択的に接続される。また、パワーゲートスイッチ１２のゲートはスイッチＳＷ１２を介してパルス信号ＰＬＳの供給ラインに選択的に接続される。
固定電位ＶＣＳＴは、ＮＭＯＳトランジスタであるパワーゲートスイッチ１２が安定にオン状態を保持できるＤＣ電圧源であり、電源電位ＶＤＤであってもよい。
なお、ここでの説明では、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２を用いているが、ＰＭＯＳトランジスタを用いることも可能である。
パルス生成部１３は、パワーゲート制御回路１４による制御信号ＣＴＬ１に応じてパルス信号ＰＬＳをパワーゲートスイッチ１２のゲートにスイッチＳＷ１２を介して供給する。
パルス信号ＰＬＳをパワーゲートスイッチ１２にゲート供給する期間は、スイッチＳＷ１１はパワーゲート制御回路１４の制御信号ＣＴＬ２によりオフ状態に保持され、スイッチＳＷ１２はパワーゲート制御回路１４の制御信号ＣＴＬ３によりオン状態に保持される。
パルス信号ＰＬＳをパワーゲートスイッチ１２にゲート供給する期間は、スイッチＳＷ１１はパワーゲート制御回路１４の制御信号ＣＴＬ２によりオフ状態に保持され、スイッチＳＷ１２はパワーゲート制御回路１４の制御信号ＣＴＬ３によりオン状態に保持される。
パワーゲート制御回路１４は、適用回路１１のスタンバイ時から使用状態に遷移するとき、パワーゲートスイッチ１２をオンにする制御を行う。
パワーゲート制御回路１４は、制御信号ＣＴＬ１をパルス生成部１３に出力し、制御信号ＣＴＬ３によりスイッチＳＷ１２をオンさせてパルス信号ＰＬＳをパワーゲートスイッチ１２のゲートに供給する。
これにより、パワーゲート制御回路１４は、容量Ｃ１１に電荷を蓄積させてパワーゲートスイッチ１２のゲート電位を、パワーゲートスイッチ１２がオンとなる電位に徐々に近づくように制御する。この例では、徐々に上昇するような制御が行われる。
パワーゲート制御回路１４は、制御信号ＣＴＬ１をパルス生成部１３に出力し、制御信号ＣＴＬ３によりスイッチＳＷ１２をオンさせてパルス信号ＰＬＳをパワーゲートスイッチ１２のゲートに供給する。
これにより、パワーゲート制御回路１４は、容量Ｃ１１に電荷を蓄積させてパワーゲートスイッチ１２のゲート電位を、パワーゲートスイッチ１２がオンとなる電位に徐々に近づくように制御する。この例では、徐々に上昇するような制御が行われる。
パワーゲート制御回路１４は、制御信号ＣＴＬ１によりパルス生成部１３のパルス信号ＰＬＳのパルス幅を変更可能である。
パワーゲート制御回路１４は、モード信号ＭＯＤに応じて、制御信号ＣＴＬ１によりパルス生成部１３のパルス信号ＰＬＳのパルス幅を変更する。
パワーゲート制御回路１４は、モード信号ＭＯＤに応じて、制御信号ＣＴＬ１によりパルス生成部１３のパルス信号ＰＬＳのパルス幅を変更する。
図６は、第１のモード時のパルス信号とパワーゲートスイッチのゲート電位の遷移を模式的に示す図である。
図７は、第２のモード時のパルス信号とパワーゲートスイッチのゲート電位の遷移を模式的に示す図である。
図７は、第２のモード時のパルス信号とパワーゲートスイッチのゲート電位の遷移を模式的に示す図である。
図６の第１のモード時のパルス信号ＰＬＳ１のパルス幅Ｗ１は、図７の第２のモードのパルス信号ＰＬＳ２のパルス幅Ｗ２より大きい。
したがって、パルス幅の違いによる容量Ｃ１１に対する実効的な電荷蓄積量に差が生じ、第１のモード時の方がパワーゲートスイッチ１２のゲート電位の上昇が第２のモード時より速い。
逆にいうと、第２のモード時の方がパワーゲートスイッチ１２のゲート電位の上昇が第１のモード時より遅い。
このように、本実施形態においては、パワーゲートスイッチ１２のゲート電位がオンとなる電位になるまでの時間をモード信号ＭＯＤに応じた調整することが可能である。
したがって、パルス幅の違いによる容量Ｃ１１に対する実効的な電荷蓄積量に差が生じ、第１のモード時の方がパワーゲートスイッチ１２のゲート電位の上昇が第２のモード時より速い。
逆にいうと、第２のモード時の方がパワーゲートスイッチ１２のゲート電位の上昇が第１のモード時より遅い。
このように、本実施形態においては、パワーゲートスイッチ１２のゲート電位がオンとなる電位になるまでの時間をモード信号ＭＯＤに応じた調整することが可能である。
また、パワーゲート制御回路１４は、一定時間パルス信号ＰＬＳを供給させると、制御信号ＣＴＬ１によりパルス生成を停止させ、また、制御信号ＣＴＬ３によりスイッチＳＷ１２をオフさせ、制御信号ＣＴＬ２によりスイッチＳＷ１１をオンさせる。
これにより、パワーゲート制御回路１４は、一定時間パルス信号ＰＬＳを供給させると、パルス信号ＰＬＳの供給に代えてパワーゲートスイッチ１２のゲートを固定電位ＶＣＳＴに設定する。
これにより、パワーゲート制御回路１４は、一定時間パルス信号ＰＬＳを供給させると、パルス信号ＰＬＳの供給に代えてパワーゲートスイッチ１２のゲートを固定電位ＶＣＳＴに設定する。
上記構成において、スタンバイ時にパワーゲート制御回路１４の制御の下、制御信号ＣＴＬ２，ＣＴＬ３によりスイッチＳＷ１１，ＳＷ１２をオフにして、パワーゲートスイッチ１２をオフにする。
これにより、適用回路１１が電気的に電源、グランドＧＮＤから切り離されリーク電流が抑制される。
適用回路１１のスタンバイ時から使用状態に遷移するとき、パワーゲート制御回路１４によりパワーゲートスイッチ１２をオンにする制御が行われる。
パワーゲート制御回路１４により制御信号ＣＴＬ１がパルス生成部１３に出力され、制御信号ＣＴＬ３によりスイッチＳＷ１２がオンされてパルス信号ＰＬＳがパワーゲートスイッチ１２のゲートに供給される。
これにより、容量Ｃ１１に電荷が徐々に蓄積されてパワーゲートスイッチ１２のゲート電位が、パワーゲートスイッチ１２がオンとなる電位に徐々に近づくように上昇する。
このように、パワーゲート駆動用容量Ｃ１１にパルス信号ＰＬＳで電荷蓄積を行うことで図８に示すように、ラッシュ電流が抑制される。
パルス制御のため、パワーゲート駆動用容量Ｃ１１は小容量で良い。
また、パルスのデューティ（Duty）を可変することで、図６、図７のようにスルーレートを制御することも可能となる。
図３の多段式パワーゲートのような制御回路も必要が無いため、回路規模的、面積的にも有利となる。
これにより、適用回路１１が電気的に電源、グランドＧＮＤから切り離されリーク電流が抑制される。
適用回路１１のスタンバイ時から使用状態に遷移するとき、パワーゲート制御回路１４によりパワーゲートスイッチ１２をオンにする制御が行われる。
パワーゲート制御回路１４により制御信号ＣＴＬ１がパルス生成部１３に出力され、制御信号ＣＴＬ３によりスイッチＳＷ１２がオンされてパルス信号ＰＬＳがパワーゲートスイッチ１２のゲートに供給される。
これにより、容量Ｃ１１に電荷が徐々に蓄積されてパワーゲートスイッチ１２のゲート電位が、パワーゲートスイッチ１２がオンとなる電位に徐々に近づくように上昇する。
このように、パワーゲート駆動用容量Ｃ１１にパルス信号ＰＬＳで電荷蓄積を行うことで図８に示すように、ラッシュ電流が抑制される。
パルス制御のため、パワーゲート駆動用容量Ｃ１１は小容量で良い。
また、パルスのデューティ（Duty）を可変することで、図６、図７のようにスルーレートを制御することも可能となる。
図３の多段式パワーゲートのような制御回路も必要が無いため、回路規模的、面積的にも有利となる。
以上説明したように、本第１の実施形態によれば、以下の効果を得ることができる。
パワーゲート回路の起動をスイッチラインに挿入した容量への電荷蓄積をパルスで行うため、一度の蓄積量は微小なレベルとなり、従来の方式に比べ蓄積に必要な容量を少なくすることが可能である。
微小な蓄積を複数回行ってスイッチをオンする電圧レベルに到達するため、スルーレートも小さくすることが可能である。
パルス幅のデューティを変更することにより、スルーレートの調整も可能である。
スイッチラインに挿入した容量がフィルタになり電源ノイズを抑制することが可能である。
従来の方式では必要だったスイッチゲートの大容量化や、複数段のパワーゲートスイッチやそれを制御するための機能回路が不要であり、回路規模が縮小できる。
パワーゲート回路の起動をスイッチラインに挿入した容量への電荷蓄積をパルスで行うため、一度の蓄積量は微小なレベルとなり、従来の方式に比べ蓄積に必要な容量を少なくすることが可能である。
微小な蓄積を複数回行ってスイッチをオンする電圧レベルに到達するため、スルーレートも小さくすることが可能である。
パルス幅のデューティを変更することにより、スルーレートの調整も可能である。
スイッチラインに挿入した容量がフィルタになり電源ノイズを抑制することが可能である。
従来の方式では必要だったスイッチゲートの大容量化や、複数段のパワーゲートスイッチやそれを制御するための機能回路が不要であり、回路規模が縮小できる。
＜２．第２の実施形態＞
図９は、本発明の第２の実施形態に係るパワーゲート回路の構成例を示す図である。
図９は、本発明の第２の実施形態に係るパワーゲート回路の構成例を示す図である。
本第２の実施形態に係るパワーゲート回路１０Ａが第１の実施形態に係るパワーゲート回路１０と異なる点は、次の通りである。
第１の実施形態において、適用回路１１は、電源端子ＴＶＤＤが電源電位ＶＤＤに接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
これに対して、本第２の実施形態においては、適用回路１１Ａは、電源端子ＴＶＤＤと電源電位ＶＤＤとの間にＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａが接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤが接続されている。
第１の実施形態において、適用回路１１は、電源端子ＴＶＤＤが電源電位ＶＤＤに接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
これに対して、本第２の実施形態においては、適用回路１１Ａは、電源端子ＴＶＤＤと電源電位ＶＤＤとの間にＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａが接続され、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤが接続されている。
基本的な構成機能は第１の実施形態と同様である。
なお、ここでの説明では、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａを用いているが、ＰＭＯＳトランジスタを用いることも可能である。
この場合、容量Ｃ１１はパワーゲートスイッチ１２Ａのゲートと電源電位ＶＤＤ間に接続され、ゲート電位を徐々に下げていくような制御となる。
なお、ここでの説明では、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａを用いているが、ＰＭＯＳトランジスタを用いることも可能である。
この場合、容量Ｃ１１はパワーゲートスイッチ１２Ａのゲートと電源電位ＶＤＤ間に接続され、ゲート電位を徐々に下げていくような制御となる。
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
＜３．第３の実施形態＞
図１０は、本発明の第３の実施形態に係るパワーゲート回路の構成例を示す図である。
図１０は、本発明の第３の実施形態に係るパワーゲート回路の構成例を示す図である。
本第３の実施形態に係るパワーゲート回路１０Ｂは、第１の実施形態の構成と第２の実施形態の構成を合わせた構成を有する。
すなわち、第３の実施形態において、適用回路１１Ｂは、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
そして、適用回路１１Ｂは、電源端子ＴＶＤＤと電源電位ＶＤＤとの間にＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａが接続されている。
なお、この場合もパワーゲートスイッチとしてＰＭＯＳトランジスタを用いることも可能である。
すなわち、第３の実施形態において、適用回路１１Ｂは、仮想グランド端子ＴＶＧＮＤとグランドＧＮＤ間に、ＮＭＯＳトランジスタからなるパワーゲートスイッチ１２が接続されている。
そして、適用回路１１Ｂは、電源端子ＴＶＤＤと電源電位ＶＤＤとの間にＮＭＯＳトランジスタからなるパワーゲートスイッチ１２Ａが接続されている。
なお、この場合もパワーゲートスイッチとしてＰＭＯＳトランジスタを用いることも可能である。
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができ、また、仕様に応じたパワーゲート回路の制御を行うことが可能となる。
＜４．第４の実施形態＞
［パワーゲート回路の半導体装置の一例である固体撮像素子への適用例］
パワーゲート回路を、半導体装置の一例である固体撮像素子（ＣＭＯＳイメージセンサ）に適用する例について説明する。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
［パワーゲート回路の半導体装置の一例である固体撮像素子への適用例］
パワーゲート回路を、半導体装置の一例である固体撮像素子（ＣＭＯＳイメージセンサ）に適用する例について説明する。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサが実用に供されている。
図１１は、本実施形態のパワーゲート回路が適用される列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１００は、図１１に示すように、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびＡＤＣ群からなるカラム処理回路群１４０を有する。
さらに、固体撮像素子１００は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）１５０、およびアンプ回路（Ｓ／Ａ）１６０を有する。
本実施形態のパワーゲート回路は、たとえばＡＤＣ群からなるカラム処理回路群１４０のカウンタラッチに適用される。
さらに、固体撮像素子１００は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）１５０、およびアンプ回路（Ｓ／Ａ）１６０を有する。
本実施形態のパワーゲート回路は、たとえばＡＤＣ群からなるカラム処理回路群１４０のカウンタラッチに適用される。
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素１１０Ａがマトリクス状（行列状）に配置されて構成される。
［単位画素の構成例］
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路群１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路群１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
カラム処理回路群１４０は、列ごとにＡＤＣを形成するカラム処理回路１４１が複数列配列されている。
各カラム処理回路（ＡＤＣ）１４１は、ＤＡＣ１５０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器１４１−１を有する。
さらに、各カラム処理回路１４１は、比較器１４１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ（メモリ）１４１−２を有する。
各カラム処理回路（ＡＤＣ）１４１は、ＤＡＣ１５０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器１４１−１を有する。
さらに、各カラム処理回路１４１は、比較器１４１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ（メモリ）１４１−２を有する。
本実施形態においては、このカウンタラッチ１４１−２に上記したパワーゲート回路１０，１０Ａ，１０Ｂ等が適用され、低消費電力化が図られている。
カラム処理回路１４１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各カウンタラッチ１４１−２の出力は、たとえばｋビット幅の水平転送線１７０に接続されている。
そして、水平転送線１７０に対応したｋ個のアンプ回路１６０が配置される。
各カウンタラッチ１４１−２の出力は、たとえばｋビット幅の水平転送線１７０に接続されている。
そして、水平転送線１７０に対応したｋ個のアンプ回路１６０が配置される。
図１３は、図１１の回路のタイミングチャートを示す図である。
各カラム処理回路（ＡＤＣ）１４１において、垂直信号線１１６に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器１４１−１で階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器１４１−１の出力が反転するまでカウンタラッチ１４１−２でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素１１０Ａのリセットレベル（Ｐ相）が垂直信号線１１６（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ１４１−２に記録され、水平（列）転送走査回路１３０により、順番に水平転送線１７０を介してアンプ回路１６０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
このとき、アナログ電位ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器１４１−１の出力が反転するまでカウンタラッチ１４１−２でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素１１０Ａのリセットレベル（Ｐ相）が垂直信号線１１６（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ１４１−２に記録され、水平（列）転送走査回路１３０により、順番に水平転送線１７０を介してアンプ回路１６０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
図１４は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
図１４は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム２００は、図１４に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１０，１０Ａ，１０Ｂ・・・パワーゲート回路、１２，１２Ａ，１２Ｂ・・・パワーゲートスイッチ、１３・・・パルス生成部、１４・・・パワーゲート制御回路、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・カラム処理回路群（ＡＤＣ群）、１４１・・・カラム処理回路（ＡＤＣ）、１４１−１・・・比較器、１４１−２・・・カウンタラッチ（メモリ）、１５０・・・ＤＡＣ、１６０・・・アンプ回路、１７０・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、３２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
Claims (11)
- 適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、
上記パワーゲートスイッチのゲートに接続された容量と、
制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、
上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部と
を有するパワーゲート回路。 - 上記パワーゲート制御部は、
上記制御信号により上記パルス生成部の上記パルス信号のパルス幅を変更可能である
請求項１記載のパワーゲート回路。 - 上記パワーゲート制御部は、
モード信号に応じて、上記制御信号により上記パルス生成部の上記パルス信号のパルス幅を変更する
請求項２記載のパワーゲート回路。 - 上記パワーゲート制御部は、
一定時間パルス信号を供給させると、当該パルス信号の供給に代えて上記パワーゲートスイッチのゲートを固定電位に設定する
請求項１から３のいずれか一に記載のパワーゲート回路。 - 上記固定電位と上記パワーゲートスイッチのゲート間に接続されたスイッチを有し、
上記パワーゲート制御部は、
一定時間パルス信号を供給させると、上記スイッチをオンにして当該パルス信号に代えて上記パワーゲートスイッチのゲートを固定電位に接続する
請求項４記載のパワーゲート回路。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、
上記複数のカウンタラッチ回路を適用回路とするパワーゲート回路と、を含み、
上記パワーゲート回路は、
適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、
上記パワーゲートスイッチのゲートに接続された容量と、
制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、
上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部と、を含む
固体撮像素子。 - 上記パワーゲート制御部は、
上記制御信号により上記パルス生成部の上記パルス信号のパルス幅を変更可能である
請求項６記載の固体撮像素子。 - 上記パワーゲート制御部は、
モード信号に応じて、上記制御信号により上記パルス生成部の上記パルス信号のパルス幅を変更する
請求項７記載の固体撮像素子。 - 上記パワーゲート制御部は、
一定時間パルス信号を供給させると、当該パルス信号の供給に代えて上記パワーゲートスイッチのゲートを固定電位に設定する
請求項６から８のいずれか一に記載の固体撮像素子。 - 上記固定電位と上記パワーゲートスイッチのゲート間に接続されたスイッチを有し、
上記パワーゲート制御部は、
一定時間パルス信号を供給させると、上記スイッチをオンにして当該パルス信号に代えて上記パワーゲートスイッチのゲートを固定電位に接続する
請求項９記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、
上記複数のカウンタラッチ回路を適用回路とするパワーゲート回路と、を含み、
上記パワーゲート回路は、
適用回路の基準電位端子と基準電位間および適用回路の電源端子と電源間の少なくとも一方に接続されるパワーゲートスイッチと、
上記パワーゲートスイッチのゲートに接続された容量と、
制御信号に応じてパルス信号を上記パワーゲートスイッチのゲートに供給するパルス生成部と、
上記パワーゲートスイッチをオンにするときに、上記制御信号を上記パルス生成部に出力してパルス信号を上記パワーゲートスイッチのゲートに供給し、上記容量に電荷を蓄積させて上記パワーゲートスイッチのゲート電位を、当該パワーゲートスイッチがオンとなる電位に徐々に近づくように制御するパワーゲート制御部と、を含む
カメラシステム。
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