JP2012054303A - 半導体装置 - Google Patents

Abstract

【課題】低抵抗かつ微細化が可能なグラフェン配線を有する半導体装置およびその製造方法を提供する。
【解決手段】一実施の形態によれば、半導体装置は、配線と前記配線に接続されるコンタクトプラグを有する。前記配線は、長さ方向の両側面に触媒層を有する基体と、前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面と垂直に積層された複数のグラフェンを有するグラフェン層を有する。
【選択図】図１

Description

本発明の実施の形態は、半導体装置に関する。

平面状のグラフェンを配線として用いる技術が知られている。

Chuan Xu et al; IEDM Tech. Digest, P.201, 2008. Azad Naeemi et al; IITC Tech. Digest, P.183, 2008.

本発明の課題は、低抵抗かつ微細化が可能なグラフェン配線を有する半導体装置およびその製造方法を提供することにある。

一実施の形態によれば、半導体装置は、配線と前記配線に接続されるコンタクトプラグを有する。前記配線は、長さ方向の両側面に触媒層を有する基体と、前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面と垂直に積層された複数のグラフェンを有するグラフェン層を有する。

第１の実施の形態に係る半導体装置の斜視図。 図１の線分II−IIに沿った半導体装置の垂直断面図。 （ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。 （ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。 （ｇ）、（ｈ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。 第２の実施の形態に係る半導体装置の垂直断面図。 （ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。 第３の実施の形態に係る半導体装置の垂直断面図。

平面状のグラフェンを配線として用いる技術が知られている。六角形格子構造を有するグラフェンは量子化伝導特性を示すため、低抵抗の配線材料として用いられる。グラフェン配線には、配線のエッジ部分において炭素の配列がジグザグになるような向きに六角形格子が配置されたジグザグ型と、配線のエッジ部分において炭素の配列がアームチェア状になるような向きに六角形格子が配置されたアームチェア型がある。

しかし、配線の幅が狭い場合、配線の幅方向の六角形格子の数が少ないため、エッジ構造がアームチェア型の配線において、グラフェン端部におけるエッジ効果の影響が大きくなる。このため、グラフェンのバンド構造の変調やグラフェン端部でのキャリアの散乱が顕著になり、配線抵抗が上昇するおそれがある。特に、幅が４０ｎｍ以下であるエッジ構造がアームチェア型の微細配線では、幅方向の六角形格子の数の減少により配線抵抗が上昇する。

実際には、グラフェン配線のエッジ構造をジグザグ型のみに制御することは困難であり、ジグザグ型とアームチェア型が混在するため、幅が狭い場合に配線抵抗が上昇する問題はグラフェン配線の問題といえる。この問題を避けるため、配線抵抗の上昇が抑えられる程度の幅をもつように配線を形成する必要があるが、このことは配線構造の微細化を妨げる要因となる。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１００の斜視図である。図２は、図１の線分II−IIに沿った半導体装置１００の垂直断面図である。

半導体装置１００は、配線１０と、配線１０の上面および側面を覆う保護膜４と、配線１０の下面および上面にそれぞれ接続されたコンタクトプラグ３、６と、コンタクトプラグ３を介して配線１０に接続される導電部材１とを有する。コンタクトプラグ３は、絶縁層２内に形成される。配線１０、保護膜４およびコンタクトプラグ６は、絶縁層５内に形成される。なお、導電部材１、絶縁層２、５および保護膜４の図示は図１では省略される。

配線１０は、芯材１１と、芯材１１の長さ方向Ｌの両側面上に形成される下地層１２と、芯材１１の両側面上に下地層１２を介して形成される触媒層１３と、芯材１１の両側面上に下地層１２および触媒層１３を介して形成されるグラフェン層１４とを含む。

配線１０中の電流は、基本的にグラフェン層１４中を配線１０の長さ方向Ｌに沿って流れる。

芯材１１は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ等の金属からなる。配線１０中の電流は基本的にグラフェン層１４中を流れるため、芯材１１は導電性を有さなくてもよいが、導電性を有する方が、配線１０とコンタクトプラグ３、６との接続が容易になる。

また、芯材１１の材料として、多結晶Ｓｉ等の加工性のよい材料を用いることができる。加工性のよい材料を用いることにより、芯材１１の幅に対する高さの比を大きくし、配線の幅Ｗ１に対するグラフェン層１４の幅Ｗ２を大きくすることができる。

下地層１２は、グラフェン層１４を構成するグラフェンの成長のための助触媒としての機能を有する。

下地層１２は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ等の金属の窒化物または酸化物からなる。芯材１１が金属からなる場合は、芯材１１の表面を窒化または酸化することにより下地層１２を得ることができる。また、下地層１２は、異なる複数の層からなる積層構造を有してもよい。

なお、芯材１１が金属材料からなる場合は下地層１２を設けなくてもグラフェン層１４を形成することができる。しかし、グラフェン層１４を構成するグラフェンを効率的に成長させるためには、純金属よりも高い触媒機能を有する窒化物等からなる下地層１２を形成することが好ましい。また、芯材１１が窒化金属等の高い触媒機能を有する材料からなる場合は、下地層１２を設けなくてもよい。

触媒層１３は、グラフェン層１４を構成するグラフェンの成長のための触媒として機能する触媒材料からなる。触媒材料としては、Ｃｏ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｕ等の単体金属、またはこれらの金属を含む合金や炭化物等を用いることができる。触媒層１３は、均一なグラフェンを形成するために、途切れのない連続膜であることが好ましく、また、連続膜であるために０．５ｎｍ以上の厚さを有することが好ましい。

グラフェン層１４は、触媒層１３を触媒として成長する１〜数十層のグラフェンからなり、量子化伝導特性を有する。ここで、グラフェンは、グラファイトの単層膜であり、炭素が六角形格子状に配列した構造を有する。グラフェン層１４は配線１０の長さ方向Ｌに連続的に形成されるため、電子の移動経路が配線の長さ方向Ｌに沿って形成される。

グラフェン中の電子の平均自由工程は約１００ｎｍ〜１μｍであり、現在多くのＬＳＩデバイスで用いられている低抵抗金属材料であるＣｕ中の電子の平均自由工程（約４０ｎｍ）と比較して、遙かに長いことが知られている。このため、グラフェンを低抵抗材料として配線１０の導電層に用いることができる。

図１に示されるように、グラフェン層１４の幅Ｗ２の方向は配線１０の高さ方向と一致するため、グラフェン層１４の幅Ｗ２を増加させるためには配線１０の高さを増加させればよい。このため、配線１０の幅Ｗ１を増加させずにグラフェン層１４の幅Ｗ２を増加させ、幅Ｗ２の方向の六角形格子の数の減少による配線抵抗の増加を抑えることができる。

すなわち、幅Ｗ２が幅Ｗ１よりも大きい配線１０を形成することにより、低抵抗かつ微細な配線構造を得ることができる。例えば、幅Ｗ２が１００ｎｍのグラフェン層１４を有する幅Ｗ１が１０ｎｍの配線１０を形成することができる。

導電部材１は、例えば、トランジスタやキャパシタ等の半導体素子が形成された半導体基板や、配線等の導電部材である。

絶縁層２、５は、ＴＥＯＳ（Tetraethoxysilane）膜等の絶縁膜である。

コンタクトプラグ３は、中心部３ａとその底面および側面を覆う表面層３ｂを有する。また、コンタクトプラグ６は、中心部６ａとその底面および側面を覆う表面層６ｂを有する。コンタクトプラグ３、６はどちらか一方のみが形成されてもよい。

中心部３ａ、６ａは、例えば、Ｗ、Ｃｕ、Ａｌ等の金属からなる。表面層３ｂ、６ｂは、グラフェンと仕事関数が近く、グラフェンとの接触抵抗が小さいＴｉ、Ｎｉ等の材料からなる。特に、表面層３ｂ、６ｂの材料としてＴｉを用いた場合、表面層３ｂ、６ｂとグラフェン層１４が反応して界面にＴｉＣ膜が形成され、接触抵抗をより低減することができる。表面層３ｂ、６ｂは形成されなくてもよいが、コンタクトプラグ３、６と配線１０との接触抵抗を低減するために形成されることが好ましい。

また、コンタクトプラグ３、６は、グラフェン層１４に直接接続されることが好ましい。特に、表面層３ｂ、６ｂが形成される場合は、図２に示されるように表面層３ｂ、６ｂがグラフェン層１４に直接接続されることがより好ましい。

なお、コンタクトプラグ３、６はグラフェン層１４の表面ではなく端部に接続されるため、グラフェン層１４を構成する積層された複数のグラフェンの少なくとも２つ以上に直接接続されることができる。

保護膜４は、配線１０に含まれる金属原子の拡散を防ぐ機能、および絶縁層５中にコンタクトプラグ６のためのコンタクトホールを形成する際のエッチングストッパとしての機能を有する。保護膜４は、ＳｉＮ等の絶縁材料からなる。

なお、グラフェン層１４の表面（すなわち配線１０の側面）を覆う厚さ２ｎｍ程度の金属膜を形成してもよい。この金属膜を形成することにより、グラフェンが不連続な領域がグラフェン層１４に含まれる場合であっても、電気伝導を補うことができる。金属膜の材料として、Ａｕ、Ｐｂ、Ａｇ、Ｔａ、Ｇａ等のグラフェンと仕事関数が近い材料を用いることが好ましい。これら金属材料は、グラフェン上に成膜してもグラフェン層のディラック点を変化させることなく、グラフェン中を伝導するキャリアの移動速度を減少させることがない。

以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。

（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）、（ｈ）は、第１の実施の形態に係る半導体装置１００の製造工程を示す垂直断面図である。

まず、図３Ａ（ａ）に示すように、導電部材１上にコンタクトプラグ３を含むコンタクト層絶縁膜２を形成する。

次に、図３Ａ（ｂ）に示すように、絶縁層２上に金属膜１５を形成する。なお、芯材１１の材料により、金属膜１５の代わりに異なる材料からなる膜を形成することができる。

次に、図３Ａ（ｃ）に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により金属膜１５をパターニングし、芯材１１に加工する。

次に、図３Ｂ（ｄ）に示すように、芯材１１の表面に窒化処理を施し、窒化膜１６を形成する。なお、下地層１２の材料により、窒化膜１６の代わりに異なる材料からなる膜を形成することができる。また、金属膜１５の代わりに窒化金属膜を用いて窒化金属からなる芯材１１を形成した場合は、窒化膜１６を形成しなくてもよい。

次に、図３Ｂ（ｅ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、窒化膜１６の表面を覆うように触媒膜１７を形成する。

次に、図３Ｂ（ｆ）に示すように、異方性エッチングにより触媒膜１７および窒化膜１６の全領域をエッチバックし、絶縁層２の上面上および芯材１１の上面上の部分を除去する。これにより、触媒膜１７および窒化膜１６は、触媒層１３および下地層１２にそれぞれ加工される。なお、触媒膜１７および窒化膜１６の芯材１１の上面上の部分は、除去されなくてもよい。

次に、図３Ｃ（ｇ）に示すように、ＣＶＤ法により触媒層１３の側面上にグラフェンを成長させ、グラフェン層１４を形成する。グラフェンの炭素源として、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。

グラフェン層１４の詳細な形成方法の一例を以下に示す。まず、触媒層１３の凝集のよる微粒子化を抑制するために、プラズマ処理を行う。触媒層１３の微粒子化を防ぎ、触媒層１３表面の連続性を保つことにより、グラフェンの均一成長を促進させることができる。プラズマ処理に用いる放電ガスとしては水素ガスまたは希ガスが好ましいが、両方を含んだ混合ガスでもよい。処理温度はできるだけ低い方が効果は高く、室温で行うのが望ましい。また、このプラズマは比較的強いほうが好ましく、高パワーリモートプラズマやプラズマに曝露させるほうがより効果が高まる。

次に、触媒層１３の炭化を行う。放電ガスには、メタン、アセチレン等の炭化水素系ガスまたはそれらの混合ガスを用いる。また、キャリアガスには、水素ガスや希ガス等を用いる。この処理は、後述するグラフェン形成時の処理温度よりも低い温度、かつグラファイト膜が形成されうる温度で行う必要があり、１５０〜６００℃程度が好ましい。また処理時間は短くてよい。この処理も比較的強いプラズマを用いて行うことが好ましい。

次に、触媒層１３の炭化層の良質化および触媒活性化のためのプラズマ処理を行う。放電ガスは希ガスを用いるのが好ましい。処理温度は、触媒層１３を炭化する際の処理温度と、後述するグラフェン形成の際の処理温度の中間程度でよい。この処理におけるプラズマは比較的弱くてもよく、リモートプラズマを使用することが好ましい。

最後に、グラフェン形成を行う。放電ガスは炭化水素系ガスまたはその混合ガスを用いる。処理温度は２００℃〜１０００℃程度であり、特に、３５０℃程度が好ましい。２００℃を下回ると十分な成長速度が得られず、グラフェン成長がほとんど起こらない。２００℃以上の温度下ではグラフェン成長が起こり、均一なグラフェン膜が成膜される。この処理温度は、通常のＬＳＩデバイスの配線形成工程における処理温度と同等あるいはそれ以下であり、このグラフェン形成プロセスは半導体プロセスとの親和性に優れる。

本処理ではイオン、電子を除去しラジカルのみを触媒層１３上に供給することが重要であることから、非常に弱いプラズマをリモート化して用いるのが望ましい。さらにイオン、電子を除去するために、基板上部に電極を設置し電圧を印加するのも効果的である。印加電圧は０〜±１００Ｖ程度が好ましい。

上記の多段処理により、グラフェン層１４が得られる。単一条件の炭化水素系ガスを用いたＣＶＤ法による処理によりグラフェン層１４を形成することもできるが、上記のような多段処理を用いることにより、低温条件下で、より均一性に優れた低抵抗のグラフェン層１４を形成することができる。グラフェンの形成温度を低減することにより、半導体装置１００の各部材への高温処理による悪影響を抑えることができる。また、グラフェンを均一に成長させることにより、グラフェン層１４中の電気伝導を容易にし、配線１０の抵抗を小さくすることができる。

なお、グラフェン層１４の表面を覆う金属膜を形成する場合は、図３Ｂ（ｆ）に示される触媒膜１７、窒化膜１６を加工する工程を行わずに、触媒膜１７上にグラフェン層１４および金属膜を形成し、その後、金属膜、グラフェン層１４、触媒膜１７、および窒化膜１６を加工する。

次に、図３Ｃ（ｈ）に示すように、保護膜４および絶縁層５を形成する。保護膜４は、ＣＶＤ法により配線１０および絶縁層２の表面を覆うように形成される。絶縁層５は、ＣＶＤ法により保護膜４上に形成される。

次に、絶縁層５中にコンタクトプラグ６を形成することにより、図２に示される半導体装置１００が得られる。コンタクトプラグ６は、フォトリソグラフィとＲＩＥにより絶縁層５に形成されるコンタクトホール内に中心部６ａおよび表面層６ｂの材料膜を埋め込むことにより形成される。なお、コンタクトホールを形成する際に保護膜４をエッチングストッパとして用いることができる。

〔第２の実施の形態〕
第２の実施の形態は、グラフェン層が配線の側面および上面に形成される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。

（半導体装置の構成）
図４は、第２の実施の形態に係る半導体装置２００の垂直断面図である。

半導体装置２００は、配線２０と、配線２０の上面および側面を覆う保護膜４と、配線２０の下面および上面にそれぞれ接続されたコンタクトプラグ３、６と、コンタクトプラグ３を介して配線２０に接続される導電部材１とを有する。コンタクトプラグ３は、絶縁層２内に形成される。配線２０、保護膜４およびコンタクトプラグ６は、絶縁層５内に形成される。

配線２０は、芯材２１と、芯材２１の両側面および上面上に形成される下地層２２と、芯材２１の両側面および上面上に下地層２２を介して形成される触媒層２３と、芯材２１の両側面および上面上に下地層２２および触媒層２３を介して形成されるグラフェン層２４とを含む。

芯材２１、下地層２２、触媒層２３、およびグラフェン層２４は、それぞれ第１の実施の形態の芯材１１、下地層１２、触媒層１３、およびグラフェン層１４と同様の材料からなる。

コンタクトプラグ６は、グラフェン層２４との接触面積を増やして接続抵抗を低減するために、配線２０の上面のグラフェン層２４を貫通するように形成されることが好ましい。なお、図４のコンタクトプラグ６上の点線は、コンタクトプラグ６が存在しない断面における下地層２２、触媒層２３、およびグラフェン層２４の位置を表す。

以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。

（半導体装置の製造）
図５（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置２００の製造工程を示す垂直断面図である。

まず、図５（ａ）に示すように、図３Ｂ（ｄ）に示される窒化膜１６を形成するまでの工程を第１の実施の形態と同様に行う。本実施の形態においては、窒化膜（または窒化膜に相当するその他の膜）を加工しないため、この段階で窒化膜等からなる下地層２２が得られる。

次に、図５（ｂ）に示すように、選択ＣＶＤ法により、下地層２２の表面上に選択的に触媒層２３を形成する。

次に、図５（ｃ）に示すように、ＣＶＤ法により触媒層２３の表面上にグラフェンを成長させ、グラフェン層２４を形成する。

保護膜４を形成する工程以降の工程は、第１の実施の形態と同様に行われる。ただし、コンタクトプラグ６は配線２０の上面のグラフェン層２４を貫通するように形成されることが好ましい。

〔第３の実施の形態〕
第３の実施の形態は、配線中の２つのグラフェン層が、２つの独立した配線として機能する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。

（半導体装置の構成）
図６は、第３の実施の形態に係る半導体装置３００の垂直断面図である。

半導体装置３００は、配線３０と、配線３０の上面および側面を覆う保護膜４と、配線３０の下面および上面にそれぞれ接続されたコンタクトプラグ７、８と、コンタクトプラグ７を介して配線３０に接続される導電部材１とを有する。コンタクトプラグ７は、絶縁層２内に形成される。配線３０、保護膜４およびコンタクトプラグ８は、絶縁層５内に形成される。

配線３０は、芯材３１と、芯材３１の長さ方向Ｌの両側面上に形成される下地層３２と、芯材３１の両側面上に下地層３２を介して形成される触媒層３３と、芯材３１の両側面上に下地層３２および触媒層３３を介して形成されるグラフェン層３４とを含む。

芯材３１はＳｉＯ_２、ＳｉＮ等の絶縁材料からなる。特に、加工性のよいＳｉＯ_２を芯材３１の材料として用いることにより、芯材３１の幅に対する高さの比を大きくし、配線３０の幅に対するグラフェン層３４の幅を大きくすることができる。

芯材３１が絶縁体であるため、芯材３１の両側のグラフェン層３４は、配線３０内において互いに絶縁される。また、芯材３１の両側のグラフェン層３４の各々にコンタクトプラグ７、８が形成されるため、芯材３１の両側のグラフェン層３４は２つの独立した配線として機能する。ひとつの芯材から２本の独立した配線が形成されるので、微細化に対して有効である。

第１の実施の形態の芯材１１と同様に、フォトリソグラフィとＲＩＥにより材料膜（絶縁膜）をパターニングすることにより芯材３１を形成することができる。また、フォトリソグラフィ工程においてレジストマスクにスリミング処理を施して、芯材３１の幅を狭めてもよい。

下地層３２、触媒層３３、グラフェン層３４、中心部７ａ、８ａ、および表面層７ｂ、８ｂは、それぞれ第１の実施の形態の下地層１２、触媒層１３、グラフェン層１４、中心部３ａ、６ａ、および表面層３ｂ、６ｂと同様の材料からなる。

（実施の形態の効果）
第１〜３の実施の形態によれば、配線が長さ方向の両側面に触媒層を有する基体、および前記基体の前記両側面上に前記触媒層と接して形成されたグラフェン層を有するため、配線の幅を大きくすることなくグラフェン層の幅を大きくし、グラフェン層の幅方向の六角形格子の数を増やしてエッジ効果による配線抵抗の上昇を抑えることができる。すなわち、微細かつ低抵抗な配線構造を得ることができる。

例えば、第１〜３の実施の形態では、芯材、下地層、および触媒層が上記の基体に相当する。下地層が形成されない場合は、芯材および触媒層が基体に相当する。また、第１および第２の実施の形態において、芯材がグラフェンの触媒として機能する触媒材料からなる場合は、下地層および触媒層は形成されなくてもよい。この場合、芯材の表面が触媒層として機能するため、芯材が上記の基体に相当する。

〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。

１００、２００、３００ 半導体装置、 ３、６、７、８ コンタクトプラグ、 １０ 配線、 １１、２１、３１ 芯材、 １２、２２、３２ 下地層、 １３、２３、３３ 触媒層、 １４、２４、３４ グラフェン層

Claims (5)

1. 長さ方向の両側面に触媒層を有する基体、および前記基体の前記両側面上に前記触媒層と接して形成され、前記基体の前記両側面と垂直に積層された複数のグラフェンを有するグラフェン層を有する配線と、
   前記配線に接続されるコンタクトプラグと、
   を有する半導体装置。
2. 前記基体の前記両側面上の前記グラフェン層の幅が、前記配線の幅よりも大きい、
   請求項１に記載の半導体装置。
3. 前記基体は上面および前記長さ方向の前記両側面上に前記触媒層を有し、
   前記グラフェン層は前記基体の前記上面および前記両側面上に前記触媒層と接して形成された、
   請求項１または２に記載の半導体装置。
4. 前記基体の中心部は絶縁体であり、
   前記基体の前記両側面上の前記グラフェン層は前記配線内において互いに絶縁され、
   前記コンタクトプラグは、前記基体の前記両側面上の前記グラフェン層の端部の各々に接続される、
   請求項１または２に記載の半導体装置。
5. 前記コンタクトプラグは、前記複数のグラフェンのうちの少なくとも２つ以上のグラフェンの端部に直接接続される、
   請求項１〜４のいずれかに記載の半導体装置。

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