JP4555695B2 - カーボンナノチューブ配線を備えた電子デバイス及びその製造方法 - Google Patents
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なお、図における符号1は、層間絶縁膜等の下地絶縁膜である。
図1参照
上記課題を解決するために、本発明は、カーボンナノチューブ配線を備えた電子デバイスにおいて、底面を除く全面が触媒4で覆われた導電体ブロック2から所定の方向のみに成長するカーボンナノチューブ配線を備えた電子デバイスにおいて、カーボンナノチューブ配線が延在しない方向において触媒4と導電体ブロック2との間に成長抑制マスク3が設けられていることを特徴とする。
なお、本発明におけるナノチューブとは不純物等が含まれたカーボンナノチューブも含むものである。
また、成長抑制マスク3の材料としては、Moが好適である。
なお、層間絶縁膜上の触媒微粒子からは下地依存性によりカーボンナノチューブは形成されないため、特に除去する必要はない。
なお、各図において断面図と平面図を同時に図示する場合もある(以下同じ)。
図2参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのTi膜14を堆積させる。
次いで、レジストパターン15をマスクとしてイオンミリングを施すことによって配線を形成する方向の幅が20nm以下、例えば、10nmで、配線を形成しない方向の幅が50nm以上、例えば、50nmのTiブロック16を形成する。
次いで、レジストパターン15を除去したのち、スパッタリング法を用いて全面に触媒となる厚さが、例えば、1〜3nmのCo膜17を全面に蒸着し、次いで、Tiブロック16の近傍のみを被覆するようにエッチングする。
この場合のカーボンナノチューブ18,19は、触媒の状態にもよるが、概ね5〜30nmの直径を有する多層カーボンナノチューブとなる。
図4参照
図4は、下地をTi膜とし、その上に2.5nmのCo膜を設けて540℃の成長温度で10分間カーボンナノチューブを成長させた場合のカーボンナノチューブの長さのTi膜膜厚依存性を示す図であり、この条件下ではカーボンナノチューブの長さはTi膜の膜厚が厚くなるにしたがって短くなり、20nmを超えると成長しなくなる。
図5参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのTi膜14を堆積させる。
次いで、レジストパターン20をマスクとしてイオンミリングを施すことによって例えば、10nm×10nmのTiブロック21を形成する。
次いで、新たなレジストパターン(図示を省略)をマスクとして成長させたい方向の面に付着しているMo膜22をイオンミリング法によって選択的に除去する。
ここでは、互いに接する2つの側壁面及び頂面にMo膜22を残存させた場合を示す。 なお、Mo膜を頂面だけに残存させる場合は、予めTi膜上全面にMo膜を形成してブロックを形成することにより、後者のパターニング及びイオンミリングによる除去を省略することができる。
また、成長抑制膜は任意の箇所で除去可能であるので、一つのTiブロック21から互いに直交する方向に延在するカーボンナノチューブ配線を同時に形成することができる。
図7参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのTiN膜26及び厚さが、例えば、5nmのMo膜27を順次堆積させる。
次いで、レジストパターン28を除去したのち、スパッタリング法を用いて全面に厚さが、例えば、5nmのCo膜31を蒸着し、次いで、TiNブロック29の近傍のみを被覆するようにパターニングする。
また、比較的大きなブロックを形成してもカーボンナノチューブの成長が可能であるので、電源ラインをカーボンナノチューブで形成する場合に有効となる。
図9参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのCu膜36を堆積させる。
次いで、新たなレジストパターン(図示を省略)をマスクとして成長させたい方向の面に付着しているMo膜41をイオンミリング法によって選択的に除去する。
ここでは、互いに接する2つの側壁面及び頂面にMo膜41を残存させた場合を示す。
また、直接成長下地となるのは厚さが、例えば、5nmのTiN膜であるので比較的大きなブロックを形成してもカーボンナノチューブの成長が可能であり、電源ラインをカーボンナノチューブで形成する場合に有効となる。
図11参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのTi膜14を堆積させる。
次いで、スパッタリング法を用いて全面に厚さが、例えば、5nmのMo膜48を順次堆積させたのち、新たなレジストパターン(図示を省略)をマスクとして成長させたい方向の面に付着しているMo膜48をイオンミリング法によって選択的に除去する。
ここでは、互いに接する2つの側壁面及び頂面にMo膜48を残存させた場合を示す。
図13参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのCu膜36を堆積させる。
次いで、レジストパターン37を除去したのち、スパッタリング法を用いて全面に厚さが、例えば、5nmのTa膜58、厚さが、例えば、5nmのTiN膜59、及び、厚さが、例えば、5nmのMo膜60を順次堆積させる。
次いで、レジストパターンを除去したのち、スパッタリング法を用いて触媒となる厚さが、例えば、1〜3nmのCo膜61を全面に蒸着し、次いで、Cuブロック52〜57の近傍のみを被覆するようにパターニングする。
図16参照
まず、下層電極11と接続するビア配線12を埋め込んだ層間絶縁膜13の全面にスパッタリング法を用いて厚さが、例えば、100nmのCu膜36を堆積させる。
ここでは、Cuブロック38の頂面と、互いに隣接する2つの側壁面からMo膜41を除去した場合を示す。
次いで、レジストパターンを除去したのち、スパッタリング法を用いて触媒となる厚さが、例えば、1〜3nmのCo膜42を全面に蒸着し、次いで、Cuブロック38の近傍のみを被覆するようにパターニングする。
因に、Niを触媒として用いた場合には、Coを用いた場合に比べて下地となるTi膜を厚く形成してもカーボンナノチューブの成長が可能になる。
再び、図1参照
(付記1) 底面を除く全面が触媒4で覆われた導電体ブロック2から所定の方向のみに成長するカーボンナノチューブ配線を備えた電子デバイスにおいて、前記カーボンナノチューブ配線が延在しない方向において前記触媒4と前記導電体ブロック2との間に成長抑制マスク3が設けられていることを特徴とするカーボンナノチューブ配線を備えた電子デバイス。
(付記2) 上記導電体ブロック2の少なくとも底面を除く表面が、TiまたはTiNで構成されるとともに、上記成長抑制マスク3がMoで構成されることを特徴とする付記1記載のカーボンナノチューブ配線を備えた電子デバイス。
(付記3) 底面を除く全面が触媒4で覆われたTiからなる導電体ブロック2から所定の方向のみに成長するカーボンナノチューブ配線を備えた電子デバイスにおいて、前記カーボンナノチューブ配線が延在する方向の導電体ブロック2の幅が20nm以下であり、且つ、前記カーボンナノチューブ配線が延在しない方向の導電体ブロック2の幅が50nm以上であることを特徴とするカーボンナノチューブ配線を備えた電子デバイス。
(付記4) 上記触媒4が層状であることを特徴とする付記1乃至3のいずれか1に記載のカーボンナノチューブ配線を備えた電子デバイス。
(付記5) 上記触媒4が粒子状であることを特徴とする付記1乃至3のいずれか1に記載のカーボンナノチューブ配線を備えた電子デバイス。
(付記6) 導電体ブロック2の所定の表面に成長抑制マスク3を形成したのち、底面を除く全面を触媒4で覆う工程と、電界を印加しない状態でカーボンナノチューブ5,6を成長させることによって、前記成長抑制マスク3を形成しない面を起点にしてカーボンナノチューブ5,6を選択的に成長させる工程とを有することを特徴とするカーボンナノチューブ配線を備えた電子デバイスの製造方法。
(付記7) 上記成長抑制マスク3は、上記導電体ブロック2を形成する前の導電体層上に全面に成長抑制材料層を堆積させたのち、前記導電体ブロック2の形成工程において同時に形成されることを特徴とする付記6記載のカーボンナノチューブ配線を備えた電子デバイスの製造方法。
(付記8) 上記成長抑制マスク3は、上記導電体ブロック2の底面を除く全面に成長抑制材料層を堆積させたのち、選択的に除去することによって形成されることを特徴とする付記6記載のカーボンナノチューブ配線を備えた電子デバイスの製造方法。
(付記9) 一方向の幅が20nm以下で且つ他方向の幅が50nm以上のTiからなる導電体ブロック2の底面を除く全面を触媒4で覆う工程と、電界を印加しない状態でカーボンナノチューブ5,6を成長させることによって、前記20nm以下の幅の方向に沿ってカーボンナノチューブ5,6を選択的に成長させる工程とを有することを特徴とするカーボンナノチューブ配線を備えた電子デバイスの製造方法。
2 導電体ブロック
3 成長抑制マスク
4 触媒
5 ナノチューブ
6 ナノチューブ
11 下層電極
12 ビア配線
13 層間絶縁膜
14 Ti膜
15 レジストパターン
16 Tiブロック
17 Co膜
18 カーボンナノチューブ
19 カーボンナノチューブ
20 レジストパターン
21 Tiブロック
22 Mo膜
23 Co膜
24 カーボンナノチューブ
25 カーボンナノチューブ
26 TiN膜
27 Mo膜
28 レジストパターン
29 TiNブロック
30 Moマスク
31 Co膜
32〜35 カーボンナノチューブ
36 Cu膜
37 レジストパターン
38 Cuブロック
39 Ta膜
40 TiN膜
41 Mo膜
42 Co膜
43 カーボンナノチューブ
44 カーボンナノチューブ
45 レジストパターン
46 Tiブロック
47 TiN膜
48 Mo膜
49 Co膜
50 カーボンナノチューブ
51 カーボンナノチューブ
52〜57 Cuブロック
58 Ta膜
59 TiN膜
60 Mo膜
61 Co膜
62 カーボンナノチューブ配線
63 カーボンナノチューブ
Claims (4)
- 底面を除く全面が触媒で覆われた導電体ブロックから所定の方向のみに成長するカーボンナノチューブ配線を備えた電子デバイスにおいて、前記カーボンナノチューブ配線が延在しない方向において前記触媒と前記導電体ブロックとの間に成長抑制マスクが設けられていることを特徴とするカーボンナノチューブを備えた電子デバイス。
- 底面を除く全面が触媒で覆われたTiからなる導電体ブロックから所定の方向のみに成長するカーボンナノチューブ配線を備えた電子デバイスにおいて、前記カーボンナノチューブ配線が延在する方向の導電体ブロックの幅が20nm以下であり、且つ、前記カーボンナノチューブ配線が延在しない方向の導電体ブロックの幅が50nm以上であることを特徴とするカーボンナノチューブを備えた電子デバイス。
- 導電体ブロックの所定の表面に成長抑制マスクを形成したのち、底面を除く全面を触媒で覆う工程と、電界を印加しない状態でカーボンナノチューブを成長させることによって、前記成長抑制マスクを形成しない面を起点にしてカーボンナノチューブを選択的に成長させる工程とを有することを特徴とするカーボンナノチューブを備えた電子デバイスの製造方法。
- 一方向の幅が20nm以下で且つ他方向の幅が50nm以上であるTiからなる導電体ブロックの底面を除く全面を触媒で覆う工程と、電界を印加しない状態でカーボンナノチューブを成長させることによって、前記20nm以下の幅の方向に沿ってカーボンナノチューブを選択的に成長させる工程とを有することを特徴とするカーボンナノチューブを備えた電子デバイスの製造方法。
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