JP2012054264A - 半導体装置の製造方法 - Google Patents

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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7555—Mechanical means, e.g. for planarising, pressing, stamping
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
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Abstract

【課題】配線基板上にペースト状の接着材を介して半導体チップを搭載する際に、ボイドの発生を抑制する。
【解決手段】配線基板４０が有するチップ搭載領域２０ａ上に、半導体チップを、接着材を介して搭載するダイボンディング工程を有している。配線基板４０は、コア層の上面に形成された複数の配線（第１配線）２３ａ、ダミー配線（第２配線）２３ｄを有している。また、チップ搭載領域２０ａは、複数の配線２３ａ、ダミー配線２３ｄ上に配置される。また、ダイボンディング工程には、チップ搭載領域２０ａ上の接着材配置領域上に接着材を配置する工程が含まれる。そして、複数のダミー配線２３ｄのそれぞれは、ダイボンディング工程において、接着材が広がる方向に沿って延在している。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、配線基板上に半導体チップを搭載する工程に適用して有効な技術に関するものである。
特開２００２-１９０４８８号公報（特許文献１）には、配線基板上に半導体チップを搭載する半導体装置において、配線用の導体パターンと、それが配置された以外の領域に配置されたダミー用の導体パターンが設けられた半導体装置が記載されている。
特開２００８-２１８８４８号公報（特許文献２）には、配線基板上に粘着フィルムを介して半導体チップを搭載する半導体装置において、配線基板のチップ搭載領域内に、実配線パターンと、ダミーパターンを配置することが記載されている。
特開２００２-１９０４８８号公報 特開２００８-２１８８４８号公報
配線基板上に半導体チップを搭載する半導体装置の製造技術として、ペースト状の接着材（ダイボンド材）を使用して搭載する技術がある。本願発明者は、このペースト状の接着材を介して半導体チップを配線基板上に搭載する技術について検討を行い、以下の課題を見出した。
半導体装置の薄型化に伴い、配線基板に搭載される半導体チップの厚さも薄くする傾向にある。このような厚さの薄い半導体チップを配線基板に搭載する際、ペースト状の接着材の使用量が多いと、半導体チップの周囲からはみ出た接着材の一部が半導体チップの表面（配線基板と対向する面とは反対側の面）に這い上がる。この対応策として、使用する接着材の量を少なくすることが考えられる。しかし、配線基板の上面（半導体チップが搭載される面）には複数の配線が形成されており、隣り合う配線間のピッチが不均一な部分も存在することから、この上面の平坦度は低い。これにより、半導体チップと配線基板との間における接着材の濡れ性（充填性）は低い（悪い）ため、半導体チップと配線基板との間において、ボイド（隙間）が発生することがわかった。
次に、本願発明者は、前記特許文献１および２のように、配線基板の上面にダミーパターンを形成することで、配線基板の平坦度を向上させることについて検討した。この結果、ダミーパターンを設けることで配線基板の上面の平坦度は、ダミーパターンが設けられていない場合に比べて向上することは確認できた。しかしながら、上記したように、近年の半導体チップの厚さは、前記特許文献が出願された当時よりもさらに薄くなってきており、これに伴って接着材の使用量もさらに少なくなってきている。これにより、上記のような半導体装置の製造方法において、単にダミーパターンを配線基板に形成しただけでは、ボイドの発生を完全に抑制しきれないことが明らかとなった。
本発明の目的は、配線基板上にペースト状の接着材を介して半導体チップを搭載する際に、ボイドの発生を抑制できる技術について提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置の製造方法は、配線基板が有するチップ搭載領域上に、半導体チップを、流動性を有する接着材を介して搭載するダイボンディング工程を有している。ここで、前記配線基板は、コア層の上面に形成された複数の第１および第２配線と、前記コア層の前記上面に形成され、かつ前記複数の第１配線と電気的に接続された複数のボンディングリードと、前記コア層の前記上面に形成され、前記複数の第１および第２配線を覆う上面側絶縁膜とを有している。また、前記チップ搭載領域は、前記複数の第１および第２配線を有する。また、ダイボンディング工程には、前記チップ搭載領域上の接着材配置領域上に接着材を配置する工程が含まれる。また、ダイボンディング工程には、前記接着材配置領域上に配置された前記接着材を、前記接着材配置領域の周囲に広げる工程を含んでいる。そして、前記複数の第２配線のそれぞれは、前記ダイボンディング工程において、前記接着材が広がる方向に沿って延在しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、本願発明の一態様によれば、配線基板上にペースト状の接着材を介して半導体チップを搭載する際に、ボイドの発生を抑制できる。
本発明の一実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。 本発明の一実施の形態の半導体装置の上面側の内部構造を示す平面図である。 図２のＡ−Ａ線に沿った断面図である。 図１に示す半導体チップおよび上面側の絶縁膜（ソルダレジスト膜）を取り除きコア層の上面側に形成された配線パターン例を示す平面図である。 図１〜図３に示す半導体装置の組み立てフローを示す説明図である。 図５に示す基材準備工程で準備する配線基板の全体構造を示す平面図である。 図６のＢ部を拡大した拡大平面図である。 図７に示す一つのデバイス領域について、上面側の絶縁膜（ソルダレジスト膜）を取り除きコア層の上面側に形成された配線パターン例を示す拡大平面図である。 図５に示すダイボンディング工程の第１の接着材配置工程を示す拡大平面図である。 図９のＣ−Ｃ線に沿った拡大断面図である。 図９のＤ−Ｄ線に沿った拡大断面図である。 図１０に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図１２に示すＥ部において、接着材ペーストが広がる様子を模式的に示す説明図である。 図９に示すチップ搭載領域における、接着材ペーストの平面的な広がり方向を模式的に示す説明図である。 図５に示すダイボンディング工程の第２の接着材配置工程を示す拡大平面図である。 図１５のＣ−Ｃ線に沿った拡大断面図である。 図１６に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図５に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図である。 図１８のＦ部をさらに拡大した拡大断面図である。 図５に示すワイヤボンディング工程を示す拡大断面図である。 封止工程で用いる成形金型に配線基板を配置して封止用樹脂を供給した状態を示す拡大断面図である。 図２１に示すキャビティ内に封止用樹脂で満たした後、封止用樹脂を硬化させた状態を示す拡大断面図である。 配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。 図２３に示す配線基板および封止体を個片化する工程を示す拡大断面図である。 図９に対する変形例を示す拡大平面図である。 図１１に対する変形例を示す拡大断面図である。 図２に対する変形例を示す平面図である。 図２７に示す半導体装置の製造方法において、ダイボンディング工程の接着材配置工程を示す拡大平面図である。 図２８に示すチップ搭載領域の下層に形成されたダミー配線の配置例を模式的に示す説明図である。 図２７に対する変形例を示す平面図である。 図３０のＧ−Ｇ線に沿った断面図である。 図８に示す配線基板に対する第１の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。 図８に示す配線基板に対する第２の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下の実施の形態では、ＳＩＰ型の半導体装置の一例として、本願発明者が具体的に検討したＤＳＣ（Digital still camera）やＤＶＣ（Digital video camera）、あるいはカメラ機能付き携帯電話などの撮像装置（撮像システム）に組み込まれる半導体装置を取り上げて説明する。
＜撮像装置（撮像システム）＞
図１は、本実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。
図１において、本実施の形態の撮像装置（撮像システム）は、例えばＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）などの撮像素子（イメージセンサ）１、および撮像素子１と電気的に接続されている半導体装置２を有している。撮像素子１は、光を電子に変換するフォトダイオードと、電子を電気信号として読み出す走査回路を有している。また、半導体装置２は、撮像素子１を制御する機能や撮像素子１から出力された電気信号を処理する機能を有するＡＦＥ（Analog Front End）回路を有している。
半導体装置２は、撮像素子１を制御する機能を有している。詳しくは、半導体装置２は、デジタル回路であるタイミングジェネレータＴＧや撮像素子１を駆動するドライバ回路を有し、タイミングジェネレータＴＧで生成した制御信号でドライバを駆動し、このドライバ回路によって、例えば、ＣＣＤセンサなどの撮像素子（画素がアレイ状に配置された撮像デバイス）１を駆動するようになっている。
撮像素子１を駆動するには、電圧（駆動電圧）の異なる２種類のドライバ回路により、駆動電圧を印加する。まず、ＡＦＥ回路に含まれるタイミングジェネレータＴＧにより、制御信号をパルス出力する。ＡＦＥ回路において、タイミングジェネレータＴＧから出力される制御信号は、例えば３．３Ｖ電源を使用している。つまり３．３Ｖ系の制御信号が出力される。
電圧の異なる２種類のドライバ回路の一方である水平ドライバＨＤＲはこの３．３Ｖ系の制御信号により、撮像素子１に電圧を印加して撮像素子１を駆動する。また、他方のドライバ回路である垂直ドライバＶＤＲは、水平ドライバＨＤＲよりも電圧の高い制御信号により撮像素子１を駆動する。例えば、本実施の形態では５Ｖ電源を使用し、タイミングジェネレータＴＧから入力された３．３Ｖ系の制御信号をレベルシフタによって５Ｖの電源を使用した制御信号（５Ｖの信号）に変換して出力し、撮像素子１を駆動している。
撮像素子１には、複数のフォトダイオードがアレイ状に配列され、このフォトダイオードに照射された光を電荷に変換している。つまり、フォトダイオードに投影された画像を電荷に変換している。フォトダイオードで変換された電荷は、撮像装置において電気信号として信号処理され画像が表示される。このとき、撮像素子１では、アレイ状に配列されたフォトダイオードから順次電荷を出力するために走査回路が備えられ、電荷移動転送により画像を電気信号（アナログ画像信号）化している。この走査回路の駆動は、水平ドライバＨＤＲや垂直ドライバＶＤＲから出力される制御信号（例えばタイミングパルスなど）により制御されている。
撮像素子１から出力された電気信号（アナログ画像信号）は、半導体装置２が有するＡＦＥ回路で、ノイズ除去、増幅およびＡ／Ｄ変換などの処理を実施され、デジタル信号化される。このため、ＡＦＥ回路には、ノイズ低減回路ＣＤＳ、増幅回路ＰＧＡ、およびＡ／Ｄ変換回路ＡＤＣが含まれている。その後、画像処理回路が形成されたＬＳＩ（Large Scale Integration）である半導体装置３に出力されてさらに画像処理が施された後、表示装置での表示や記憶装置への記録に供される。
以下で詳細に説明する本実施の形態の半導体装置２は、上記したような撮像システムにおいて、撮像素子１を制御するシステムや撮像素子１から出力される電気信号を処理するシステムを有する半導体装置（半導体パッケージ）である。
＜半導体装置＞
次に、図１に示す半導体装置２の構成について、図１〜図４を用いて説明する。本実施の形態は、ＢＧＡ（Ball Grid Array）型の半導体装置に適用したものであり、図２はこのＢＧＡの上面側の内部構造を示す平面図、図３は図２のＡ−Ａ線に沿った断面図である。また、図４は、図１に示す半導体チップおよび上面側の絶縁膜（ソルダレジスト膜）を取り除きコア層の上面側に形成された配線パターン例を示す平面図である。
本実施の形態の半導体装置２は、上面２１ａを有する配線基板２０、配線基板（基材）２０の上面２１ａ上に接着材（ダイボンド材）１１を介してそれぞれ搭載される複数（本実施の形態では２つ）の半導体チップ１２（ＡＦＥチップ１２ａとＶＤＲチップ１２ｂ）、複数の半導体チップ１２と配線基板２０をそれぞれ電気的に接続する複数のワイヤ（導電性部材）１３、および複数の半導体チップ１２および複数のワイヤ１３を封止する封止体（封止樹脂）１４を有している。
複数の半導体チップ１２のうち、ＶＤＲチップ１２ｂには、図１を用いて説明したレベルシフタを含む垂直ドライバ回路ＶＤＲが形成されている。一方、ＡＦＥチップ１２ａには、垂直ドライバ回路ＶＤＲを除く、他のＡＦＥ回路、例えば、水平ドライバ回路ＨＤＲ、タイミングジェネレータＴＧ、ノイズ低減回路ＣＤＳ、増幅回路ＰＧＡ、およびＡ／Ｄ変換回路ＡＤＣなど、３．３Ｖ系の電源で駆動する回路が形成されている。このように本実施の形態の半導体装置２は、２種類の半導体チップを内蔵し、これらを電気的に接続することにより、図１に示す撮像装置を制御するシステムを構成する。つまり、半導体装置２は１つの半導体装置内に複数種類の半導体チップを混載することでシステムを構築するＳＩＰ（System in Package）型の半導体装置である。
次に、半導体装置２の基材である配線基板２０について説明する。配線基板２０は、上面（チップ搭載面、表面）２１ａ、上面２１ａの反対側に位置する下面（実装面、裏面）２１ｂを有するコア層（絶縁層、コア絶縁層）２１を有している。コア層２１は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。
図４に示すように、コア層２１の上面２１ａには、複数の端子（ボンディングリード、電極パッド）２２と、複数の端子２２とそれぞれ電気的に接続された複数の配線（上面側配線）２３ａ、および端子２２とは電気的に接続されない複数のダミー配線（配線、上面側配線）２３ｄが形成されている。また、図示しないが、端子２２の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜上に金（Ａｕ）膜が積層されている。また、図３に示すように、コア層２１の下面２１ｂには、複数のランド（端子、電極パッド）２４と、複数の端子２２とそれぞれ電気的に接続された複数の配線（下面側配線）２３ｂが形成されている。また、図示しないが、ランド２４の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜である。また、図３に示すように、コア層２１には、上面２１ａ、下面２１ｂのうち、一方の面から他方の面に向かってビア（孔）２５が形成され、このビア２５内に形成された導体である配線（ビア内配線、ビア内導体）２３ｃを介して複数の配線２３ａと複数の配線２３ｂがそれぞれ電気的に接続されている。なお、端子２２、配線２３ａ、２３ｂ、２３ｃ、ダミー配線２３ｄ、およびランド２４は、例えば、それぞれ銅（Ｃｕ）から成る。また、図４に示すように、配線２３ａは、端子２２からチップ搭載領域２０ａに向かって延びる線形部と、該線形部と一体に形成される円形部を有している。この円形部は、図３に示すビア２５上に形成され、ビア配線２３ｃと電気的に接続される接続部（ビア上配線部）である。本実施の形態では、特に区別して説明した場合を除き、配線２３ａには、この線形部および円形部の両方が含まれる。
また図２および図３に示すように、コア層２１の上面２１ａには、絶縁性の樹脂からなる絶縁膜（上面側絶縁膜、ソルダレジスト膜）２６が形成され、複数の配線２３ａおよびダミー配線２３ｄ（図３参照）は絶縁膜２６により覆われている。絶縁膜２６は、複数の端子２２と重なる位置に複数の開口部２６ａがそれぞれ形成され、端子２２はこの開口部２６ａにおいて絶縁膜２６から露出している。また、図３に示すように、コア層２１の下面２１ｂには、絶縁膜２６と同様に絶縁性の樹脂からなる絶縁膜（下面側絶縁膜、ソルダレジスト膜）２７が形成され、複数の配線２３ｂは絶縁膜２７により覆われている。絶縁膜２７は、複数のランド２４と重なる位置に複数の開口部２７ａがそれぞれ形成され、ランド２４はこの開口部２７ａにおいて絶縁膜２７から露出している。また、複数のランド２４の露出部には半導体装置２を図示しない実装基板に実装する際の外部電極端子となる複数の半田材（半田ボール）２８がそれぞれ接合されている。
なお、図３では、配線基板２０の一例として、コア層２１の上面２１ａおよび下面２１ｂに配線パターンが形成された、２層の配線層を有する配線基板を示している。しかし、配線基板２０の配線層数は２層には限定されず、例えば、コア層２１内に複数層の配線層（配線パターン）を形成する、所謂、多層配線基板とすることもできる。この場合、配線を引き回すスペースをさらに増加することができるので、端子数が多い半導体装置に適用して特に有効である。
コア層２１の上面２１ａおよび下面２１ｂ（すなわち配線基板２０の上面および下面）の平面形状は四角形を成し、本実施の形態では、例えば、一辺の長さが５ｍｍの正方形である。
また、配線基板２０は、コア層２１の上面２１ａ側に複数のチップ搭載領域２０ａを有している。本実施の形態では、ＡＦＥチップ１２ａを搭載するチップ搭載領域２０ｂとＶＤＲチップ１２ｂを搭載するチップ搭載領域２０ｃを有している。複数のチップ搭載領域２０ａは並べて配置されている。つまり、半導体装置２は複数の半導体チップを並べて配置する平置きタイプの半導体装置である。複数のチップ搭載領域２０ａはそれぞれ四角形の平面形状をなし、本実施の形態では長方形である。チップ搭載領域２０ｂ、２０ｃはそれぞれの長辺が対向するように並べて配置されている。換言すれば、チップ搭載領域２０ｂの第１長辺とチップ搭載領域２０ｃの第２長辺が互いに対向するように配置されている。
また、図４に示すように、コア層２１の上面２１ａに形成された複数の配線２３ａおよび複数のダミー配線２３ｄは、それぞれ、チップ搭載領域２０ｂ、２０ｃの下層（平面視において重なる位置）に形成されている。言い換えれば、チップ搭載領域２０ｂ、２０ｃは、複数の配線２３ａおよび複数のダミー配線２３ｄ上に配置されている。複数の配線２３ａをチップ搭載領域２０ｂ、２０ｃの下層まで引き出して配置することにより、コア層２１の上面２１ａを配線２３ａの引き回しスペースとして有効に活用することができる。また、複数のダミー配線２３ｄをチップ搭載領域２０ｂ、２０ｃの下層に配置する理由は、接着材（ダイボンド材）１１にボイドが発生することを防止ないしは抑制するためであるが、後で、半導体装置２の製造方法を説明する際に詳細を説明する。また、コア層２１の上面２１ａに形成された配線２３ａおよびダミー配線２３ｄの平面視におけるレイアウト（配置パターン）についても半導体装置２の製造方法を説明する際に詳細に説明する。
また、各チップ搭載領域２０ａの周囲には、それぞれ溝部（窪み部、ダム部）２６ｂが形成されている。この溝部２６ｂは、絶縁膜２６の一部を取り除くことにより形成され、各チップ搭載領域２０ａの周囲を取り囲むように形成されている。本実施の形態では、溝部２６ｂを形成する領域では、絶縁膜２６が取り除かれ、配線２３ａの一部が溝部２６ｂにおいて露出している。
次に、配線基板２０上に搭載する半導体チップ１２について説明する。本実施の形態の２つの半導体チップ１２（ＶＤＲチップ１２ｂとＡＦＥチップ１２ａ）は、それぞれ表面（主面、上面）１２ｃ、表面１２ｃの反対側に位置する裏面（主面、下面）１２ｄ、およびこの表面１２ｃと裏面１２ｄとの間に位置する側面１２ｅを有している。
半導体チップ１２の平面形状（表面１２ｃ、裏面１２ｄの形状）は略四角形からなり、本実施の形態では、それぞれ長方形である。具体的には、例えば、ＡＦＥチップ１２ａは１．５８ｍｍ×３．２５ｍｍ、ＶＤＲチップ１２ｂは１．５８ｍｍ×３．５８ｍｍとなっている。本実施の形態では、２個の半導体チップを平面的に並べて配置している。詳しくは、図２に示すように、一方の半導体チップ１２の長辺が、他方の半導体チップ１２の長辺と対向する（並ぶ）ように、各半導体チップ１２を並べて配置している。このように平面的に複数の半導体チップ１２を並べて配置する場合、各半導体チップ１２を長方形とし、それぞれの長辺が互いに対向するように配置することで、半導体装置（半導体パッケージ）全体の平面寸法の増大を抑制し、小型化することができる。なお、本実施の形態では、上記の通り配線基板２０の平面形状を正方形としたが、配線基板２０の平面形状が長方形の場合であっても同様である。配線基板２０を長方形とする場合であっても、配線基板２０の平面形状における長辺と短辺の比（短辺の長さ／長辺の長さ）を半導体チップ１２における長辺と短辺の比（短辺の長さ／長辺の長さ）よりも大きくすることで、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。また、本実施の形態の２つの半導体チップ１２の厚さは、半導体装置を薄型化する観点から同じ厚さで薄くしてあり、例えばそれぞれ０．１５ｍｍ厚となっている。
半導体チップ１２の表面１２ｃ上には、それぞれ複数のパッド（電極パッド）３１が形成されている。複数のパッド３１は、半導体チップ１２の各辺に沿って、かつ表面１２ｃ上の周縁部側に並べて配置されている。また、半導体チップ１２の表面１２ｃ側には、それぞれダイオードやトランジスタなどの複数の半導体素子（回路素子）が形成され、半導体素子上に形成された図示しない配線（配線層）を介して複数のパッド３１とそれぞれ電気的に接続されている。このように半導体チップは、表面１２ｃ側に形成された半導体素子とこれらを電気的に接続する配線により、上記したようなドライバ回路などの回路をそれぞれ構成している。
なお、半導体チップ１２の基材（半導体基板）は、例えばシリコン（Ｓｉ）からなる。また、表面１２ｃ上には絶縁膜が形成されており、複数のパッド３１のそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。
また、このパッド３１は金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッド３１の表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造である。
また、複数の半導体チップ１２は複数のワイヤ１３を介してそれぞれ配線基板２０と電気的に接続（チップ−配線基板間接続）されている。詳しくは、ワイヤ１３ａの一方の端部は、半導体チップ１２のパッド３１ａに接続され、他方は、配線基板２０の端子２２に接続されている。また、本実施の形態では、複数の半導体チップ１２がワイヤ１３ｂを介して直接電気的に接続されている。詳しくは、ワイヤ１３ｂの一方の端部は、一方の半導体チップ１２（例えば本実施の形態ではＡＦＥチップ１２ａ）のパッド３１ｂに接続され、ワイヤ１３ｂの他方は、他方の半導体チップ１２（例えば本実施の形態ではＶＤＲチップ１２ｂ）のパッド３１ｂに接続されている。また、半導体チップ１２同士を接続（チップ−チップ間接続）するワイヤ１３ｂに接続されるパッド３１ｂは、四角形の半導体チップ１２の４辺のうち、互いに対向し、かつ互いに隣り合う辺（本実施の形態では長辺）に沿って配置されている。これにより、ワイヤ１３ｂの長さ（すなわち伝送距離）を短くすることができる。
また、本実施の形態では、ＡＦＥチップ１２ａとＶＤＲチップ１２ｂの間には端子２２を形成せず、端子２２は、これら半導体チップ１２の周囲を取り囲むように配置している。このため、並べて配置される半導体チップ１２間の距離を近づけることができるので、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。ただし、端子２２の配置レイアウトは、図２に示す態様に限定されず、例えば、ＡＦＥチップ１２ａとＶＤＲチップ１２ｂの間に配置することもできる。
図２に示すように２つの半導体チップ１２は、それぞれ外部端子となるパッド３１の数が異なる。詳しくは、ＡＦＥチップ１２ａが有するパッド３１の数は、ＶＤＲチップ１２ｂが有するパッド３１の数よりも多い。これは、ＡＦＥチップ１２ａとＶＤＲチップ１２ｂは、異なる回路が形成された別の種類の半導体チップ１２であり、必要な外部端子の数も異なるためである。このため、ＡＦＥチップ１２ａが有する４辺のうち、ＶＤＲチップ１２ｂの長辺と対向する辺側に配置されるパッド３１の一部は、ワイヤ１３を介して端子２２と電気的に接続されている。
複数の半導体チップ１２は、半導体チップ１２の裏面１２ｄが配線基板２０のコア層２１の上面２１ａと対向した状態で接着材１１を介して配線基板２０のチップ搭載領域２０ａ上にそれぞれ接着固定されている。接着材１１は例えばエポキシ系の熱硬化性樹脂からなり、半導体チップ１２の裏面１２ｄ全体を覆い、さらにその外側に位置する溝部２６ｂのエッジ部まで延在している。
また、配線基板２０の上面２１ａ側には封止体１４が形成され、複数の半導体チップ１２および複数のワイヤ１３は封止体１４により封止（樹脂封止）されている。
＜半導体装置の製造工程＞
次に、本実施の形態における半導体装置２の製造工程について、説明する。本実施の形態における半導体装置２は、図５に示す組立てフローに沿って製造される。図５は図１〜図３に示す半導体装置の組み立てフローを示す説明図である。各工程の詳細については、図６〜図２４を用いて、以下に説明する。
１．基材（配線基板）準備工程；
まず、図５に示す基材準備工程Ｓ１として、図６に示すような配線基板４０を準備する。図６は図５に示す基材準備工程で準備する配線基板の全体構造を示す平面図、図７は図６のＢ部を拡大した拡大平面図である。また、図８は、図７に示す一つのデバイス領域について、上面側の絶縁膜（ソルダレジスト膜）を取り除きコア層の上面側に形成された配線パターン例を示す拡大平面図である。
本実施の形態で使用する配線基板４０は、図６に示すように、枠体（枠部）４０ｂの内側に複数のデバイス領域４０ａを備えている。配線基板４０は、複数のデバイス領域４０ａを有する、所謂、多数個取り基板である。
また、各デバイス領域４０ａは、図７に示すように、ＡＦＥチップ１２ａ（図２参照）を搭載するチップ搭載領域２０ｂと、ＶＤＲチップ１２ｂ（図２参照）を搭載するチップ搭載領域２０ｃからなる複数のチップ搭載領域２０ａと、チップ搭載領域２０ａの周囲に並べて配置される複数の端子（ボンディングリード）２２を有している。すなわち、チップ搭載領域２０ａは、平面視において、複数の端子２２で囲まれている。チップ搭載領域２０ｂ、２０ｃの平面形状は、搭載する半導体チップ１２（図２参照）の平面形状に対応してそれぞれ四角形をなし、本実施の形態では長方形となっている。また、チップ搭載領域２０ｂ、２０ｃがそれぞれ有する４辺のうち、それぞれの長辺を互いに対向させた状態で配置されている。換言すれば、チップ搭載領域２０ｂの第１長辺とチップ搭載領域２０ｃの第２長辺が互いに対向するように配置されている。また、平面視において、チップ搭載領域２０ｂ、２０ｃの間には端子２２は形成されていない。このため、チップ搭載領域２０ｂ、２０ｃの間隔を近づけて配置することができるので、デバイス領域４０ａの平面寸法、すなわち、図２に示す半導体装置２の平面寸法を小型化することができる。
また、図８に示すように、複数の端子２２は、それぞれ配線２３ａと電気的に接続されている。具体的には、複数の端子２２の内側（チップ搭載領域２０ａ側）の端部には、複数の配線２３ａがそれぞれ接続され、配線２３ａは、端子２２からチップ搭載領域２０ａに向かって延在している。また、端子２２の外側（デバイス領域４０ａの外縁側）の端部には、給電線２３ｅが接続され、給電線２３ｅは端子２２からデバイス領域４０ａの外側に向かって延在している。この複数の給電線２３ｅは、コア層２１の上面に、配線２３ａ、ダミー配線２３ｄ、および端子２２を電解めっき法により形成する際に電気を供給する給電線である。本実施の形態では、配線２３ａ、ダミー配線２３ｄおよび端子２２は、この給電線を用いた電解めっき法により形成されるめっき層となっている。このように複数の配線２３ａをチップ搭載領域２０ａ内まで引き出して、コア層２１の上面２１ａのスペースを有効に活用することにより、端子数が増加した場合であっても、平面寸法の増大を防止ないしは抑制しつつ、効率的に配線２３ａを引き回すことができる。なお、図８に示すダミー配線２３ｄは、給電線２３ｅとは接続されていないが、例えば、以下の方法により形成される。すなわち、一例として、コア層２１の上面２１ａ全体に、下地導体層（例えば、銅膜：図示は省略）、下地導体層上のめっきマスク（図示は省略）を積層した状態で電解めっき法により、図１に示す配線２３ａ、ダミー配線２３ｄおよび端子２２のパターンでめっき層を形成し、その後、下地導体層を取り除くことにより形成される。複数のダミー配線２３ｄの配置レイアウトおよび形状については、後述するダイボンディング工程で詳細に説明する。
また、図７に示すように、コア層２１の上面２１ａは絶縁膜２６に覆われている。絶縁膜２６には、開口部が形成され、該開口部において、複数の端子２２が露出している。また、図７に示すように端子２２とチップ搭載領域２０ａの間およびチップ搭載領域２０ｂ、２０ｃの間には、後のダイボンディング工程においてチップ搭載領域２０ａに供給される接着材ペーストが、供給された部分から周囲に向かって必要以上に濡れ広がるのを抑制するためのダムとなる溝部２６ｂがチップ搭載領域２０ｂ、２０ｃの周囲を取り囲むように形成されている。また、本実施の形態では、チップ搭載領域２０ｂ、２０ｃに対して、それぞれ独立して溝部２６ｂを形成するのではなく、チップ搭載領域２０ａの間には１本の溝部２６ｂを形成している。換言すれば、溝部２６ｂは一体に形成され、チップ搭載領域２０ｂ、２０ｃの間では、ダム部としての溝部２６ｂをチップ搭載領域２０ｂ、２０ｃが兼用している。このように１本の溝部２６ｂをチップ搭載領域２０ｂ、２０ｃの間に形成することにより、チップ搭載領域２０ｂ、２０ｃの間隔を狭くすることができるので、デバイス領域４０ａの平面寸法、すなわち、図２に示す半導体装置２の平面寸法を小型化することができる。この溝部２６ｂにおいて、配線２３ａの一部が絶縁膜２６から露出している。
２．半導体チップ準備工程；
図５に示す半導体チップ準備工程Ｓ２として、図２に示す複数の半導体チップ１２を準備する。本工程では、複数のチップ領域を有し、例えば、シリコンからなる半導体ウエハ（図示は省略）を準備する。その後、半導体ウエハのダイシングラインに沿って、ダイシングブレードを走らせて（図示は省略）半導体ウエハを分割し、図２に示す半導体チップ１２を複数個取得する（ウエハダイシング工程）。具体的には、複数のチップ領域に、図２に示すＡＦＥチップ１２ａが有する回路等がそれぞれ形成された半導体ウエハと、複数のチップ領域に、図２に示すＶＤＲチップ１２ｂが有する回路等がそれぞれ形成された半導体ウエハを準備する。そして各半導体ウエハをそれぞれ個片化して、複数のＡＦＥチップ１２ａおよび複数のＶＤＲチップ１２ｂを取得する。本実施の形態では、例えば、このウエハダイシング工程において、幅の異なる複数種類（例えば２種類）のダイシングブレードを用いて複数回（例えば２回）のステップで半導体ウエハを切断する（ステップダイシング方式）。具体的には、まず、第１の幅を有するダイシングブレードにより半導体ウエハの途中まで切削する（第１のステップ）。その後、第１の幅よりも狭い第２の幅を有するダイシングブレードを用いて第１のステップで残った残部を切削して、複数の半導体チップ１２に分割する。このようなステップダイシング方式を用いると、図３に示すように、半導体チップ１２の表面１２ｃ側の周縁部は面取り加工が施される。本実施の形態では、面取り加工の形状は図３に示すように階段状に面取りされた形状となる。換言すれば、半導体チップ１２の表面１２ｃ側の周縁部に、段差部が形成される。
３．ダイボンディング工程；
次に、図５に示すダイボンディング工程Ｓ３について説明する。図９は図５に示すダイボンディング工程の第１の接着材配置工程を示す拡大平面図、図１０は図９のＣ−Ｃ線に沿った拡大断面図、図１１は、図９のＤ−Ｄ線に沿った拡大断面図である。
まず、第１の接着材配置工程として、図９および図１０に示すように、接着材ペースト（ペースト状のダイボンド材）１１ａを配置する。接着材ペースト１１ａは、例えば熱硬化性樹脂を含むペースト状の接着材であって、これを硬化（熱硬化）させる前には流動性を有している。また、本実施の形態で使用する接着材は、流動性は有するが、ある程度の粘度（例えば、２０℃で、２０〜１５０Ｐａ・ｓ）を有しており、例えば、一般に液状と呼ばれる水（Ｈ２Ｏ）の粘度（２０℃で、１×１０−３Ｐａ・ｓ）よりも高いものである。本工程では、各デバイス領域４０ａが有するチップ搭載領域２０ｂ、２０ｃのうちの一方に、接着材ペースト１１ａを塗布して配置する。複数のチップ搭載領域２０ａのうち接着材ペースト１１ａを配置する順序は限定されないが、本実施の形態では、ＶＤＲチップ１２ｂ（図２参照）を搭載するチップ搭載領域２０ｃ上に配置する。
具体的には、図１０および図１１に示すように、配線基板４０の上面２１ａを覆う絶縁膜２６上にノズル４５を介して接着材ペースト１１ａを塗布する。本実施の形態では、吐出口４５ａが複数に分岐したノズル４５を用いてチップ搭載領域２０ａ（接着材配置領域１１ｂ）の複数箇所に、接着材ペースト１１ａを塗布している。例えば、図１１に示すように本実施の形態では、０．２ｍｍφの円形形状を成す吐出口４５ａが６個に分岐されたノズル４５を用いている。また、各吐出口４５ａの配置ピッチ（中心間距離）は例えば、０．５５ｍｍとなっており、図９に示すチップ搭載領域２０ａの有する四辺のうち、互いに対向する２つの短辺のそれぞれの中央を結ぶ中央線（仮想線）に沿って略等間隔で配置されている。このとき、複数の接着材ペースト１１ａのそれぞれは、中央線（仮想線）を跨ぐように、チップ搭載領域２０ａの内側（後の工程で搭載される半導体チップと重なる領域の内側）に配置される。なお、接着材ペースト１１ａをチップ搭載領域２０ａ上の複数箇所に配置する方法（多点塗布方式）の変形例（詳細は後述する変形例１参照）として、例えば吐出口４５ａが分岐されていないノズルを走査して、接着材ペースト１１ａを帯状に塗布する方法（帯状塗布方式）を用いることもできる。ただし、図９に示すように複数箇所に塗布する方法の方が、短時間で接着材ペースト１１ａを塗布できる点で好ましい。つまり、製造効率を向上させる観点からは、図９に示すような多点塗布方式が好ましい。
ここで、本実施の形態のように薄い（例えば０．１５ｍｍ）半導体チップ１２（図２参照）を配線基板４０に搭載する際、接着材ペースト１１ａの使用量が多いと、半導体チップ１２の周囲からはみ出た接着材ペースト１１ａの一部が半導体チップ１２の表面１２ｃ（図２参照）に這い上がる。このような接着材ペースト１１ａの這い上がりを抑制するため、接着材ペースト１１ａの配置量（塗布量）を少なくすることが好ましく、例えば、本実施の形態では、一つのチップ搭載領域２０ａに配置する接着材ペースト１１ａの総量（総配置量）を０．１ｍｇ程度としている。つまり、図１１に示すようにノズル４５の吐出口４５ａを６個に分岐した場合、各吐出口４５ａから塗布される接着材ペースト１１ａは、それぞれ約０．０１７ｍｇとなる。また、後の半導体チップを搭載する工程において、半導体チップを配線基板に搭載する際に生じる荷重により、接着材ペースト１１ａが、この接着材ペースト１１ａが配置された部分の周囲に押し広げられる。そのため、接着材ペースト１１ａの這い上がりを抑制するために、本実施の形態では、チップ搭載領域２０ａのほぼ全体が覆われるように接着材ペースト１１ａを塗布するのではなく、図９に示すように、搭載される半導体チップの周縁部（外延部）から内側に向かって離間した領域（接着材塗布領域１１ｂ）に、接着材ペースト１１ａを塗布（配置）している。
図３に示すように、半導体チップ１２と配線基板２０にしっかりと固着させるためにはチップ搭載領域２０ａ全体に接着材ペースト１１ａを広げることが好ましい。そこで、本実施の形態のように、接着材ペースト１１ａの配置量を少なくする場合には、以下の配置方法が特に有効である。すなわち、図９に示すように接着材ペースト１１ａを、チップ搭載領域２０ａの有する四辺のうち、対向する短辺それぞれの中央を結ぶ中央線上に配置され、かつ、中央線に沿って延びる接着材配置領域１１ｂに接着材ペースト１１ａを配置する（前記多点塗布方式、帯状塗布方式の区別は問わない）。換言すれば、本工程では、接着材ペースト１１ａをチップ搭載領域２０ａの一方の短辺側からこれに対向する他方の短辺側に向かって配置する方法が有効である。このように配置した接着材配置領域１１ｂはチップ搭載領域２０ａの長辺に沿って延びる帯状の平面形状を成す。そして、接着材配置領域１１ｂの周囲のチップ搭載領域２０ａに接着材ペースト１１ａを広げる工程において、接着材ペースト１１ａを主にチップ搭載領域２０ａの長辺に向かって広げることとなり、接着材ペースト１１ａの移動距離（接着材配置領域１１ｂからチップ搭載領域２０ａの周縁部までの距離）を短くすることができる。このため、チップ搭載領域２０ａ内に、接着材ペースト１１ａで覆われていない領域（ボイドの原因となる領域）が発生することを抑制できる。
なお、半導体チップを配線基板などの基材上に接着固定する接着材としては、本実施の形態のような接着材ペーストの他、フィルム状に形成された接着テープを予め半導体チップの裏面に貼り付けておくタイプの接着材も考えられる。このように予め半導体チップの裏面に貼り付けておくフィルム状に形成された接着テープは、ＤＡＦ（Die Attach Film）と呼ばれる。
しかし、本実施の形態では以下の理由から、流動性を有する接着材ペースト１１ａを用いている。配線基板４０の上面２１ａを覆う絶縁膜２６は、上面２１ａ上に形成される配線２３ａなどを構成する金属材料よりも柔らかい樹脂材料からなる。したがって、絶縁膜２６の表面（上面）の平坦度は、コア層２１の平坦度よりも低く、上面２１ａ上に形成された配線２３ａ等の導体パターンに倣った凹凸を有している（例えば、図１１参照）。また、本実施の形態では、配線経路の引き回しスペースを確保するため、前記したようにチップ搭載領域２０ａ内まで配線２３ａが延在している。つまり、チップ搭載領域２０ａ内の絶縁膜２６の表面（上面）は、配線２３ａなどに倣った凹凸を有している。このように、チップ搭載領域２０ａ内の絶縁膜２６の表面に凹凸がある状態で、ＤＡＦなどの接着テープを介して半導体チップを接着固定する場合、接着テープと絶縁膜２６の間に隙間が生じる場合がある。一方、本実施の形態のように流動性のある接着材ペースト１１ａを用いれば、絶縁膜２６の表面の凹凸に倣って接着材ペースト１１ａを埋め込むことができるため、半導体チップの裏面と絶縁膜２６の密着性を向上させることができる。
次に、第１の半導体チップ搭載工程として、図１２に示すように半導体チップ１２を配線基板４０のチップ搭載領域２０ａに搭載する。本実施の形態では、前記した第１の接着材配置工程で、先に接着材ペースト１１ａを塗布したチップ搭載領域２０ｃ上にＶＤＲチップ１２ｂを搭載する。半導体チップ１２は、半導体チップ１２の裏面１２ｄがチップ搭載領域２０ａの上面２１ａと対向するように、チップ搭載領域２０ａに搭載される（フェイスアップ実装）。図１２は図１０に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図、図１３は図１２に示すＥ部において、接着材ペーストが広がる様子を模式的に示す説明図である。また、図１４は、図９に示すチップ搭載領域における、接着材ペーストの平面的な広がり方向を模式的に示す説明図である。
本工程では、まず、前記した半導体チップ準備工程で準備した半導体チップ１２を、図１２に示す保持治具６０を用いて、チップ搭載領域２０ａ上に搬送する。続いて半導体チップ１２の裏面１２ｄを配線基板４０の上面２１ａに向かって近づけて搭載する。具体的には、例えば、図１２および図１３に示す保持治具６０により、半導体チップ１２の主面１２ｃ側から押圧し、半導体チップ１２を配線基板４０の上面２１ａに向かって押しつける（荷重（ダイボンド荷重）を加える）。この場合、保持治具６０は押圧治具として機能することとなる。この時、接着材ペースト１１ａは前記したように流動性を有しているので、半導体チップ１２を配線基板４０に向かって押しつける（接着材ペースト１１ａに対して荷重（ダイボンド荷重）を加える）と、接着材ペースト１１ａはチップ搭載領域２０ａ上において接着材配置領域１１ｂ（図１３、図１４参照）の周囲に平面的に広がる（濡れ広がる）。換言すれば、半導体チップ１２を配線基板４０に向かって押しつけると、接着材ペースト１１ａは、図１４に示すように本工程において搭載される半導体チップ１２と重なる領域（半導体チップ１２の周縁部から内側に向かって離間した領域）から、半導体チップ１２の外側まで広がる。
さらに詳しく説明すると、図１３および図１４に矢印を付して示すように接着材ペースト１１ａはチップ搭載領域２０ａの絶縁膜２６の表面に形成された凹凸の隙間に埋め込まれながら、接着材配置領域１１ｂの周囲に広がり、半導体チップ１２の裏面１２ｄの外縁部よりも外側まで広がる。また、図１４に示すように、接着材ペースト１１ａは、チップ搭載領域２０ａの短辺の中央を結ぶ中央線上に設けられた接着材配置領域１１ｂから、主としてチップ搭載領域２０ａの２つの長辺に向かって広がる。また、チップ搭載領域２０ａの２つの短辺それぞれの近傍では、接着材ペースト１１ａの一部は、接着材配置領域１１ｂからチップ搭載領域２０ａの短辺に向かって広がる。なお、本実施の形態のように、接着材ペースト１１ａを多点塗布方式で配置する場合、図１４に示すように、接着材配置領域１１ｂ内において、接着材ペースト１１ａの一部が、隣に配置される接着材ペースト１１ａに向かって広がる。しかし、隣り合って配置された接着材ペースト１１ａが混ざり合い、一体化した後は、図１４に示すようにチップ搭載領域２０ａの２つの長辺に向かって広がる。
このように、接着材ペースト１１ａを半導体チップ１２の裏面１２ｄの外縁部よりも外側まで濡れ広がらせることにより、半導体チップ１２の裏面１２ｄのほぼ全体（例えば、裏面１２ｄにおける９０％以上）を接着材ペースト１１ａで覆うことができるので、半導体チップ１２と配線基板４０（詳細には絶縁膜２６）をしっかりと固定する事ができる。なお、確実に半導体チップ１２を配線基板４０に固定することを考慮した場合は、半導体チップ１２の裏面１２ｄの全体を接着材ペースト１１ａで完全に覆うことが好ましい。
ここで、半導体チップ１２と、絶縁膜２６の間にボイド（隙間）が発生することを抑制するためには、チップ搭載領域２０ａに接着材ペースト１１ａを広げる時に生じる隙間を低減する技術が必要である。つまり、半導体チップ１２とチップ搭載領域２０ａの間に存在する気体をチップ搭載領域２０ａの外側に効率的に排出する必要がある。このように接着材ペースト１１ａを広げる時に生じる隙間を低減する観点から、図８に示すような本実施の形態のダミー配線２３ｄの形状およびレイアウトが有効である。以下、その理由について、本願発明者が検討した比較例を参照しながら説明する。
＜比較例の検討＞
図３２は、図８に示す配線基板に対する第１の比較例である配線基板の上面側の配線パターンを示す拡大平面図、図３３は、図８に示す配線基板に対する第２の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。
まず、本願発明者は、図３２に示す比較例の配線基板９０のように、図８に示すダミー配線２３ｄを形成しない点で相違する配線基板９０上に前記した第１の接着材配置工程を施した後、図１２に示すように、半導体チップ１２を配線基板９０（図３２参照）に向かって押し付けた。ところが、この場合、複数の配線２３ａの間のピッチが広い領域において、半導体チップ１２と配線基板９０の間にボイドが発生することが判った。
本願発明者は、上記したボイドの発生原因は、チップ搭載領域２０ａ内の絶縁膜２６（図１２参照）の表面の平坦度が低いためであると考え、平坦度を向上させる目的で、図３３に示すように、平面形状が正方形のドットパターンからなる多数のダミーパターン２３ｆを、複数の配線２３ａの間に配置した配線基板９１について検討した。ダミーパターン２３ｆは、図８に示すダミー配線２３ｄと同様な方法で形成した。配線基板９１についても、図３２に示す配線基板９０の場合と同様な方法で、図１２に示すように、半導体チップ１２を配線基板９１（図３３参照）に向かって押し付けた。ところが、この場合でも、ドットパターンからなるダミーパターン２３ｆの周辺に、ボイドが発生することが判った。本願発明者の検討によれば、ダミーパターン２３ｆでは、チップ搭載領域２０ａと半導体チップ１２（図１２参照）の間に存在する気体（例えば空気）の排出方向がランダムな方向となり、気体を十分に排出することができなかったためと考えられる。
＜本実施の形態のダミー配線の形状およびレイアウトの説明＞
上記結果から、接着材ペースト１１ａ（図１４参照）の配置量を少なくした場合には、単にダミーパターンを形成して絶縁膜２６（図１４参照）の表面の平坦度を向上させても、ボイドの発生を十分に抑制できないことが判った。そこで、本願発明者は、更に検討を行い、図８に示すように、複数のダミー配線２３ａのそれぞれを接着材ペースト１１ａ（図１４参照）が主に広がる方向に沿って延在させることで、ボイドの発生をほぼ確実に抑制できることを見出した。
本実施の形態のようにダミー配線２３ａを線形に形成すると、ダミー配線２３ａを覆う絶縁膜２６の表面にはダミー配線２３ａの平面形状に倣った凹凸が形成される（例えば、図１３参照）。そして、図９に示す接着材ペースト１１ａを接着材配置領域１１ｂの周囲に広げる際に、半導体チップ１２（図１２参照）と絶縁膜２６の間に存在する気体（例えば空気）は絶縁膜２６の表面の凹凸に沿って移動し易くなる。このため、複数のダミー配線２３ａのそれぞれを接着材ペースト１１ａが広がる方向に沿って延在させることで、チップ搭載領域２０ａ上の一部で、気体が滞留することを抑制することができる。言い換えれば、絶縁膜２６と半導体チップ１２の間に存在する気体（空気）を誘導し、チップ搭載領域２０ａの外側に押し出すことができる。これにより、チップ搭載領域２０ａ全体に接着材ペースト１１ａを濡れ広げることができる。
ここで、接着材ペースト１１ａが広がる方向とは、図１４に示す接着材配置領域１１ｂの周囲に向かう方向である。本実施の形態では、長方形のチップ搭載領域２０ａの有する四辺のうち、対向する短辺の中央を結ぶ中央線上に接着材配置領域１１ｂを設けているので、接着材ペースト１１ａが広がる方向は、主として接着材配置領域１１ｂからチップ搭載領域２０ａの各長辺に向かう方向となる。このため、本実施の形態では、複数のダミー配線２３ｄのそれぞれは、チップ搭載領域２０ａの短辺に沿って延在している。また、本実施の形態のように長方形の平面形状から成るチップ搭載領域２０ａの場合、半導体チップ１２と絶縁膜２６の間に存在する気体を長辺に向かって押し出すことで、移動距離が短くなる。すなわち、気体を押し出し易くなる。したがって、複数のダミー配線２３ｄのそれぞれを、チップ搭載領域２０ａの短辺に沿って延在させることで、気体を押し出し易くすることができる。つまり、気体の滞留によるボイドの発生を抑制することができる。
なお、帯状に延在する接着材配置領域１１ｂの両端部付近では、接着材ペースト１１ａは、接着材配置領域１１ｂからチップ搭載領域２０ａの各短辺に向かって広がる。例えば、図８に示すチップ搭載領域２０ａの短辺付近では、短辺に向かって延在させる方が、チップ搭載領域の外縁までの距離が短くなる。このような場合、短辺付近にダミー配線２３ｄを形成する場合には、図８に示すように複数のダミー配線２３ｄのうちの、短辺付近の一部は、チップ搭載領域２０ａの長辺に沿って延在させても良い。ただし、接着材配置領域１１ｂからチップ搭載領域２０ａの各短辺に向かって広がる接着材ペースト１１ａの量は、各長辺に向かって広がる接着材ペースト１１ａの量と比較して僅かである。また、帯状に延在する接着材配置領域１１ｂの端部から短辺までの距離は、非常に短い。したがって、図８の変形例として、全てのダミー配線２３ｄをチップ搭載領域２０ａの短辺に沿って延在させる構成とすることもできる。
また、接着材ペースト１１ａを広げる工程（半導体チップ搭載工程）において、気体の移動距離を短くする観点から、複数のダミー配線２３ｄのそれぞれは、屈曲部を有さず、略直線的に延在させることが好ましい。ダミー配線２３ｄを屈曲させると、チップ搭載領域２０ａ上の気体の移動距離が長くなるため、ボイドが発生する可能性が上昇する。したがって、ボイドの発生を低減する観点から、複数のダミー配線２３ｄのそれぞれが屈曲していない方が好ましい。ただし、配線２３ａのレイアウトの制約から、複数のダミー配線２３ｄのうちの一部に屈曲部を有するダミー配線２３ｄが含めなければ、配線２３ａ間の隙間が広くなってしまう場合も考えられる。この場合には、図８に示すように、屈曲部を有するダミー配線２３ｄが含まれる構成とすることもできる。
また、複数のダミー配線２３ｄは、チップ搭載領域２０ａ内において、複数の配線２３ａ間の距離が広い領域に配置される。配線間の隙間が大きい領域でボイドが発生し易いからである。言い換えれば、ダミー配線２３ｄを配置するダミー配線配置領域と、ダミー配線２３ｄを配置しないダミー配線非配置領域の双方で、隣り合う配線２３ａ間の距離を比較すると、ダミー配線配置領域の配線２３ａ間の距離は、ダミー配線非配置領域の配線２３ａ間の距離よりも広くなっている。本実施の形態では、例えば複数の配線２３ａのそれぞれの設計上の線幅をＬ、隣り合う配線２３ａ間の設計上の間隔をＳとすると、配線レイアウト上、３×Ｓ以上の隙間が生じる領域について、隣り合う配線２３ａ間に、一つまたは複数のダミー配線２３ｄを配置している。なお、ダミー配線非配置領域では配線２３ａ間の距離が狭く、各配線２３ａは、端子２２に向かって延在しており、チップ搭載領域２０ａ内外に亘って形成されているため、ボイドは発生し難い。
また、チップ搭載領域２０ａ上の気体を効果的に誘導する観点から、複数のダミー配線２３ｄのそれぞれは、連続して形成されていることが好ましい。言い換えれば、ダミー配線２３ｄの延在方向の延長線上には別のダミー配線２３ｄは隣り合って配置されていないことが好ましい。さらに言い換えれば、複数のダミー配線２３ｄのそれぞれは、隣り合う配線２３ａ間において、分断されていないことが好ましい。ただし、図８に示すように、ダミー配線配置領域の隙間が広い場合には、延在方向が揃った複数のダミー配線２３ｄを略平行に並べて配置することができる。
また、チップ搭載領域２０ａ上の気体を効果的に誘導する観点から、複数のダミー配線２３ｄそれぞれの厚さは、複数の配線２３ａそれぞれの厚さと同じ厚さであることが好ましい。本実施の形態では、前記したように配線２３ａとダミー配線２３ｄを、それぞれ電解めっき法により一括して形成するので、容易に同じ厚さとすることができる。また、本実施の形態では、複数のダミー配線２３ａそれぞれの線幅は、複数の配線２３ａそれぞれの線幅（詳しくは、配線２３ａの線形部の線幅）と同じになっている。また、変形例としては、複数のダミー配線２３ａそれぞれの線幅は、複数の配線２３ａそれぞれの線幅（詳しくは、配線２３ａの線形部の線幅）よりも狭くすることもできる。
また、図８では、複数のダミー配線２３ｄは、平面視において、チップ搭載領域２０ａ内に配置され、チップ搭載領域２０ａの外側までは延在していない。本願発明者の実験によれば、図８のようにチップ搭載領域２０ａの外側までダミー配線２３ｄを延在させなくても、ボイドの発生を抑制することができる。ただし、接着材配置領域１１ｂ（図９参照）からの距離が遠い領域において、ボイドの発生を抑制する観点からは、チップ搭載領域２０ａの外縁近傍まで延在させることが好ましい。また、チップ搭載領域２０ａの外側までダミー配線２３ｄを延在させる構成としても良い。
また、接着材ペースト１１ａを隙間なく広げるという観点からは、ダミー配線２３ｄが、配線２３ａと接続されていても良い。しかし、配線２３ａを流れる電流の電気的特性の低下を防止する観点からは、ダミー配線２３ｄと配線２３ａは分離していることが好ましく、このため、本実施の形態では、複数のダミー配線２３ｄと複数の配線２３ａを、それぞれ離間して形成している。
以上説明したように、本実施の形態では、図８に示すように複数のダミー配線２３ｄをチップ搭載領域２０ａ内に形成することで、接着材ペースト１１ａの配置量を少なくしても、図１２に示すように、接着材ペースト１１ａを隙間なく広げることができる。なお、図１２では見易さのため接着材ペースト１１ａの厚さを厚く記載しているが、接着材ペースト１１ａ例えば約１０μｍ程度と半導体チップ１２（１５０μｍ）と比較しても極めて薄くなっている。このため、半導体チップ１２を搭載するために必要な接着材ペースト１１ａの使用量を低減することができるので、資源を節約することができる。
また、本実施の形態では、チップ搭載領域２０ａの周囲に溝部２６ｂを形成しているので、接着材ペースト１１ａの一部が端子２２まで広がることを防止することができる。ただし、本実施の形態のように、接着材ペースト１１ａを薄く広げる場合には、接着材ペースト１１ａは広範囲に広がり難いため、本実施の形態の変形例として、溝部２６ｂが形成されない態様とすることもできる。
次に、第２の接着材配置工程として、図１５および図１６に示すように、既に半導体チップ１２が搭載されたチップ搭載領域２０ａとは別のチップ搭載領域２０ａに接着材ペースト１１ａを配置する。本実施の形態では、ＡＦＥチップ１２ａ（図２参照）を搭載するチップ搭載領域２０ｂ上に配置する。図１５は図５に示すダイボンディング工程の第２の接着材配置工程を示す拡大平面図、図１６は図１５のＣ−Ｃ線に沿った拡大断面図である。
本工程で用いる接着材ペースト１１ａを構成する材料および接着材ペースト１１ａを配置（塗布）する位置や形状は前記した第１の接着材配置工程と同様であるため、重複する説明は省略する。
次に、第２の半導体チップ搭載工程として、図１７に示すように半導体チップ１２を配線基板４０のチップ搭載領域２０ａに搭載する。本実施の形態では、ＡＦＥチップ１２ａをチップ搭載領域２０ｂ上に搭載する。半導体チップ１２は、半導体チップ１２の裏面１２ｄがチップ搭載領域の上面２１ａと対向するように、チップ搭載領域２０ａに搭載される（フェイスアップ実装）。図１７は図１６に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。
本工程は、前記した第１の半導体チップ搭載工程と同様の手順でＡＦＥチップ１２ａを搭載するので、重複する説明は省略する。なお、チップ搭載領域２０ｂにＡＦＥチップ１２ａを搭載する際には、隣のチップ搭載領域２０ｃには既にＶＤＲチップ１２ｂが搭載されている。近年、半導体チップの厚さは薄くなる傾向にあり、本実施の形態の半導体チップ１２のように、０．１５ｍｍ厚、あるいはこれよりもさらに薄い厚さとなる場合がある。このため、接着材ペースト１１ａの配置量が多い場合、ＡＦＥチップ１２ａの下に配置された接着材ペースト１１ａが、ＶＤＲチップ１２ｂの搭載されたチップ搭載領域２０ｃまで濡れ広がる懸念がある。そして、接着材ペースト１１ａの一部がＶＤＲチップ１２ｂの表面１２ｃ側に這い上がり、ＶＤＲチップ１２ｂのパッド３１の一部または全部が接着材ペースト１１ａに覆われてしまう虞がある。しかし、本実施の形態では、前記第２の接着材配置工程で、接着材ペースト１１ａの配置量を少なく抑えている。例えば、一つのチップ搭載領域２０ｂに配置する接着材ペースト１１ａの総量（総配置量）は、０．１ｍｇ程度であり、チップ搭載領域２０ｂに広がった接着材ペースト１１ａの厚さは、約１０μｍ程度となっている。このため、ＡＦＥチップ１２ａの下に配置された接着材ペースト１１ａが、ＶＤＲチップ１２ｂの搭載されたチップ搭載領域２０ｃまで濡れ広がることを抑制することができる。さらに、本実施の形態では、チップ搭載領域２０ｂ、２０ｃの間に溝部２６ｂを形成しているので、これを確実に防止することができる。また、本実施の形態では、図８に示すようにチップ搭載領域２０ｃと同様に、チップ搭載領域２０ｂの下層にも複数のダミー配線２３ｄを配置している。このため、接着材ペースト１１ａの配置量を少なくしても、チップ搭載領域２０ｂ全体に接着材ペースト１１ａを隙間なく広げることができる。これによりボイドの発生を防止ないしは抑制することができる。ダミー配線２３ｄの好ましい形状および好ましいレイアウトは、チップ搭載領域２０ｃについて説明した通りであるので、重複する説明は省略する。
次に、ベーク工程として、複数の半導体チップ１２が搭載された配線基板４０を加熱して、接着材ペースト１１ａを硬化させる。ベーク工程では、例えば半導体チップ１２が搭載された配線基板をベーク炉に搬送し、接着材ペースト１１ａの硬化温度以上の温度で硬化させる。接着材ペースト１１ａの熱硬化性樹脂成分が硬化すると、図３に示す接着材１１が形成され、半導体チップ１２は絶縁膜２６上にしっかりと固定される。
なお、本実施の形態では、複数のチップ搭載領域２０ｃに複数のＶＤＲチップ１２ｂを搭載した後で、第２の接着材配置工程を行っている。この理由は、搭載する半導体チップ１２の種類を切り替える間にチップ搭載領域２０ａ上に配置された接着材ペースト１１ａに不具合が生じることを防止するためである。ただし、複数種類の半導体チップを並行して搭載することが可能な、ダイボンディング装置を用いる場合には、本実施の形態で説明した工程順序を変更することもできる。例えば、第１および第２の接着材配置工程を行った後で、第１および第２の半導体チップ搭載工程を行うことができる。この場合、複数種類の半導体チップ１２を搭載するため、ダイボンディング装置の複雑化、大型化の要因とはなるが、接着材配置工程を一括して行うことができる。
また、前記した第１の半導体チップ搭載工程と第２の接着材配置工程の間にベーク工程を行うこともできる。この場合、第２の半導体チップ搭載工程は、ＶＤＲチップ１２ｂが絶縁膜２６上に既に固定された状態で行うことができる。ただし、この場合、ダイボンディング工程の途中で配線基板４０を搬送する工程が増加するので、製造工程の煩雑化を防止する観点からは、本実施の形態のように、第２の半導体チップ搭載工程が完了した後でベーク工程を行うことが好ましい。
４．ワイヤボンディング工程；
次に、図５に示すワイヤボンディング工程Ｓ４について説明する。図１８は図５に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図、図１９は図１８のＦ部をさらに拡大した拡大断面図である。また、図２０は図５に示すワイヤボンディング工程を示す拡大断面図である。
本実施の形態では、半導体チップ１２の絶縁膜（パッシベーション膜）１２ｆから露出するパッド３１同士を接続する、チップ−チップ間接続を行う。このため、図１８および図１９に示すように、突起電極形成工程として、チップ−チップ間接続の第２ボンド側となる半導体チップ１２（図１７、図１９に示すＶＤＲ１２ｂ）のパッド３１上に、スタッドバンプ（突起電極、バンプ電極）３２を形成する。詳しくは、図１９に示すようにワイヤボンディング工程において、第２ボンド側となるパッド３１ｅ上にスタッドバンプ３２を形成し、第１ボンド側となるパッド３１ｄ上には形成しない。
スタッドバンプ３２を形成する方法には、ワイヤボンディング技術を応用して適用することができる。本実施の形態では、図示しない電気トーチにより例えば金からなるワイヤ３３の先端をボール状に形成し、これをキャピラリ６１で押しつけて接合する、ボールボンディング法により形成している。スタッドバンプ３２とパッド３１ｅを接合するためには、熱圧着方式、超音波振動を利用して行う超音波方式、およびこれらを併用する併用方式とがあるが、本実施の形態では、併用方式を用いている。
次に、図２０に示すようにワイヤボンディング工程として、２つのチップ間、およびチップ−配線基板間を、複数のワイヤ１３を介してそれぞれ電気的に接続する。本工程では、チップ−配線基板間の接続においては、半導体チップ１２のパッド３１を第１ボンド側、配線基板４０の端子２２を第２ボンド側とする、所謂、正ボンディング方式によりワイヤボンディングを行う。また、チップ−チップ間接続においては、ＡＦＥチップ１２ａのパッド３１ｄを第１ボンド側、ＶＤＲチップ１２ｂのパッド３１ｅを第２ボンド側としてワイヤボンディングを行う。
ワイヤボンディング方式は、前記した突起電極形成工程と同様に行う。図１９を参照して説明すると、まず、図示しない電気トーチにより例えば金からなるワイヤ３３の先端をボール状に形成し、これをキャピラリ６１で第１ボンド側となるパッド３１ｄに押しつけて接合する。接合方式は、前記した通り、熱圧着方式と超音波方式を併用して行う。続いて、ワイヤ３３を送り出しながらキャピラリ６１を第２ボンド側に移動させてワイヤループ形状を成形し、第２ボンド側の金属（図１９の場合にはスタッドバンプ３２）に接合する。第２ボンド側を接合した後、ワイヤ３３を切断すると、２つの半導体チップ１２のパッド３１ｂ間を、ワイヤ１３を介して電気的に接続することができる。キャピラリの図示は省略するが、チップ−配線基板間の接続においても同様に、図２０に示すようにパッド３１ａと端子２２を、ワイヤ１３を介して電気的に接続する。
なお、ワイヤ１３およびスタッドバンプ３２は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。そのため、上記したように、半導体チップ１２のパッド３１の表面に金（Ａｕ）を形成しておくことで、ワイヤ１３とパッド３１との密着性を向上できる。また、上記したように、端子２２の表面にも金（Ａｕ）膜が形成されているため、ワイヤと端子２２との密着性も向上できる。
５．封止工程；
次に、図５に示す封止工程Ｓ５について説明する。図２１は封止工程で用いる成形金型に配線基板を配置して封止用樹脂を供給した状態を示す拡大断面図である。また、図２２は、図２１に示すキャビティ内に封止用樹脂で満たした後、封止用樹脂を硬化させた状態を示す拡大断面図である。
封止工程は成形金型を準備する金型準備工程、成形金型内に半導体チップの搭載された配線基板を配置する基材配置工程、成形金型で配線基板を挟み込んでクランプするクランプ工程、成形金型のキャビティ内に封止用の樹脂を供給し、封止体を形成する封止体形成工程、および成形金型から配線基板を取り出す基材取り出し工程を有している。
本実施の形態では、１つのキャビティ内に行列配置された複数の製品形成領域を有する配線基板を配置して、複数の製品形成領域について一括して封止する、所謂ＭＡＰ（Mold Allay Process）と呼ばれる製造方式について説明する。
まず、図２１に示すように金型準備工程で準備する成形金型７１は下面７２ａを有し、下面７２ａ側にキャビティ（凹部、窪み部）７２ｂが形成された上金型（金型）７２、および下面７２ａと対向する上面７３ａを有する下金型（金型）７３を備えている。
キャビティ７２ｂは、四角形の平面形状を成す。上金型７２には、キャビティ７２ｂの１辺に沿って複数のゲート部（図示は省略）が、その対向辺に沿って複数のエアベント部（図示は省略）が、それぞれ形成されている。
次に基材配置工程では、成形金型７１の下金型７３上に配線基板４０を配置する。下金型７３と組み合わせる上金型７２に形成されたキャビティ７２ｂは、配線基板４０の有する複数のデバイス領域４０ａよりも広い面積を有しており、本工程では、一つのキャビティ７２ｂ内に複数のデバイス領域４０ａが収まるように配線基板４０を配置する。
次にクランプ工程では、上金型７２と下金型７３の距離を近づけて、配線基板４０を上金型７２と下金型７３でクランプする。
次に封止体形成工程では、キャビティ７２ｂ内に封止用の樹脂を供給し、これを硬化させることにより封止樹脂を形成する。本工程では、図示しないポット部に配置された樹脂タブレットを加熱軟化させて、ゲート部（図示は省略）からキャビティ７２ｂ内に封止用樹脂を供給する、トランスファモールド方式により形成する。樹脂タブレットは、例えば熱硬化性樹脂であるエポキシ系の樹脂からなり、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、例えば図示しないプランジャで軟化した樹脂タブレットを成形金型７１内に押しこむと、封止用樹脂が成形金型７１に形成されたゲート部からキャビティ７２ｂ内（詳しくは、配線基板４０の上面２１ａ側）に流れ込む。キャビティ７２ｂ内の気体は、封止用樹脂が流入する圧力によりエアベント部（図示は省略）から排出され、キャビティ７２ｂ内は封止用樹脂１４ａで満たされる。この結果、配線基板４０の上面２１ａ側に搭載された複数の半導体チップ１２および複数のワイヤ１３は、封止用樹脂１４ａで封止される。またこの時、封止用樹脂１４ａは溝部２６ｂにも埋め込まれるので、溝部２６ｂにおいて、露出していた配線２３ａも封止される。
その後、キャビティ７２ｂ内を加熱することにより、封止用樹脂１４ａを加熱硬化（仮硬化）させて、図２２に示す封止体１４が形成される。
次に、基材取り出し工程では、前記した封止工程で用いた成形金型７１から図２２に示す封止体１４が形成された配線基板４０を取り出す。
本工程では、図２２に示す上金型７２の下面７２ａと下金型７３の上面７３ａを引き離し、封止体１４が形成された一括封止構造体を取り出す。また、本工程では、必要に応じて前記した封止工程で発生した樹脂バリなどの除去を行う。
６．ベーク工程；
次に、図５に示すベーク工程Ｓ６について説明する。
まず、成形金型７１から取り出した配線基板４０をベーク炉（図示は省略）に搬送し、再び配線基板４０を熱処理する。成形金型７１内で加熱された封止用樹脂１４ａは、樹脂中の硬化成分の半分以上（例えば約７０％程度）が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点で半導体チップ１２やワイヤ１３は封止されている。しかし、封止体１４の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、ベーク工程Ｓ６で、仮硬化した封止体１４を再度加熱する、所謂本硬化を行う。このように、封止用樹脂１４ａを硬化させる工程を２回に分けることにより、次に成形金型７１に搬送される次の配線基板４０に対して、いち早く封止工程を施すことができる。このため、製造効率を向上させることができる。
７．ボールマウント工程；
次に、図５に示すボールマウント工程Ｓ７について説明する。図２３は、配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。なお、図２３は、図９に示すＣ−Ｃ線に沿った断面に対応している。
本工程では、図２３に示す配線基板４０の下面２１ｂ側に形成された複数のランド２４のそれぞれに複数の半田材（半田ボール）２８を搭載する。詳しく説明すると、まず、図２３に示すように配線基板４０の上下を反転させて、配線基板４０の下面２１ｂ側に形成された複数のランド２４に複数の半田材２８をそれぞれ配置する。続いて、半田材２８を配置した配線基板４０に熱処理（リフロー）を施し、複数の半田材２８をそれぞれ溶融させて複数のランド２４とそれぞれ接合する。このとき、上記したように、ランド２４の表面にはめっき層が形成されているため、銅から成るランド２４の表面は酸化し難い状態となっているため、ランド２４に対する半田材２８の濡れ性の低下を抑制できる。
なお、本工程では半田材２８とランド２４を確実に接合するため、例えば、フラックスと呼ばれる活性剤を用いて接合する。このようにフラックスを用いて接合した場合には、熱処理後にフラックス成分の残渣を取り除くための洗浄を行う。
８．個片化工程；
次に、図５に示す個片化工程Ｓ８について説明する。図２４は図２３に示す配線基板および封止体を個片化する工程を示す拡大断面図である。
本工程では、例えば図２４に示すように、切断治具であるダイシングブレード５０を、デバイス領域４０ａの境界線（ダイシングライン）に沿って走らせることで配線基板４０（図２３参照）および封止体１４を切断し、デバイス領域４０ａ毎に分割（個片化）する。本工程により１枚の配線基板から図３に示す半導体装置２が複数個得られる。
なお、本工程は例えば、前記したボールマウント工程Ｓ７に引き続いて、配線基板４０の上下を反転させた状態で行い、下側（すなわち封止体１４側）に樹脂フィルム（ダイシングテープ）５１を貼り付けた状態で、下面２１ｂ側から切断する。
その後、外観検査など必要な検査、試験を行い、半導体装置２が完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、前記実施の形態では、第１および第２の接着材配置工程として、図１１に示すように、吐出口４５ａが複数に分岐したノズル４５を用いてチップ搭載領域２０ａ上（接着材と接着材配置領域１１ｂ上）の複数箇所に、接着材ペースト１１ａを塗布する多点塗布方式について説明した。しかし、接着材ペースト１１ａの塗布方式はこれに限定されず、例えば図２５および図２６に示す帯状塗布方式とすることができる。図２５は、図９に対する変形例を示す拡大平面図、図２６は図１１に対する変形例を示す拡大断面図である。
図２６に示す変形例では、吐出口４５ａが分岐されていないノズルを図２６に矢印で示す方向に走査して、接着材ペースト１１ａを帯状に塗布する。この場合、前記実施の形態で説明した多点塗布方式と比較すると、走査する時間が必要となるため、製造効率は多点塗布方式の方が好ましい。しかし、帯状塗布方式では、接着材ペースト１１ａ間にボイドの発生原因となる隙間を生じ難くすることができる。
＜変形例２＞
また、前記実施の形態では、チップ搭載領域２０ｂ、２０ｃそれぞれの下層に複数のダミー配線２３ｄを配置する例について説明したが、チップ搭載領域２０ｂ、２０ｃのうち、いずれか一方の下層に複数のダミー配線２３ｄを形成する構成とすることもできる。この場合、後から半導体チップ１２を搭載するチップ搭載領域２０ｂに複数のダミー配線２３ｄを形成することが好ましい。複数のダミー配線２３ｄ上に配置されたチップ搭載領域２０ｂに後からＡＦＥチップ１２ａ（半導体チップ１２）を搭載することにより、既に搭載されたＶＤＲチップ１２ｂ（半導体チップ１２）の表面１２ｃに接着材ペースト１１ａが這い上がることを防止できるからである。
＜変形例３＞
また、前記実施の形態では、複数の半導体チップ１２を並べて配置する例について説明したが、配線基板４０上に一つの半導体チップ１２を搭載する実施態様に適用することもできる。この場合、半導体チップ１２の厚さが薄くなれば、接着材ペースト１１ａが表面１２ｃ側に這い上がる虞があるが、前記実施の形態で説明したダイボンディング工程のうち、一方の半導体チップ１２を搭載する工程を適用することで、これを防止ないしは抑制することができる。
＜変形例４＞
また、前記実施の形態では、長方形の平面形状から成る半導体チップ１２を搭載する例について説明したが、図２７に示すように正方形の平面形状から成る半導体チップ８０を搭載する半導体装置８１に適用することもできる。図２７は、図２に対する変形例を示す平面図である。また、図２８は、図２７に示す半導体装置の製造方法において、ダイボンディング工程の接着材配置工程を示す拡大平面図、図２９は図２８に示すチップ搭載領域の下層に形成されたダミー配線の配置例を模式的に示す説明図である。
図２７に示す半導体装置８１は、図２に示す半導体装置２の変形例であって、配線基板２０のチップ搭載領域２０ａ上に、正方形の平面形状から成る半導体チップ８０が一つ搭載されている点が、半導体装置２と相違する。また、半導体装置８１では、チップ搭載領域２０ａの周囲に図２に示す溝部２６ｂが形成されていない点が相違する。半導体チップ８０は、例えば、図２に示すＡＦＥチップ１２ａとＶＤＲチップ１２ｂが一体化された半導体チップである。
このように正方形の半導体チップ８０を配線基板上に搭載する場合、図２８に示すように、チップ搭載領域２０ａの各角部を結ぶ二本の対角線上に配置される接着材配置領域１１ｂに接着材ペースト１１ａを塗布する方式（クロス塗布方式）が、接着材ペースト１１ａの配置量を低減する観点から有効である。このようにクロス塗布方式で接着材ペースト１１ａを配置する場合、続く半導体チップ搭載工程で、接着材ペースト１１ａは、図２８に矢印を付して示すように接着材配置領域１１ｂからチップ搭載領域２０ａの外縁の各辺に向かって広げられる。
したがって、本変形例においては、例えば、図２９に模式的に示すように、複数のダミー配線２３ｄのそれぞれを、チップ搭載領域２０ａの有する四辺のうち、接着材配置領域１１ｂから最も近い辺に向かって延在させることで、接着材ペースト１１ａの配置量を少なくしても、ボイドの発生を抑制することができる。半導体チップ８０（図２７参照）と絶縁膜２６の間に存在する気体（例えば空気）の移動距離を短くすることにより、容易にチップ搭載領域２０ａの外側に押し出せるからである。なお、図２９では、前記実施の形態で説明した複数の配線２３ａの図示は省略しているが、チップ搭載領域２０ａの下層（コア層の上面２１ａ上）には、複数の配線２３ａ（図８参照）が配置されている。したがって、複数のダミー配線２３ｄは、これら複数の配線２３ａ間の距離が広い領域に選択的に形成する。また、複数のダミー配線２３ｄの形状およびレイアウトに係る好ましい態様は、前記実施の形態の、＜本実施の形態のダミー配線の形状およびレイアウトの説明＞で説明したので、重複する説明は省略する。
＜変形例５＞
また、前記変形例４では、半導体チップ８０を、所謂、フェイスアップ実装方式により搭載する実施態様について説明したが、図３０および図３１に示すように、半導体チップ８０をフェイスダウン実装方式で搭載する半導体装置８２に適用することもできる。図３０は、図２７に対する変形例を示す平面図である。また、図３１は図３０のＧ−Ｇ線に沿った断面図である。
図３０および図３１に示す半導体装置８２は、図２７に示す半導体装置８１の変形例であって、配線基板２０のチップ搭載領域２０ａと半導体チップ８０の表面１２ｃが対向するように配線基板２０上に搭載されている点が異なる。つまり、半導体装置８２では、半導体チップ８０がフェイスダウン実装方式（フリップチップ接続方式）により搭載されている。図３０に示すように、フェイスダウン実装方式は、裏面１２ｄ側に図３に示す封止体１４を形成しなくても良いため、半導体装置の薄型化に有利な実装方式である。また、裏面１２ｄが露出するので、裏面１２ｄ上にさらに別の半導体チップや、別の半導体装置を積層しても、全体としての厚さの増大を抑制することができる。
また、図３１に示すように、フェイスダウン実装方式では、配線基板２０の複数の端子２２はチップ搭載領域２０ａ内に形成され、半導体チップ８０のパッド３１と端子２２は、パッド３１上に形成されたバンプ電極３４を介して電気的に接続される。詳しくは、端子２２上に形成された半田材３５などの接合部材と、例えば金から成るバンプ電極３４が金−半田接合により接合する。このような接合方式では、パッド３１と端子２２の接合部に応力が集中して接合不良が発生することを回避する観点から半導体チップ８０の表面１２ｃと配線基板２０（詳しくは絶縁膜２６）の間にアンダフィル樹脂を介在させて応力を緩和させる方法が有効である。
しかし、半導体チップ８０の裏面１２ｄを露出させるためには、アンダフィル樹脂が半導体チップ８０の裏面１２ｄ側に廻り込むことを防止する観点から、アンダフィル樹脂の量を少なくする必要がある。アンダフィル樹脂を充填する工程は、一般に、複数のパッド３１と複数の端子２２を接合した後で、半導体チップ８０と配線基板２０の間に充填するが、アンダフィル樹脂の量が少ない場合、半導体チップ８０と配線基板２０の間の隙間が狭いため、充填時の静圧が大きくなってボイドが発生する原因となる。そして、アンダフィル樹脂内にボイドが発生すると、応力緩和のバランスが崩れるため、パッド３１と端子２２の接合部に応力が集中して接合不良が発生する原因となる。
そこで、アンダフィル樹脂内のボイド発生を防止する観点から、前記実施の形態のダイボンディング工程で説明した技術を応用して適用することが有効である。つまり、前記実施の形態および変形例１〜変形例４で説明した接着材１１および接着材ペースト１１ａをアンダフィル樹脂として用いることにより、ボイドの発生を防止ないしは抑制することができる。なお、複数のダミー配線２３ｄの形状およびレイアウトに係る好ましい態様は、前記実施の形態の、＜本実施の形態のダミー配線の形状およびレイアウトの説明＞で説明したので、重複する説明は省略する。
本発明は、配線基板上に半導体チップを搭載する半導体装置に利用可能である。
１ 撮像素子
２、８１、８２ 半導体装置
３ 画像処理ＬＳＩ（半導体装置）
１１ 接着材
１１ａ 接着材ペースト
１１ｂ 接着材配置領域
１２、８０ 半導体チップ
１２ａ ＡＦＥチップ
１２ｂ ＶＤＲチップ
１２ｃ 表面（上面、主面）
１２ｄ 裏面（下面、主面）
１２ｅ 側面
１２ｆ 絶縁膜（パッシベーション膜）
１３、１３ａ、１３ｂ ワイヤ（導電性部材）
１４ 封止体
１４ａ 封止用樹脂
２０ 配線基板
２０ａ、２０ｂ、２０ｃ チップ搭載領域
２１ コア層
２１ａ 上面（表面）
２１ｂ 下面（裏面）
２２ 端子（ボンディングリード）
２３ 配線パターン
２３ａ、２３ｂ 配線
２３ｃ ビア配線（配線）
２３ｄ ダミー配線（配線）
２３ｅ 給電線
２３ｆ ダミーパターン
２４ ランド
２５ ビア
２６ 絶縁膜
２６ａ 開口部
２６ｂ 溝部（ダム部）
２７ 絶縁膜
２７ａ 開口部
２８ 半田材
３１、３１ａ、３１ｂ、３１ｄ、３１ｅ パッド（電極パッド）
３２ スタッドバンプ
３３ ワイヤ
３４ バンプ電極
３５ 半田材
４０、９０、９１ 配線基板
４０ａ デバイス領域
４０ｂ 枠体（枠部）
４５ ノズル
４５ａ 吐出口
５０ ダイシングブレード
５１ 樹脂フィルム（ダイシングテープ）
６０ 保持治具
６１ キャピラリ
７１ 成形金型
７２ 上金型
７２ａ 下面
７２ｂ キャビティ
７３ 下金型
７３ａ 上面
ＡＤＣ Ａ／Ｄ変換回路
ＣＤＳ ノイズ低減回路
ＨＤＲ 水平ドライバ
ＰＧＡ 増幅回路
ＴＧ タイミングジェネレータ
ＶＤＲ 垂直ドライバ

Claims (14)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面および前記上面とは反対側の下面を有するコア層と、前記コア層の前記上面に形成された複数の第１および第２配線と、前記コア層の前記上面に形成され、かつ前記複数の第１配線と電気的に接続された複数のボンディングリードと、前記複数の第１および第２配線を覆い、かつ前記複数のボンディングリードを露出するように、前記コア層の前記上面に形成された上面側絶縁膜と、前記コア層の前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドと、前記複数のランドを露出するように、前記コア層の前記下面に形成された下面側絶縁膜と、を備えた配線基板を準備する工程；
    （ｂ）前記コア層の前記上面上に設けられ、かつ、平面形状が長方形から成る第１チップ搭載領域における第１接着材配置領域に、流動性を有する第１接着材を配置する工程；
    （ｃ）平面形状が長方形から成り、第１表面、前記第１表面に形成された複数の第１電極パッド、前記第１表面とは反対側の第１裏面を有する第１半導体チップを、前記第１接着材を介して前記配線基板の前記第１チップ搭載領域上に搭載し、前記第１接着材配置領域の周囲に前記第１接着材を広げる工程；
    ここで、
    前記第１チップ搭載領域は、前記複数の第１および第２配線を有しており、
    前記（ｂ）工程では、前記第１チップ搭載領域において、互いに対向する２つの短辺のそれぞれの中央を結ぶ第１中央線上に配置され、かつ、前記第１中央線に沿って延びる前記第１接着材配置領域に前記第１接着材を配置し、
    前記複数の第２配線のそれぞれは、前記（ｃ）工程において、前記第１接着材が広がる方向に沿って延在している。
  2. 請求項１において、
    前記複数の第２配線のそれぞれは、前記複数の第１配線および前記複数のボンディングリードとは、接続されていないことを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記複数の第２配線のそれぞれは、前記第１チップ搭載領域の前記短辺に沿って延在していることを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記複数の第２配線それぞれの厚さは、前記複数の第１配線それぞれの厚さと同じであることを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記配線基板は、前記コア層の前記上面で、かつ、前記第１チップ搭載領域の下層に、前記第２配線を形成する第２配線配置領域と、前記第２配線を形成しない第２配線非配置領域と、を有し、
    前記第２配線配置領域の隣り合う前記複数の第１配線間の距離は、前記第２配線非配置領域の隣り合う前記複数の第１配線間の距離よりも広いことを特徴とする半導体装置の製造方法。
  6. 請求項５において、
    前記複数の第２配線それぞれの延在方向の延長線上には別の前記第２配線は隣り合って配置されていないことを特徴とする半導体装置の製造方法。
  7. 請求項１において、
    前記複数の第２配線の一部は、屈曲部を有していることを特徴とする半導体装置の製造方法。
  8. 請求項１において、
    前記複数の第２配線の一部は、それぞれ前記第１チップ搭載領域の前記短辺に向かって延在していることを特徴とする半導体装置の製造方法。
  9. 請求項１において、
    前記複数の第２配線は、平面視において、前記第１チップ搭載領域内に配置され、前記第１チップ搭載領域の外側までは延在していないことを特徴とする半導体装置の製造方法。
  10. 請求項１において、
    前記（ｃ）工程では、
    前記第１半導体チップの前記第１裏面と前記配線基板の前記第１チップ搭載領域が対向するように前記第１半導体チップを搭載することを特徴とする半導体装置の製造方法。
  11. 請求項１において、
    前記（ｂ）工程では、前記第１接着材配置領域の複数箇所に前記第１接着材を配置することを特徴とする半導体装置の製造方法。
  12. 請求項１において、
    前記（ａ）工程で準備する前記配線基板は、平面形状が長方形から成り、かつ、前記コア層の前記上面側に配置される第２チップ搭載領域を有し、
    前記第２チップ搭載領域の有する四辺のうちの一つの長辺は、前記第１チップ搭載領域の有する四辺のうちの一つの長辺と対向するように並べて配置され、
    さらに、
    （ｄ）前記第２チップ搭載領域上に第２接着材を配置する工程と、
    （ｅ）平面形状が長方形から成り、第２表面、前記第２表面に形成された複数の第２電極パッド、前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２接着材を介して前記配線基板の前記第２チップ搭載領域上に搭載する工程と、
    を有し、
    前記（ｃ）工程は、前記（ｅ）工程の後で行うことを特徴とする半導体装置の製造方法。
  13. 請求項１２において、
    前記（ａ）工程で準備する前記配線基板は、前記第２チップ搭載領域の下層に、前記複数の第１および第２配線が形成され、
    前記（ｄ）工程では、前記第２チップ搭載領域の有する四辺のうち、対向する短辺それぞれの中央を結ぶ第２中央線上に配置され、かつ、前記第２中央線に沿って延びる第２接着材配置領域に前記第２接着材を配置し、
    前記（ｅ）工程は、前記（ｄ）工程で配置した前記第２接着材を、前記第２接着材配置領域の周囲に広げる工程を含み、
    前記第２チップ搭載領域の下層に配置された前記複数の第２配線のそれぞれは、前記（ｅ）工程において、前記第１接着材が広がる方向に沿って延在している。
  14. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面および前記上面とは反対側の下面を有するコア層と、前記コア層の前記上面に形成された複数の第１および第２配線と、前記コア層の前記上面に形成され、かつ前記複数の第１配線と電気的に接続された複数のボンディングリードと、前記複数の第１および第２配線を覆い、かつ前記複数のボンディングリードを露出するように、前記コア層の前記上面に形成された上面側絶縁膜と、前記コア層の前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドと、前記複数のランドを露出するように、前記コア層の前記下面に形成された下面側絶縁膜と、を備えた配線基板を準備する工程；
    （ｂ）前記コア層の前記上面側に設けられ、かつ、平面形状が四角形から成るチップ搭載領域内の接着材配置領域に、流動性を有する接着材を配置する工程；
    （ｃ）平面形状が四角形から成り、表面、前記表面に形成された複数の電極パッド、前記表面とは反対側の裏面を有する半導体チップを、前記接着材を介して前記配線基板の前記チップ搭載領域上に搭載し、前記接着材配置領域の周囲に前記接着材を広げる工程；
    ここで、
    前記チップ搭載領域は、前記複数の第１および第２配線を有しており、
    前記複数の第２配線のそれぞれは、前記チップ搭載領域の有する四辺のうち、前記接着材配置領域から最も近い辺に向かって延在していることを特徴とする半導体装置の製造方法。
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