JP2012043510A - 半導体装置およびその制御方法 - Google Patents

半導体装置およびその制御方法 Download PDF

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Abstract

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。
【選択図】図１

Description

本発明は、半導体装置およびその制御方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）その他の半導体装置においては、入力信号の受動回路として、小振幅の入力信号を増幅して伝播する入力回路が採用されており、入力回路は入力信号が無い待機時においても電力を消費している。
近年では、半導体装置の扱うデータ幅が大きくなっているため、半導体装置に多数の入力回路を設ける必要があり、それに伴って、入力回路の消費する電力も大きくなっている。そのため、入力回路において消費される待機電力を削減することが重要になってきている。
例えば、ライトコマンドに応じて入力回路を活性化してリーク電流を低減する技術が、特許文献１に記載されている。
特開２００８−０３４０９８号公報 特開平１１−２９７９５０号公報（図１）
以下の分析は、本発明者によってなされたものである。
特許文献１に記載された、ライトコマンドに応じて入力回路を活性化する技術によると、アドレス入力バッファが活性化されている間は、活性化状態が維持されるため、この期間における消費電力が大きいという問題がある。そこで、アドレス入力バッファを含めデータ入力回路における入力待機時の消費電力を削減することが課題となる。
本発明の第１の視点に係る半導体装置は、
クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成すると共にそれ以外の期間において非活性状態となる制御信号を出力する制御信号生成回路と、
前記制御信号を受信し、前記制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、非活性状態の期間においてデータ信号を受信しない非活性状態に制御されるデータ入力回路と、を備えている。
本発明の第２の視点に係る半導体装置の制御方法は、
クロック信号を所定時間遅延させる遅延工程と、
所定時間遅延させたクロック信号を参照して、もとのクロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成する生成工程と、
データ入力回路が、制御信号が活性状態である期間においてデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持する工程と、を含む。
本発明に係る半導体装置およびその制御方法によると、データ入力回路は、制御信号が活性状態である期間以外の期間において停止状態となるため、データ入力回路における消費電力を削減することができる。
本発明の実施形態に係る半導体装置の構成を一例として示すブロック図である。 本発明の第１の実施例に係る半導体装置の動作を一例として示すタイミングチャートである。 本発明の第１の実施例に係る半導体装置の動作を一例として示すタイミングチャートである。 本発明の第１の実施例に係る半導体装置の動作を一例として示すタイミングチャートである。 本発明の第１の実施例に係る半導体装置の構成を一例として示すブロック図である。 本発明の第２の実施例に係る半導体装置の構成を一例として示すブロック図である。 本発明の第２の実施例に係る半導体装置におけるＤＬＬの動作を一例として示すタイミングチャートである。 本発明の第２の実施例に係る半導体装置の遅延回路に含まれるディレイラインの構成を一例として示すブロック図である。 本発明の第２の実施例に係る半導体装置における制御信号を示すタイミングチャートである。 本発明の第２の実施例に係る半導体装置の動作を一例として示すタイミングチャートである。 本発明の制御信号生成回路を半導体チップに適用した場合について説明するためのブロック図である。 本発明の第３の実施例に係る半導体記憶装置の構成を示すブロック図である。 第１の具体的な入力初段回路について説明するための回路図である。 第２の具体的な入力初段回路について説明するための回路図である。 第３の具体的な入力初段回路について説明するための回路図である。 第４の具体的な入力初段回路について説明するための回路図である。 従来の半導体装置の動作を示すタイミングチャートである。
（実施形態）
本発明の実施形態に係る半導体装置は、図１に示すように、入力されたクロック信号の立ち上がり及び立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成部１０、および、制御信号生成部１０からの制御信号を受信し、制御信号が活性状態である期間においてデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持するデータ入力初段回路１４を備えているものとする。
以上の構成によると、データ入力初段回路１４は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において、データ信号を受信可能な活性化状態とし、それ以外の期間において非活性化状態、すなわち停止状態とすることができる。このように、データ受信が不要な期間である上記それ以外の期間において、データ入力初段回路１４を停止状態としているため、データ入力初段回路１４における消費電力を削減することができる。なお、データ入力初段回路１４に換えて入力回路を用いても当該入力回路の消費電力を低減することができる。
ただし、クロック信号とデータ信号とは同期し、かつクロック信号は受信すべきデータ信号よりも前から半導体装置に供給されているものとする。
本発明の第１の実施例に係る半導体装置について、図１を参照して詳述する。
実施例１にかかる半導体装置は、図１に示すように、入力されたクロック信号の立ち上がり及び立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成部１０、および、制御信号生成部１０からの制御信号を受信し、制御信号が活性状態である期間においてデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持するデータ入力初段回路１４を備えている。
制御信号生成部１０は、半導体装置に供給されたクロック信号を受信して所定時間遅延させて出力する遅延回路１１及び、当該遅延回路１１からの出力信号に基づいてクロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路１２とを備えている。
なお、本実施例では、遅延回路１１はクロック信号を遅延した複数の遅延クロック信号を出力し、制御信号生成回路１２は当該複数のクロック信号から必要とされる遅延量のクロック信号を選択して制御信号を生成しているものとする。
データ入力初段回路１４は、制御信号生成回路１２から出力された制御信号を受信し、制御信号が活性状態である期間においてデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持する。
以上の構成によると、データ入力初段回路１４は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において、データ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持することができる。したがって、データ信号を受信するタイミング（立ち上がりエッジ又は立ち下がりエッジの少なくとも一方）の前後の期間に限りデータ入力初段回路１４を待機状態とし、それ以外の期間において、データ入力初段回路１４を停止状態とすることができ、データ入力初段回路１４における消費電力を削減することができる。
より具体的には、図２に示すように、制御信号生成回路１２は、タイミングｔ１のクロック信号を所定時間Δｔだけ遅延させたタイミングｔ２にて制御信号を活性状態（ハイレベル）とし、クロック信号がロウレベルの期間制御信号の活性状態を維持する。続いて、制御信号生成回路１２は、タイミングｔ３のクロック信号を所定時間Δｔだけ遅延させたタイミングｔ４にてデータ入力初段回路１４を非活性状態とするため、制御信号を非活性状態（ロウレベル）とする。これによって、破線ａで囲まれた立ち上がりエッジでデータを取り込む期間においてＨレベルのデータ信号を取り込むことができる。そして、制御信号生成回路１２は、それ以外の期間、すなわち、クロック信号がハイレベルの期間において、制御信号を非活性状態とするため、消費電力を低減することができる。なお、本例ではデータ信号のデータ切り替わりタイミングから所定時間経過の後クロック信号の立ち上がりが来るように設定されているものとする。
図１７は、従来の半導体装置の動作を示すタイミングチャートであり、データ入力初段回路は、全期間に亘って待機状態を保持している。したがって、従来の半導体装置のデータ入力初段回路においては、データが取り込まれるクロック信号の立ち上がりエッジ前後の期間以外の期間において、待機電力を浪費していることとなる。
図２では、クロック信号の立ち上がりエッジにてデータ信号を取り込むために、クロック信号がロウレベルのときに制御信号を活性化し、ハイレベルのときに非活性化するものを例に説明したが、クロック信号の代わりに当該クロック信号を反転させた反転クロック信号を用いることによって、クロック信号の立ち下がりエッジにてデータ信号を取り込む構成とすることができる。
なお、回路的に簡単になるため、上記の例では遅延回路としてクロック信号の立ち上がりエッジ及び立ち下がりエッジをそれぞれ所定時間Δｔだけ遅延するものを用いる例について説明したが、この場合、クロック信号の立ち上がりエッジと立ち下がりエッジの間の期間、すなわち、クロック信号がハイ又はロウの期間しか、データ入力初段回路１４を非活性化することができない。これは、クロック信号のデューティが５０％とすると、消費電力を略半分にしか低減できないことを意味する。
したがって、図３に示すように、制御信号生成回路１２において、タイミングｔ１からタイミングｔ２に活性化状態の制御信号を生成するための所定時間ΔｔをΔｔ１とし、タイミングｔ３からタイミングｔ４に非活性化状態のロウレベルの制御信号を生成するための所定時間ΔｔをΔｔ２とした場合、Δｔ１＞Δｔ２となるように所定時間Δｔ１及びΔｔ２を設定することにより、制御信号が活性状態となる期間を図２に比べて減少させることができ、データ入力初段回路１４の消費電力をさらに低減することが可能となる。
所定時間をΔｔ１＞Δｔ２の関係とすることによって、さらに、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方のエッジでデータ信号を取り込む構成にも対応させることができる。
図４に示すように、制御信号生成回路１２において、破線ａにおいてデータ信号を取り込むために、一つ前のクロック信号のタイミングｔ１（立ち下がりエッジ）を所定時間Δｔ１遅延させたタイミングｔ２にてデータ入力初段回路１４を活性化するためにハイレベルの制御信号を活性化し、タイミングｔ３のクロック信号の立ち上がりエッジでデータ信号を取り込み、所定時間Δｔ２経過の後、タイミングｔ４にてデータ入力初段回路１４を非活性化するロウレベルの制御信号を出力する。制御信号生成回路１２は、データ入力初段回路１４をタイミングｔ４に出力するロウレベルの制御信号にて非活性化し、続いてタイミングｔ３を所定時間Δｔ１遅延させたタイミングｔ５に出力するハイレベルの制御信号にて活性化する。これによって、データ入力初段回路１４は、破線ｂにおいてタイミングｔ６のクロック信号の立ち下がりエッジでデータ信号を取り込む。続いて、制御信号生成回路１２は、タイミングｔ６のクロック信号を所定時間Δｔ２遅延させたタイミングｔ７にてロウレベルの制御信号を出力しデータ入力初段回路１４を非活性化する。
なお、所定時間Δｔ１及びΔｔ２は、データ信号を取り込む際のセットアップ時間及びホールド時間に基づいてこれら時間を満たすよう適宜設定可能である。
以降、破線ｃ、ｄ、ｅにおいても上記と同様の動作が繰り返され、データ入力初段回路１４はデータを取り込む所定期間のみ活性化され、それ以外の期間においては、非活性化されることとなり、消費電力を低減することが可能となる。なお、図４においては、破線ａによって取り込まれるデータよりも前のデータは不定（ｄｏｎ’ｔ Ｃａｒｅ）であるものとして説明している。
上記の制御信号生成回路を半導体チップに適用した場合について図５を参照して説明する。半導体チップには、外部からのクロック信号を受けるためのクロック信号入力端子２０１及びデータ信号を受けるためのデータ入力端子２０２が設けられている。クロック信号及びデータ信号は、これらクロック信号入力端子２０１及びデータ入力端子２０２を介して、それぞれクロック入力初段回路２６及びデータ入力初段回路２４に供給される。上述した制御信号生成部１０は、クロック入力初段回路２６の出力するクロック信号を受けて、データ入力初段回路２４に制御信号を供給する。データ入力初段回路２４は、制御信号に応じて活性化、非活性化が制御され、入力されたデータ信号をデータ入力後段回路２５に供給する。同様に、クロック入力初段回路２６は、入力されたクロック信号をクロック入力後段回路２７に供給する。内部回路２８は、データ入力後段回路２５及びクロック入力後段回路２７からデータ信号及びクロック信号を受け取って所定の動作を実行する。
このように、入力初段回路の活性化・非活性化を制御信号生成部１０により制御することによって、入力初段回路により消費される電力を低減することができる。
本発明の第２の実施例に係る半導体装置は、ディレイロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）その他の入出力信号同位相化機構を備えている場合について説明する。ＤＬＬを備えている場合には、ＤＬＬを備えていない半導体装置（実施例１）の場合と比較して、制御が容易となる。
実施例１、すなわち、入出力信号同位相化機構を備えていない半導体装置においては、内部クロック信号の立ち下がりを検出して、クロック信号の立ち上がりエッジのタイミングにおけるデータ信号の入力を待機するものとした。したがって、クロック信号の立ち上がりおよび立ち下がりの両エッジに同期して、データ信号を取り込むＤＤＲ−ＳＤＲＡＭのようなＤＲＡＭに対して適用するためには、遅延時間として、所定時間Δｔ１及びΔｔ２を適宜設定しなければならず、当該所定時間は、製品ごとに設定が必要となる。
そこで、本実施例では、ＤＬＬその他の入出力信号同位相化機構を利用し、待機電力を削減するとともに、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両エッジにおいてデータ信号の受信を容易に制御可能とする。
本実施例の半導体装置の構成を一例として示すブロック図を、図６を参照して説明する。本実施例の半導体装置は、ディレイライン３５から構成される遅延回路３１を含むディレイロックループ（ＤＬＬ）３７及び制御信号生成回路３２から構成される制御信号生成部３０、および、データ入力初段回路３４を備えている。
ここで、ＤＬＬ３７は、入力信号と出力信号との間で位相を一致させる回路である。したがって、半導体装置がＤＲＡＭである場合において、ＤＬＬ３７が有効であるときには、ＤＲＡＭの出力信号はクロック信号と同位相となる。ＤＬＬ３７は、入力信号と出力信号の位相を一致させるため、入力信号に適度な遅延を付加して出力するディレイライン（遅延増加要素）３５を備えている。
まず、ＤＬＬ３７の動作を、図７（ａ）及び図７（ｂ）に示すタイミングチャートを参照して、説明する。ここで、タイミングチャートの上段はディレイライン３５から出力される内部クロック信号（Ｒｅｐｌｉｃａ Ｃｌｏｃｋ）を示し、下段は外部から入力されたクロック信号を示す。図７（ａ）は位相調整前のタイミングチャートを示し、図７（ｂ）は位相調整後（ロック後）のタイミングチャートを示す。図５を参照すると、ＤＬＬ３７によって入出力信号の間で位相が一致した（ロックした）場合には、クロック信号に対してγ（＝β−α）に相当する遅延が付加される。
図８は、ＤＬＬ３７に含まれるディレイライン３５の構成を一例と示すブロック図である。図８は、インバーターチェーンタイプのディレイラインを概略的に示す。ここでは、信号Ａ０は、遅延γに相当するものとする。すなわち、ＤＬＬ３７のロック時において、ＤＬＬ出カは信号Ａ０によって与えられるものとする。
ここで、信号Ａ０の前後のＴＡＰから出力される信号Ａ１およびＡ２に着目する。信号Ａ１は、信号Ａ０よりも遅延素子（ＴＡＰ）１基分早く出力される。一方、信号Ａ２は、信号Ａ０よりもＴＡＰ１基分遅れて出力される。図８に示した場合においては、各遅延素子（ＴＡＰ）は、インバータ２個分の遅延を信号に付加する。
データ入力初段回路３４における消費電力を削減するために、本実施例では、信号Ａ１およびＡ２を用いる。具体的には、信号Ａ１の立ち上がりエッジおよび立ち下がりエッジにおいて、データ入力初段回路３４を停止状態から待機状態に遷移させるとともに、信号Ａ２の立ち上がりエッジおよび立ち下がりエッジにおいて、データ入力初段回路３４を待機状態から停止状態に遷移させる。
そこで、制御信号生成回路３２は、信号Ａ１およびＡ２の排他的論理和（ＸＯＲ）を求めて、制御信号として出力する。図９は、制御信号生成回路３２の動作を一例として示すタイミングチャートである。図９を参照すると、信号Ａ０の立ち上がりエッジは、信号Ａ１の立ち上がりエッジと信号Ａ２の立ち上がりエッジとの間に生じる。同様に、信号Ａ０の立ち下がりエッジは、信号Ａ１の立ち下がりエッジと信号Ａ２の立ち下がりエッジとの間に生じる。したがって、信号Ａ１と信号Ａ２とが逆相となる（すなわち、制御信号がハイレベルとなる）期間に限り、データ入力初段回路３４を待機状態とすることで、データ信号の受信のタイミングの前後の期間に限ってデータ入力初段回路３４をデータ受信可能な状態とすることができる。
具体的には、信号Ａ１がハイレベルかつ信号Ａ２がロウレベルの期間において、データ入力初段回路３４は、クロック信号の立ち上がりエッジのタイミングで入力されるデータ信号の受信が可能となる。同様に、信号Ａ１がロウレベルかつ信号Ａ２がハイレベルの期間において、データ入力初段回路３４は、クロック信号の立ち下がりエッジのタイミングで入力されるデータ信号の受信が可能となる。これらのいずれの場合においても、信号Ａ０（すなわち、ロック時におけるＤＬＬ出力信号）の両エッジは、信号Ａ１のエッジと信号Ａ２のエッジの間に位置し、かつ、信号Ａ０は外部からのクロック信号に同期していることから、クロック信号の立ち上がりエッジおよび立ち下がりエッジの前後のわずかな期間に限り、データ入力初段回路３４は有効化される。
なお、簡単のため、ディレイライン３５として、ＴＡＰが５基のものにて説明したが、５基に限らず多数のＴＡＰから構成されていても良い。
また、ディレイライン３５のＡ０に基づき、Ａ０を出力したＴＡＰの両側のＴＡＰの出力であるＡ１及びＡ２を用いて制御信号の活性状態を作っているが、セットアップ時間及び、ホールド時間に応じてＡ０の両隣のＡ１及びＡ２ではなく、例えばＡ３（Ａ０よりもＴＡＰ２つ早く信号を出力）及びＡ４（Ａ０よりもＴＡＰ２つ遅く信号を出力）を用いることも可能であることは言うまでもない。すなわち、セットアップ時間及びホールド時間に応じてＡ０に対していずれのＴＡＰの出力を選択して出力するかは、適宜設定可能である。
本実施例に係る半導体装置の動作を一例として示すタイミングチャートを、図１０を参照して説明する。データ入力初段回路３４は、制御信号生成回路３２から出力された制御信号に基づき、制御信号が活性状態であるハイレベルの期間において活性状態となり、制御信号が非活性状態であるロウレベルの期間において非活性状態となる。すなわち、データ入力初段回路３４は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの前後の微小な期間に限り活性状態（待機状態）となり、それ以外の期間において非活性状態（停止状態）となる。
よって、本実施形態の半導体装置によると、待機電力を削減しクロック信号の立ち上
がりエッジおよび立ち下がりエッジの両エッジにおいてデータ信号を受信するという制御を、ディレイラインのＴＡＰの出力を用いることによって簡単な構成で実現することが可能となる。
続いて、上記の制御信号生成回路を半導体チップに適用した場合について図１１を参照して説明する。半導体チップには外部からのクロック信号を受けるためのクロック信号入力端子２０１及びデータ信号を受けるためのデータ入力端子２０２が設けられている。クロック信号及びデータ信号は、これらクロック信号入力端子２０１及びデータ入力端子２０２を介して、それぞれクロック入力初段回路２６及びデータ入力初段回路２４に供給される。上述した制御信号生成部３０は、ＤＬＬ３７によって位相ロックした内部クロック信号を生成すると共に、制御信号生成回路３２に遅延回路３１を介して内部クロック信号を含む複数の遅延したクロック信号を供給する。制御信号生成回路３２は、遅延回路３１から供給される複数のクロック信号を受けて制御信号を生成しデータ入力初段回路２４に供給する。データ入力初段回路２４は、制御信号に応じて活性化、非活性化が制御され、入力されたデータ信号をデータ入力後段回路２５に供給する。同様に、クロック入力初段回路２６は、入力されたクロック信号をクロック入力後段回路２７に供給する。内部回路４８は、データ入力後段回路２５及びＤＬＬ３７からデータ信号及び内部クロック信号を受け取って端子２０１に入力されたクロック信号に同期した出力を行なうための出力系の回路を動作させ、データ入力後段回路２５及びクロック入力後段回路２７からデータ信号及びクロック信号を受け取って上記出力系の回路以外の回路、例えばアドレスやコマンドの取り込みを行なうための入力系の回路を動作させる。
このように、入力初段回路の活性化・非活性化を制御信号生成部３０により制御することによって、入力初段回路により消費される電力を低減することができる。
本実施形態では、本発明を半導体記憶装置、特に、ＤＲＡＭに適用する場合について説明する。
半導体記憶装置の一種であるＤＲＡＭは、一例として、特許文献２に記載されている。図１２は、実施例に係る半導体記憶装置の構成を示すブロック図である。図１２を参照すると、図中に太実線で示した箇所がデータ入力初段回路に相当し、点線で示した箇所がクロック入力初段回路に相当する。
ここで、データ入力初段回路とは、クロック信号以外の信号（例えばデータ信号）を受信する入力初段回路をいう。一方、クロック入力初段回路とは、クロック信号を受信する入力初段回路をいう。
図１２において、アドレスバッファ、入力バッファ、および、メインコントロール回路（クロック発生回路）のうちのロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳを受信する回路が、それぞれデータ入力初段回路に相当する。
上記実施例１及び実施例２における制御信号生成部（遅延回路および制御信号生成回路）によって生成された制御信号を、これらのデータ入力初段回路に出力するとともに、制御信号が活性状態である期間において、これらのデータ入力初段回路がデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持することで、ＤＲＡＭのデータ入力初段回路における消費電力を削減することができる。
特許文献１に記載されたライトコマンドに応じて入力回路を活性化する技術を、上記実施例１乃至実施例３に記載された半導体装置に組み合わせることが可能である。
この際、データ入力初段回路のうちコマンド信号が入力されるコマンド入力初段回路については、制御信号とかかわり無く活性状態とし、それ以外のデータ入力初段回路についてコマンド信号によって活性化されつつ、さらに実施例１乃至２に示す制御信号生成部によってクロック信号に応答して一定期間のみ活性化するように制御信号によって制御することにより、さらに、消費電力を低減することが可能となる。
上述の各実施例において、入力初段回路を用いて説明してきたが、以下、入力初段回路の具体的回路構成について、説明する。
まず最初に、データ入力初段回路として、Ｐチャネル負荷型差動増幅回路を備えたものについて図１３を参照しつつ説明する。
Ｐチャネル負荷型差動増幅回路を備えたデータ入力初段回路５４は、インバータＩＮＶ１、Ｎ型トランジスタＮ１、Ｎ２、Ｎ４、Ｐ型トランジスタＰ１、Ｐ３、Ｐ５を備えている。
インバータＩＮＶ１は制御信号生成回路からの制御信号を反転して出力し、当該出力は高電位電源ＶＤＤと共通ノードＮ１１との間に接続されたＰ型トランジスタＰ１のゲートに供給される。Ｎ型トランジスタＮ１は、低電位電源ＶＳＳと共通ノードＮ１２との間に接続されそのゲートに制御信号生成回路からの制御信号が供給される。Ｎ型トランジスタＮ２は、共通ノードＮ１２と出力（Ｏｕｔｐｕｔ）との間に接続され入力信号（上述した実施例ではデータ信号）がそのゲートに供給される。Ｐ型トランジスタＰ３は、共通ノードＮ１１と出力との間に接続される。Ｐ型トランジスタＰ５は、共通ノードＮ１１とＰ型トランジスタＰ３のゲートとの間に接続されそのゲートはＰ型トランジスタのＰ３のゲートに接続される。Ｎ型トランジスタＮ４は、共通ノードＮ１２とＰ型トランジスタＰ３のゲートとの間に接続されそのゲートにリファレンス電圧ＶＲＥＦが供給される。
入力信号（上述した実施例ではデータ信号）がそのゲートに供給されるＰ型トランジスタＰ３は、共通ノードＮ１と出力との間に接続される。Ｐ型トランジスタＰ５は、共通ノードＮ１とＰ型トランジスタＰ３のゲートとの間に接続され、そのゲートはＰ型トランジスタのＰ３のゲートに接続される。Ｎ型トランジスタＮ４は、共通ノードＮ２とＰ型トランジスタＰ３のゲートとの間に接続され、そのゲートにリファレンス電圧ＶＲＥＦが供給される。
このように制御信号による制御を行なうことによって、Ｐチャネル負荷型差動増幅回路を備えたデータ入力初段回路５４を介して、高電位電源ＶＤＤと低電位電源ＶＳＳと間に定常的に流れる電流を削減することができ、消費電力を削減することができる。
次に、データ入力初段回路として、Ｎチャネル負荷型差動増幅回路を備えたものについて、図１４を参照しつつ説明する。
Ｎチャネル負荷型差動増幅回路を備えたデータ入力初段回路６４は、インバータＩＮＶ２、Ｎ型トランジスタＮ１、Ｎ３、Ｎ５、Ｐ型トランジスタＰ１、Ｐ２、Ｐ４を備えている。
制御信号は、低電位電源ＶＳＳにソース端子が接続されたＮ型トランジスタＮ１のゲート端子に供給されるとともに、高電位電源ＶＤＤにソース端子が接続されたＰ型トランジスタＰ１のゲート端子にインバータＩＮＶ２を介して供給されている。
インバータＩＮＶ２は、実施例１乃至実施例３に記載された制御信号生成回路からの制御信号を反転して出力し、当該出力は高電位電源ＶＤＤと共通ノードＮ１１との間に接続されたＰ型トランジスタＰ１のゲートに供給される。Ｎ型トランジスタＮ１は、低電位電源ＶＳＳと共通ノードＮ１２との間に接続されそのゲートに制御信号生成回路からの制御信号が供給される。Ｎ型トランジスタＮ３は、共通ノードＮ１２と出力（Ｏｕｔｐｕｔ）との間に接続される。Ｎ型トランジスタＮ５は、共通ノード１２とＮ型トランジスタのゲートとの間に接続されそのゲートがＮ型トランジスタのゲートに接続される。Ｐ型トランジスタＰ２は共通ノードＮ１１と出力（Ｏｕｔｐｕｔ）との間に接続されそのゲートに入力信号が供給される。Ｐ型トランジスタＰ４は共通ノードＮ１１とＮ型トランジスタＮ３のゲートとの間に接続されそのゲートにリファレンス電圧ＶＲＥＦが供給される。
このように、制御信号による制御を行なうことによって、Ｎチャネル方負荷型差動増幅回路を備えたデータ入力初段回路６４を介して、高電位電源ＶＤＤと低電位電源ＶＳＳと間に定常的に流れる電流を削減することができ、消費電力を削減することができる。
さらに、データ入力初段回路として、Ｎチャネル負荷型差動増幅回路とＰチャネル負荷型差動増幅回路とを備えたものについて、図１５を参照して説明する。
Ｎチャネル負荷型差動増幅回路及びＰチャネル負荷型差動増幅回路を備えたデータ入力初段回路７４は、インバータＩＮＶ３、Ｎ型トランジスタＮ１〜Ｎ５、Ｐ型トランジスタＰ１〜Ｐ５を備えている。
制御信号は、低電位電源ＶＳＳにソース端子が接続されたＮ型トランジスタＮ１のゲート端子に接続されるとともに、高電位電源ＶＤＤにソース端子が接続されたＰ型トランジスタＰ１のゲート端子にインバータＩＮＶ３を介して接続されている。
インバータＩＮＶ３は、実施例１乃至実施例３に記載された制御信号生成回路からの制御信号を反転して出力し、当該出力は高電位電源ＶＤＤと共通ノードＮ２１との間に接続されたＰ型トランジスタＰ１のゲートに供給される。Ｎ型トランジスタＮ１は、低電位電源ＶＳＳと共通ノードＮ２２との間に接続されゲートに制御信号が供給される。入力信号をそのゲートに受けるＮ型トランジスタＮ２及びＰ型トランジスタＰ３は、共通ノードＮ２１とＮ２２との間に直列に接続されトランジスタ同士の接続点は共通ノードＮ２３を介して出力（Ｏｕｔｐｕｔ）に接続される。Ｎ型トランジスタＮ４とＰ型トランジスタＰ５は、共通ノードＮ２１とＮ２２との間に直列に接続されトランジスタ同士の接続点は出力に接続されると共にそれぞれのゲートは共通ノードＮ２４に接続される。Ｐ型トランジスタＰ２及びＮ型トランジスタＮ３は、共通ノード２１と共通ノードＮ２２との間に直列に接続されトランジスタ同士の接続点は共通ノードＮ２５に接続されると共に夫々のゲートは共通ノードＮ２４に接続される。なお、共通ノードＮ２４とＮ２５とは電気的に接続されている。
Ｐ型トランジスタＰ４とＮ型トランジスタＮ５は、共通ノードＮ２１と共通ノードＮ２２との間に直列に接続され、トランジスタ同士の接続点は共通ノードＮ２５に接続されると共に夫々のゲートにはリファレンス電圧ＶＲＥＦが供給される。
本入力初段回路においても、Ｎチャネル負荷型差動増幅回路及びＰチャネル負荷型差動増幅回路から構成される入力初段回路７４を介して、高電位電源ＶＤＤと低電位電源ＶＳＳと間に定常的に流れる電流を削減することができ、消費電力を削減することができる。
また、データ入力初段回路として、インバータ型増幅回路を備えたものについて、図１６を参照して説明する。データ入力初段回路８４は、インバータＩＮＶ４、Ｎ型トランジスタＮ１、Ｐ型トランジスタＰ１、および、インバータ型増幅器ＩＮＶ５を備えている。
制御信号は、低電位電源ＶＳＳにソース端子が接続されたＮ型トランジスタＮ１のゲート端子にインバータＩＮＶ４を介して接続されるとともに、高電位電源ＶＤＤにソース端子が接続されたＰ型トランジスタＰ１のゲート端子に接続されている。
インバータ型増幅器を備えたデータ入力初段回路８４は、ゲートに制御信号が供給されるＰ型トランジスタＰ１、入力端に入力信号を受け反転増幅して出力するインバータ型増幅器ＩＮＶ５及びＮ型トランジスタＮ１が高電位電源ＶＤＤと低電位電源ＶＳＳとの間に直列に接続されて構成されている。
本実施例では、リーク電流を防ぐことにより、データ入力初段回路６４における消費電力を削減することができる。
なお、データ入力初段回路とは、クロック信号以外の信号（例えばデータ信号）を受信する入力初段回路をいう。データ入力初段回路として、例えば、半導体記憶装置におけるクロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ、データストローブ信号ＤＱＳが入力される回路が挙げられる。
また、各実施例においては、一例として入力初段回路を備えた半導体装置について説明したが、半導体装置への初段の入力回路にかかわらず、半導体装置内部に設けられるさまざまな入力回路に適用可能であることはいうまでもない。
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０、３０ 制御信号生成部
１１、３１、５１、６１、７１、８１ 遅延回路
１２、３２、５２、６２、７２、８２ 制御信号生成回路
１４、２４、３４、５４、６４、７４、８４ データ入力初段回路
２６ クロック入力初段回路
２７ クロック入力後段回路
２５ データ入力後段回路
３５ ディレイライン
３７ ディレイロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）
２８、４８ 内部回路
２０１ クロック信号入力端子
２０２ データ入力端子
Ｄ、Ｄ１〜ＤＮ，ＴＡＰ 遅延素子（ディレイ素子）
ＩＮＶ１〜ＩＮＶ５ インバータ
Ｎ１〜Ｎ５ Ｎ型トランジスタ
Ｎ１１、Ｎ１２、Ｎ２１〜Ｎ２５ 共通ノード
Ｐ１〜Ｐ５ Ｐ型トランジスタ
ＶＤＤ 高電位電源
ＶＳＳ 低電位電源
ＶＲＥＦ リファレンス電圧

Claims (16)

  1. クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成すると共にそれ以外の期間において非活性状態となる制御信号を出力する制御信号生成回路と、
    前記制御信号を受信し、前記制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、非活性状態の期間においてデータ信号を受信しない非活性状態に制御されるデータ入力回路と、を備えていることを特徴とする半導体装置。
  2. 前記制御信号生成回路は、前記クロック信号を所定時間遅延させた遅延信号が第１のレベルである期間に前記制御信号を活性状態とし、前記遅延信号が第２のレベルである期間に前記制御信号を非活性状態とすることを特徴とする、請求項１に記載の半導体装置。
  3. 前記クロック信号を所定時間遅延させて出力する遅延回路を備えていることを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記遅延回路は、複数の遅延素子を有するディレイロックループのディレイラインであり、
    前記複数の遅延素子は、それぞれ前記クロック信号を所定時間遅延させた信号を出力し、
    前記制御信号生成回路は、前記複数の遅延素子から出力された信号を組み合わせて前記制御信号を生成することを特徴とする、請求項３に記載の半導体装置。
  5. 前記制御信号生成回路は、前記複数の遅延素子のうちの前記ディレイロックループがロックしたときの出力信号を出力する遅延素子よりも前段に設けられた遅延素子から出力された信号と、該出力信号を出力する遅延素子よりも後段に設けられた遅延素子から出力された信号との間で排他的論理和を求め、求めた排他的論理和がハイレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項４に記載の半導体装置。
  6. 前記制御信号生成回路は、前記複数の遅延素子のうちの前記ディレイロックループがロックしたときの出力信号を出力する遅延素子よりも前段に設けられた遅延素子から出力された信号と、該出力信号を出力する遅延素子よりも後段に設けられた遅延素子から出力された信号のうちの一方の信号を論理反転した信号と他方の信号との間で論理積を求め、求めた論理積がハイレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項４に記載の半導体装置。
  7. 前記データ入力回路は、前記データ信号を増幅して出力する増幅回路であることを特徴とする、請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記増幅回路は、Ｐチャネル負荷型差動回路、Ｎチャネル負荷型差動増幅回路、および、インバータ型増幅回路の少なくともいずれかを備えていること特徴とする、請求項７に記載の半導体装置。
  9. メモリセルをさらに備え、
    前記データ入力回路は、前記メモリセルに対するデータ信号を受信することを特徴とする、請求項１ないし８のいずれか１項に記載の半導体装置。
  10. 前記データ入力回路は、アドレスバッファ、入力バッファ、および、メインコントロール回路（クロック発生回路）のうちのロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳを受信する回路のうちの少なくともいずれかであることを特徴とする、請求項９に記載の半導体装置。
  11. クロック信号を所定時間遅延させる遅延工程と、
    所定時間遅延させたクロック信号を参照して、もとのクロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成する生成工程と、
    データ入力回路が、前記制御信号が活性状態である期間においてデータ信号を受信可能な待機状態を保持し、それ以外の期間において停止状態を保持する工程と、を含むことを特徴とする半導体装置の制御方法。
  12. 前記生成工程において、前記クロック信号を所定時間遅延させた信号がロウレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項１１に記載の半導体装置の制御方法。
  13. 前記生成工程において、前記クロック信号を所定時間遅延させた信号がハイレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項１１に記載の半導体装置の制御方法。
  14. 前記遅延工程において、ディレイロックループのディレイラインに含まれる複数の遅延素子がそれぞれ前記クロック信号を所定時間遅延させた信号を出力し、
    前記生成工程において、前記複数の遅延素子から出力された信号を組み合わせて前記制御信号を生成することを特徴とする、請求項１１に記載の半導体装置の制御方法。
  15. 前記生成工程において、前記複数の遅延素子のうちの前記ディレイロックループがロックしたときの出力信号を出力する遅延素子よりも前段に設けられた遅延素子から出力された信号と、該出力信号を出力する遅延素子よりも後段に設けられた遅延素子から出力された信号との間で排他的論理和を求め、求めた排他的論理和がハイレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項１４に記載の半導体装置の制御方法。
  16. 前記生成工程において、前記複数の遅延素子のうちの前記ディレイロックループがロックしたときの出力信号を出力する遅延素子よりも前段に設けられた遅延素子から出力された信号と、該出力信号を出力する遅延素子よりも後段に設けられた遅延素子から出力された信号のうちの一方の信号を論理反転した信号と他方の信号との間で論理積を求め、求めた論理積がハイレベルである期間に前記制御信号を活性状態とし、それ以外の期間に前記制御信号を非活性状態とすることを特徴とする、請求項１４に記載の半導体装置の制御方法。
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Families Citing this family (2)

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KR102520496B1 (ko) * 2019-01-03 2023-04-11 삼성전자주식회사 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326488A (ja) 1997-05-26 1998-12-08 Hitachi Ltd 半導体集積回路装置
JP3853513B2 (ja) 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
JP3028949B1 (ja) * 1998-11-12 2000-04-04 日本電気アイシーマイコンシステム株式会社 半導体記憶装置とその形成方法及びその方法を記録した記録媒体
JP3973308B2 (ja) 1998-11-27 2007-09-12 富士通株式会社 セルフタイミング制御回路を内蔵する集積回路装置
JP3416083B2 (ja) * 1999-08-31 2003-06-16 株式会社日立製作所 半導体装置
JP2003331577A (ja) 2002-05-09 2003-11-21 Fujitsu Ltd 半導体記憶装置
US7327620B2 (en) * 2004-06-10 2008-02-05 Mircon Technology, Inc. Differential input buffer for receiving signals relevant to low power
JP4771432B2 (ja) 2007-09-25 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置
US7755404B2 (en) * 2008-02-05 2010-07-13 Micron Technology, Inc. Delay locked loop circuit and method
US8824223B2 (en) * 2008-02-05 2014-09-02 SK Hynix Inc. Semiconductor memory apparatus with clock and data strobe phase detection
KR101046997B1 (ko) * 2009-02-12 2011-07-06 주식회사 하이닉스반도체 데이터 입력회로

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