JP2012004170A - Method of manufacturing semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるリソグラフィ技術に適用して有効な技術に関する。 The present invention relates to a technique effective when applied to a lithography technique in a method for manufacturing a semiconductor integrated circuit device (or a semiconductor device).
日本特開２００３−３３２３１３号公報（特許文献１）には、単層レジストによるドライエッチング後のレジスト膜の除去工程において、最初に遠紫外線を照射した後、プラズマアッシングまたは剥離液によりレジスト膜を除去する技術が開示されている。ここで、遠紫外線の照射は、照射により生成したオゾンによって、レジストを構成する有機物の結合を切断する作用がある。 In Japanese Patent Application Laid-Open No. 2003-332313 (Patent Document 1), in the step of removing a resist film after dry etching with a single layer resist, after first irradiating far ultraviolet rays, the resist film is removed by plasma ashing or a stripping solution. Techniques to do this are disclosed. Here, irradiation with far ultraviolet rays has an action of cutting bonds of organic substances constituting the resist by ozone generated by irradiation.
日本特開２００９−１７０５５４号公報（特許文献２）または国際公開第２００９／８７９５８号パンフレット（特許文献３）には、高濃度のイオン注入のマスクとして使用され、硬化したレジスト膜を除去する工程において、まず、レジスト表面の硬化層を酸化処理により酸化し、続いて、レジスト溶剤によりレジスト膜を膨潤させ、最後に、同溶剤により、レジスト膜を除去する技術が開示されている。ここで、酸化処理は、エキシマランプの照射により、オゾンを発生させて、それにより硬化層を酸化させるものである。 Japanese Patent Application Laid-Open No. 2009-170554 (Patent Document 2) or International Publication No. 2009/87958 (Patent Document 3) uses a mask for high-concentration ion implantation and removes a cured resist film. First, a technique is disclosed in which a cured layer on a resist surface is oxidized by an oxidation treatment, followed by swelling the resist film with a resist solvent, and finally removing the resist film with the solvent. Here, the oxidation treatment is to generate ozone by irradiating an excimer lamp and thereby oxidize the hardened layer.
日本特開２００８−３９８１５号公報（特許文献４）または、これに対応する米国特許公開２００８−３２２３１号公報（特許文献５）には、上層にシリコンを含まない感光性レジスト膜、中間にシリコンを含む中間膜、および、下層に有機系の下地膜を有する三層レジストを使用するリソグラフィプロセスが開示されている。 In Japanese Unexamined Patent Application Publication No. 2008-39815 (Patent Document 4) or US Patent Publication No. 2008-322231 (Patent Document 5) corresponding thereto, a photosensitive resist film containing no silicon in the upper layer and silicon in the middle is disclosed. A lithographic process is disclosed that uses a three-layer resist having an intermediate film including the organic film and an organic base film as a lower layer.
日本特開２００５−３１１３５０号公報（特許文献６）には、上層に感光性レジスト膜、中間にＳＯＧ膜、および、下層に厚いレジスト膜を有する三層レジストを使用するリソグラフィプロセスが開示されている。 Japanese Unexamined Patent Application Publication No. 2005-31350 (Patent Document 6) discloses a lithography process using a three-layer resist having a photosensitive resist film as an upper layer, an SOG film as an intermediate layer, and a thick resist film as a lower layer. .
近年、半導体回路パターンの微細化は、光リソグラフィ技術の進展によるところが大きく、それは主に露光光源の短波長化によりもたらされてきた。しかし、単なる短波長露光装置の価格の高騰による経済的問題のみならず、短波長リソグラフィ技術に必要となる装置、材料、マスク等の多岐にわたる技術課題を解消すること自体の難易度が高く、短波長化以外の方法によるパターンの微細化の検討が多方面で進められている。
３２ｎｍノードデバイスの製造には、高屈折率液体を用いたＮＡ１．６近傍の液浸リソグラフィまたは、波長１３．５ｎｍのＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）露光技術レベルの解像性が必要とされるが、現状の両の技術的完成度を考慮すると、市場ニーズに開発が間に合わない恐れがある。また、ＥＵＶ露光技術は、巨額の投資が必要なため、通常の規模のウエハラインには不向きであるとも見られている。そこで、本願発明者等は、水または高屈折率液体を用いた液浸ＡｒＦエキシマレーザ露光の延命を図るため、多層レジスト技術の量産への適用上の問題点を検討した。その結果、量産プロセスにおいては、多層レジストパターンの再生時等に、多層レジスト膜の中間膜であるシリコン含有レジスト膜を除去する必要があるが、シリコンを含有するため通常のレジスト剥離液や酸素プラズマ処理では、除去困難であることが明らかとなった。これは、シリコンを含まないレジスト等の除去液や酸素プラズマによる処理は、通常、シリコンの除去能力が低いからである。また、下層の被加工膜（被加工部材）と元素組成が類似しているため、シリコンを強力に除去する活性種を用いたプラズマ処理が適用できないという制限もある。
In recent years, miniaturization of semiconductor circuit patterns is largely due to the progress of photolithography technology, which has been mainly brought about by shortening the wavelength of the exposure light source. However, it is difficult not only to solve the economic problems caused by the mere rise in the price of short-wavelength exposure equipment, but also to solve various technical issues such as equipment, materials, and masks required for short-wavelength lithography technology. Studies on pattern miniaturization by methods other than wavelength conversion are being promoted in various fields.
The manufacture of a 32 nm node device requires immersion lithography near NA 1.6 using a high refractive index liquid or EUV (Extreme Ultraviolet) exposure technology level resolution at a wavelength of 13.5 nm. Considering both technical perfections, development may not be in time for market needs. Also, the EUV exposure technology is considered unsuitable for a normal scale wafer line because of the huge investment required. Therefore, the inventors of the present application examined problems in applying the multilayer resist technology to mass production in order to extend the life of immersion ArF excimer laser exposure using water or a high refractive index liquid. As a result, in the mass production process, it is necessary to remove the silicon-containing resist film, which is an intermediate film of the multilayer resist film, when the multilayer resist pattern is regenerated. It became clear that the treatment was difficult to remove. This is because a removal solution such as a resist not containing silicon or a treatment with oxygen plasma usually has a low silicon removal capability. In addition, since the elemental composition is similar to that of the lower film to be processed (processed member), there is a limitation that plasma treatment using active species that strongly removes silicon cannot be applied.
本願発明は、これらの課題を解決するためになされたものである。 The present invention has been made to solve these problems.
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。 An object of the present invention is to provide a manufacturing process of a highly reliable semiconductor integrated circuit device.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、本願の一つの発明は、半導体集積回路装置の製造プロセス中におけるウエハ上の多層レジスト膜のシリコン含有中間層の除去工程において、多層レジスト膜に対して、オゾン処理を施した後、薬液を用いたウエット処理を実施するものである。 That is, according to one aspect of the present invention, in the step of removing the silicon-containing intermediate layer of the multilayer resist film on the wafer during the manufacturing process of the semiconductor integrated circuit device, the chemical treatment is performed after the multilayer resist film is subjected to ozone treatment. The used wet processing is performed.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、半導体集積回路装置の製造プロセス中におけるウエハ上の多層レジスト膜のシリコン含有中間層の除去工程において、多層レジスト膜に対して、オゾン処理を施した後、薬液を用いたウエット処理を実施するので、下地の被処理膜に対する悪影響を低減しつつ、シリコン含有中間層を除去することができる。 That is, in the process of removing the silicon-containing intermediate layer of the multilayer resist film on the wafer during the manufacturing process of the semiconductor integrated circuit device, the multilayer resist film is subjected to ozone treatment and then wet treatment using a chemical solution. Therefore, the silicon-containing intermediate layer can be removed while reducing the adverse effect on the underlying film to be processed.
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の被加工膜上に、炭素を主要な成分として含む第１の膜を塗布する工程；
（ｂ）前記第１の膜上に、炭素及びシリコンを主要な成分として含む第２の膜を形成する工程；
（ｃ）前記第２の膜上に、感光性有機レジスト膜を塗布する工程；
（ｄ）前記感光性有機レジスト膜を露光することによって、集積回路パターンを転写する工程；
（ｅ）前記工程（ｄ）の後、前記感光性有機レジスト膜を現像する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１の主面側に対して、オゾンまたはヒドロキシラジカルを含む気相雰囲気中で、酸化処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記第２の膜を薬液により、除去する工程。
1. A method of manufacturing a semiconductor integrated circuit device including the following steps:
(A) The process of apply | coating the 1st film | membrane containing carbon as a main component on the to-be-processed film | membrane on the 1st main surface of a wafer;
(B) forming a second film containing carbon and silicon as main components on the first film;
(C) applying a photosensitive organic resist film on the second film;
(D) transferring the integrated circuit pattern by exposing the photosensitive organic resist film;
(E) a step of developing the photosensitive organic resist film after the step (d);
(F) After the step (e), performing an oxidation process on the first main surface side of the wafer in a gas phase atmosphere containing ozone or hydroxy radicals;
(G) A step of removing the second film with a chemical solution after the step (f).
２．前記１項の半導体集積回路装置の製造方法において、前記被加工膜は、シリコンを主要な成分の一つとして含む膜である。
2. In the method for manufacturing a semiconductor integrated circuit device according to the
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｂ）における前記第２の膜の形成は、塗布により実行される。
3. In the method for manufacturing a semiconductor integrated circuit device according to the
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）における露光は、液浸方式による縮小投影露光によって実行される。
4). 4. In the method for manufacturing a semiconductor integrated circuit device according to any one of
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｇ）の後、前記ウエハの前記第１の主面側に対して、気相雰囲気中で、酸素プラズマ処理を施すことにより、前記第１の膜を除去する工程。
5). The method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 4 further includes the following steps:
(H) After the step (g), a step of removing the first film by performing an oxygen plasma treatment in a gas phase atmosphere on the first main surface side of the wafer.
６．前記５項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）の後、再び前記工程（ａ）から（ｅ）を実行する工程；
（ｊ）前記工程（ｉ）の後、現像された前記有機レジスト膜をマスクとして、前記第２の膜をパターニングする工程；
（ｋ）パターニングされた前記第２の膜をマスクとして、前記第１の膜をパターニングする工程；
（ｌ）前記工程（ｋ）の後、前記第１の膜および前記第２の膜がある状態で、前記被加工膜のドライエッチングを開始することによって、前記被加工膜を加工する工程。
6). The method for manufacturing a semiconductor integrated circuit device according to the
(I) A step of performing the steps (a) to (e) again after the step (h);
(J) after the step (i), patterning the second film using the developed organic resist film as a mask;
(K) patterning the first film using the patterned second film as a mask;
(L) A step of processing the film to be processed by starting dry etching of the film to be processed with the first film and the second film after the step (k).
７．前記６項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｍ）前記工程（ｌ）の後、前記ウエハの前記第１の主面側に対して、気相雰囲気中で、酸素プラズマ処理を施すことにより、前記第１の膜を除去する工程。
7). The method for manufacturing a semiconductor integrated circuit device according to the
(M) After the step (l), a step of removing the first film by performing oxygen plasma treatment in a gas phase atmosphere on the first main surface side of the wafer.
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記被加工膜は、シリコン及び酸素を主要な成分として含む膜である。 8). 8. The method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 7, wherein the film to be processed is a film containing silicon and oxygen as main components.
９．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記被加工膜は、炭素、シリコン及び酸素を主要な成分として含む膜である。 9. 8. The method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 7, wherein the film to be processed is a film containing carbon, silicon, and oxygen as main components.
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記被加工膜は、多層埋め込み配線の一つの配線層の層間絶縁膜である。 10. 10. In the method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 9, the processed film is an interlayer insulating film of one wiring layer of a multilayer embedded wiring.
１１．前記１０項の半導体集積回路装置の製造方法において、前記一つの配線層はファイン配線層である。
11. 11. The method for manufacturing a semiconductor integrated circuit device according to the
１２．前記１から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の膜のシリコン含有率は、１５重量％以上、６０重量％以下である。 12 12. In the method of manufacturing a semiconductor integrated circuit device according to any one of 1 to 11, the silicon content of the second film is 15 wt% or more and 60 wt% or less.
１３．前記１から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の膜の炭素含有率は、５０重量％以上、９５重量％以下である。
13. In the method for manufacturing a semiconductor integrated circuit device according to any one of
１４．前記１から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の膜は、オルガノシリケイトを主要な成分として含む。
14 14. In the method for manufacturing a semiconductor integrated circuit device according to any one of
１５．前記１から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）および（ｇ）の工程を２回以上繰り返し実行する。
15. 15. In the method for manufacturing a semiconductor integrated circuit device according to any one of
１６．前記１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）の実行の際、前記ウエハの前記第１の主面側に対して、紫外線を照射する。 16. 16. In the method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 15, the ultraviolet ray is irradiated to the first main surface side of the wafer when the step (f) is executed.
１７．前記１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｆ）の実行の際、前記ウエハに対して、加熱処理を実行する。 17. 16. In the method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 15, heat treatment is performed on the wafer when the step (f) is performed.
１８．前記１から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記薬液は、テトラメチルアンモニウムハイドロオキサイド系水溶液、または硫酸と過酸化水素水を主要な成分として含む溶液である。 18. 18. In the method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 17, the chemical solution is a tetramethylammonium hydroxide aqueous solution or a solution containing sulfuric acid and hydrogen peroxide as main components.
１９．前記１から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記薬液は、プロピレングリコールモノメチルエーテルアセテート、プロピレングリコールモノメチルエーテル、シクロヘキサン、ガンマブチルラクトンまたは、これらの内、二つ以上を含む混合液である。 19. 21. In the method of manufacturing a semiconductor integrated circuit device according to any one of 1 to 18, the chemical solution includes propylene glycol monomethyl ether acetate, propylene glycol monomethyl ether, cyclohexane, gamma butyl lactone, or two or more thereof. It is a mixed solution.
２０．前記１から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記薬液は、プロピレングリコールモノメチルエーテルアセテートおよびプロピレングリコールモノメチルエーテルを主要な成分として含む混合溶媒である。 20. 21. In the method for manufacturing a semiconductor integrated circuit device according to any one of 1 to 18, the chemical solution is a mixed solvent containing propylene glycol monomethyl ether acetate and propylene glycol monomethyl ether as main components.
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。 Further, in the present application, the term “semiconductor device” or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). The one integrated on the silicon substrate). Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, as a typical integrated circuit configuration, a CMIS (Complementary Metal Insulator Semiconductor) integrated circuit represented by a CMOS (Complementary Metal Oxide Semiconductor) integrated circuit combining an N-channel MISFET and a P-channel MISFET. Can be illustrated.
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、十数層程度の構成の埋め込み配線では、Ｍ１からＭ７あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。 A semiconductor process of today's semiconductor integrated circuit device, that is, a LSI (Large Scale Integration) wafer process, is usually performed by carrying a silicon wafer as a raw material to a premetal process (an interlayer insulating film between the lower end of the M1 wiring layer and the gate electrode structure). Etc., contact hole formation, tungsten plug, embedding, etc.) (FEOL (Front End of Line) process) and M1 wiring layer formation, pad opening to the final passivation film on the aluminum-based pad electrode Can be roughly divided into BEOL (Back End of Line) processes up to the formation of the wafer (including the process in the wafer level package process). Among the FEOL processes, the gate electrode patterning process, the contact hole forming process, and the like are microfabrication processes that require particularly fine processing. On the other hand, in the BEOL process, in the via and trench formation process, in particular, in the relatively lower layer local wiring (for example, in the embedded wiring having a structure of about 4 layers, the embedded wiring having a structure of about a dozen layers from M1 to M3, In particular, fine processing is required for fine embedded wiring from M1 to M7. Note that “MN (usually N = 1 to 15)” represents the N-th layer wiring from the bottom. M1 is a first layer wiring, and M3 is a third layer wiring.
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Similarly, “silicon oxide film”, “silicon oxide insulating film”, etc. are not only relatively pure undoped silicon oxide (FS), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide), SiOC (Silicon Oxicarbide) or carbon-doped silicon oxide or OSG (Organosilicate glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) and other coating-type silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。 Note that SiC has similar properties to SiN, but SiON is often rather classified as a silicon oxide insulating film.
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。 The silicon nitride film is frequently used as an etch stop film in SAC (Self-Aligned Contact) technology, and also used as a stress applying film in SMT (Stress Memory Technique).
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor integrated circuit device (same as a semiconductor device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
６．「多層レジストプロセス」は、複数の膜からなるレジスト膜を用い、より上層のレジスト膜のパターンをより下層のレジスト膜に転写し、最下層のレジスト膜パターンを被加工膜に転写することを特徴としており、この目的以外に使用するトップコート等の単なるリソグラフィ補助膜は、原則として、ここで言うレジスト膜ではない。 6). "Multilayer resist process" is characterized by using a resist film consisting of multiple films, transferring the upper resist film pattern to the lower resist film, and transferring the lowermost resist film pattern to the work film. In principle, a simple lithography auxiliary film such as a top coat used for purposes other than this purpose is not a resist film here.
７．本願においては、シロキサン（Ｓｉｌｏｘａｎｅ）系化合物、シリセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系化合物等のシロキサン結合を主要な化学結合とするシリコン含有化合物内、少なくとも側鎖に有機官能基を有し、シリコン、酸素、および炭素を主要な構成要素とするものをオルガノシリケイト（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ）又は、有機珪酸化合物という。 7). In the present application, a silicon-containing compound having a siloxane bond as a main chemical bond, such as a siloxane compound or a silsesquioxane compound, has an organic functional group in at least a side chain, silicon, oxygen Those having carbon as a main constituent are called organosilicates or organosilicate compounds.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
以下の各実施の形態では、本願の多層レジストプロセスをいわゆる３層プロセス（ギャップフィル部材は、ここでは「多層レジスト」の一部とはしていない）を例にとって具体的に説明するが、中間層自体に感光性を持たせて２層プロセスとしたり、中間層と上層の間等に有機ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等の補助的な膜を介在させる４層プロセスとすることもできることは言うまでもない。なお、以下の例では、トップコートを使用しない例を示すが、必要に応じて、トップコートを適用しても良い。通常、トップコート膜は、現像で全部除去されるので、多層レジストの一部とはしていない。また、以下では、銅系埋め込み配線を主な配線構造とするものについて、説明するが、アルミニウム系非埋め込み配線を主な配線構造とするものでもよいことはいうまでもない。 In each of the following embodiments, the multilayer resist process of the present application will be specifically described by taking a so-called three-layer process (the gap fill member is not part of the “multilayer resist” here) as an example. It goes without saying that the layer itself can be made to have a photosensitivity to form a two-layer process, or a four-layer process in which an auxiliary film such as an organic BARC (Bottom Antireflection Coating) film is interposed between the intermediate layer and the upper layer. Yes. In the following example, an example in which a top coat is not used is shown, but a top coat may be applied if necessary. Usually, since the top coat film is entirely removed by development, it is not part of the multilayer resist. In the following description, the copper-based embedded wiring is used as the main wiring structure, but it goes without saying that the aluminum-based non-buried wiring may be used as the main wiring structure.
１．本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例の断面構造の説明（主に図１）
ここでは、４５ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）のＣＭＯＳ−ＳＯＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）デバイスを例にとり説明するが、２８ｎｍテクノロジノード（それ以降や４５ｎｍテクノロジノード以前の製品も含む）やその他のテクノロジノードのＳＯＣ製品やその他のカテゴリーの製品等にも同様に適用できることは言うまでもない。
1. Description of a cross-sectional structure of an example of a target device in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application (mainly FIG. 1)
Here, a CMOS-SOC (Complementary Metal Oxide Semiconductor-System On Chip) device of 45 nm technology node (Technology Node) will be described as an example, but 28 nm technology node (including products after that and 45 nm technology node) and others Needless to say, the present invention can also be applied to SOC products of other technology nodes and products of other categories.
図１は本願の各実施の形態における半導体集積回路装置の製造方法の対象デバイスの一例のチップ断面構造の概要を示すデバイス断面図である。これに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例の断面構造を説明する。 FIG. 1 is a device sectional view showing an outline of a chip sectional structure of an example of a target device of a manufacturing method of a semiconductor integrated circuit device in each embodiment of the present application. Based on this, a cross-sectional structure of an example of a target device in the method for manufacturing a semiconductor integrated circuit device of each embodiment of the present application will be described.
図１に示すように、たとえば、Ｐ型単結晶シリコン基板１（半導体基板領域２１）の表側主面１ａ（第１の主面、すなわち、裏側主面１ｂの反対の面）の表面領域及びその近傍には、ゲート電極５、ソースドレイン領域４等からなるＭＯＳＦＥＴ７が形成されており、このＭＯＳＦＥＴ７は、ＳＴＩ領域３によって、その他のＭＯＳＦＥＴ等の素子から分離されている。半導体基板１の表側主面１ａ上には、プリメタル絶縁膜１１が形成されており、このプリメタル絶縁膜１１（プリメタル領域２２）を貫通するように、タングステンプラグ６が埋め込まれている。
As shown in FIG. 1, for example, a surface region of a front
プリメタル領域２２上には、下から順に、下層配線領域２３（ローカル配線領域）、中間層配線領域２４（セミグローバル配線領域）、上層配線領域２５（グローバル配線領域）、およびパッド層配線領域２６が設けられている。この例の場合、下層配線領域２３は、第１層銅系埋め込み配線Ｍ１、第２層銅系埋め込み配線Ｍ２、第７層銅系埋め込み配線Ｍ７等からなるファイン（Ｆｉｎｅ）配線群であり、各層は層間絶縁膜８、埋め込み配線９等から構成されている（他の配線領域も同じ）。同様に、中間層配線領域２４は、第８層銅系埋め込み配線Ｍ８、第１１層銅系埋め込み配線Ｍ１１等からなるセミファイン（Ｓｅｍｉｆｉｎｅ）配線群である。更に、上層配線領域２５は、第１２層銅系埋め込み配線Ｍ１２および第１３層銅系埋め込み配線Ｍ１３からなるラフ（Ｒｏｕｇｈ）配線群である。最上層であるパッド層配線領域２６は、通常、パッド下タングステンプラグ、アルミニウム系ボンディングパッド２７、ファイナルパッシベーション膜２８、そこに開けられたパッド開口２９等から構成されている。
On the
２．本願の各実施の形態の半導体集積回路装置の製造方法における要部プロセスであるオゾン処理に使用するオゾン処理装置、ならびに、それに続く再生のための残存レジスト除去工程の説明（主に図２）
このセクションでは、再生処理のためのオゾン処理＆残存レジスト除去工程を説明する。
（１）オゾン処理及びオゾン処理装置：
ここでは、図１１、図２３、図３７、及び図４７等で説明するオゾン処理プロセスに使用するオゾン処理の概要を説明する。
2. Description of an ozone treatment apparatus used for ozone treatment, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application, and a subsequent resist removal process for regeneration (mainly FIG. 2)
In this section, the ozone treatment & residual resist removal process for the regeneration process is described.
(1) Ozone treatment and ozone treatment equipment:
Here, an outline of the ozone treatment used in the ozone treatment process described with reference to FIGS. 11, 23, 37, 47 and the like will be described.
図２は本願の各実施の形態の半導体集積回路装置の製造方法におけるオゾン処理に使用するウエハオゾン処理装置の模式断面図である。これに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における要部プロセスであるオゾン処理に使用するオゾン処理装置を説明する。以下の例では、オゾンを含む気相雰囲気中での処理を説明するが、オゾンのほか、たとえば、ヒドロキシラジカルを含む気相雰囲気中で処理しても同様の効果が得られる。 FIG. 2 is a schematic cross-sectional view of a wafer ozone treatment apparatus used for ozone treatment in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application. Based on this, an ozone treatment apparatus used for ozone treatment, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application, will be described. In the following example, processing in a gas phase atmosphere containing ozone will be described, but the same effect can be obtained by processing in a gas phase atmosphere containing hydroxy radicals in addition to ozone.
図２に示すように、オゾン処理装置５１は、オゾン発生部５２（内部のガス圧は、ウエハ処理部よりも若干高めに設定されている）とウエハ処理チャンバ５４に分かれており、その間には、ゲートバルブ５３が設けられている。処理時には、ウエハ処理チャンバ５４は、一定の気圧（たとえば、ほぼ常圧）に保持されるようになっており、多層レジスト膜１５（この場合は、主に、下層レジスト膜１５ａおよび中間層レジスト膜）が形成されたウエハ１は、ホットプレート（処理時温度は、たとえば、摂氏８０度から３００度程度が好適である。この加熱処理は、必須ではないが、実施しない場合は、その分、処理時間を延長する必要がある）を兼ねたウエハステージ５５上に、表側主面１ａを上に向けてセットされる。ウエハ１の上方には、ＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）光ランプ５６が設けられている（ＵＶ光照射は、必須ではないが、実施しない場合は、その分、処理時間を延長する必要がある）。オゾン発生部５２の誘電体バリア放電部５８で作られたオゾンを含むガスは気圧の差を利用して、ウエハ処理チャンバ５４へ輸送され、その後、排気口５７から排出される。オゾンソースガス５９としては、酸素ガスが好適であるが、各種の添加ガスを添加することができる。ただし、酸素ガスを主要な組成とするガスであることが、オゾン濃度を上げる観点から望ましい。
As shown in FIG. 2, the
ウエハ処理チャンバ５４内のオゾン濃度としては、たとえば３０ｇ/Ｎｍ３から４５０ｇ/Ｎｍ３程度が好適であり、処理時間を短縮するためには、１８０ｇ/Ｎｍ３から４５０ｇ/Ｎｍ３程度が更に好適である。この濃度を、典型的な酸素プラズマ処理の濃度と比較すると、おおよそ、以下のようになる。すなわち、１３３パスカルの酸素ガスに１３．５６ＭＨｚの高周波電力を印加した場合、オゾン濃度は、精々、１．９ｇ/Ｎｍ３程度と考えられるから、オゾン処理の場合と比較して、一桁以上、低い濃度である。
The ozone concentration in the
一方、オゾン処理時間としては、たとえば１分から１２０分程度が好適と考えられるが、量産効率を考慮すると、１分から３０分程度が更に好適である。 On the other hand, as the ozone treatment time, for example, about 1 minute to 120 minutes is considered preferable, but considering the mass production efficiency, about 1 minute to 30 minutes is more preferable.
セクション３から６で使用したオゾン処理の条件は、特にそうでない旨明示した場合を除き、以下の標準的なオゾン処理条件、すなわち、オゾン濃度：１８０ｇ/Ｎｍ３程度、ウエハ温度（ホットプレート温度）：摂氏１０５度程度、処理時間３分程度（１８０秒程度）、紫外線ランプ：オン状態である。
（２）オゾン処理後の中間層レジスト膜除去および中間層レジスト膜除去後の下層レジスト膜除去：
オゾン処理の後、たとえば図７で説明するようなアルカリ現像液等のレジスト剥離液等を用いて、残存する中間層レジスト膜１５ｂの除去が行われる（再生処理等としての中間層レジスト膜除去工程）。更に、通常の酸素プラズマ処理（アッシング処理）等により、残存する下層レジスト膜１５ａが除去される（再生処理等としての下層レジスト膜除去工程）。
The ozone treatment conditions used in
(2) Intermediate layer resist film removal after ozone treatment and lower layer resist film removal after intermediate layer resist film removal:
After the ozone treatment, the remaining intermediate layer resist
この再生処理としての中間層レジスト膜除去工程に用いるレジスト剥離液（薬液）としては、テトラメチルアンモニウムハイドロオキサイド（略称ＴＭＡＨ：Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｏｘｉｄｅ）系水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）等のアルカリ現像液等が好適である。処理条件としては、たとえば、液温：摂氏２５度程度（常温）、処理時間：２分程度（セクション６の実験条件と同じ、以下も同じ）を例示することができる。
As a resist stripping solution (chemical solution) used in the intermediate layer resist film removing step as the regeneration treatment, an alkali such as a tetramethylammonium hydroxide (abbreviation TMAH: Tetramethylammonium hydroxide) aqueous solution (for example, a TMAH concentration of about 2.38 wt%) is used. A developer or the like is preferred. Examples of the processing conditions include liquid temperature: about 25 degrees Celsius (room temperature), processing time: about 2 minutes (same as the experimental conditions in
このようなアルカリ現像液以外としては、たとえばプロピレングリコールモノメチルエーテルアセテート（略称ＰＧＭＥＡ：Ｐｒｏｐｙｌｅｎｅｇｌｙｃｏｌｍｏｎｏｍｅｔｈｙｌ ｅｔｈｅｒａｃｅｔａｅ）とプロピレングリコールモノメチルエーテル（略称ＰＧＭＥ：Ｐｒｏｐｙｌｅｎｅｇｌｙｃｏｌｍｏｎｏｍｅｔｈｙｌ ｅｔｈｅｒ）の重量比７：３混合溶媒、すなわち、プロピレングリコールモノメチルエーテルアセテートおよびプロピレングリコールモノメチルエーテルを主要な成分として含む混合溶媒（処理条件としては、たとえば、液温：摂氏２５度程度、処理時間：２分程度）や、過酸化水素水と硫酸の混合水溶液（たとえば、重量比１：０．５程度）等を例示することができる（処理条件としては、たとえば、液温：摂氏１２０度程度、処理時間：１分程度）。更に、一般に、プロピレングリコールモノメチルエーテルアセテート、プロピレングリコールモノメチルエーテル、シクロヘキサン、ガンマブチルラクトンまたは、これらの内、二つ以上を含む混合液等（無極性有機溶媒等）を例示することができる。 Examples of such an alkali developer include propylene glycol monomethyl ether acetate (abbreviation PGMEA: Propyleneglycol etherether) and propylene glycol monomethyl ether (abbreviation PGME: Propyleneglycol ether ether) in a 7: 3 mixed solvent, that is, propylene glycol monomethyl ether. A mixed solvent containing acetate and propylene glycol monomethyl ether as main components (processing conditions are, for example, liquid temperature: about 25 degrees Celsius, processing time: about 2 minutes), a mixed aqueous solution of hydrogen peroxide and sulfuric acid (for example, (Weight ratio of about 1: 0.5) and the like can be exemplified (processing conditions include, for example, liquid temperature: Celsius) 120 degree, processing time: about 1 minute). Furthermore, generally, propylene glycol monomethyl ether acetate, propylene glycol monomethyl ether, cyclohexane, gamma butyl lactone, or a mixed solution containing two or more of these (nonpolar organic solvent etc.) can be exemplified.
なお、セクション６に示すように、オゾン処理とその後の薬液処理の組み合わせを２度以上繰り返すと、更に良好な除去特性が得られる。
As shown in
３．本願の各実施の形態の半導体集積回路装置の製造方法における露光工程に使用する液浸露光装置の説明（主に図５８から図６０）
ここでは、図６、図１８、図３２、および図４２等で説明する縮小投影露光に使用する液浸露光装置について簡単に説明する。なお、本願で説明する技術は、液浸方式以外の露光にも適用できることは言うまでもない。ここでは、ノッチ３１（図５９）を有する３００φウエハを例にとって説明するが、対象とするウエハの径は、２００ファイでも４５０ファイでも、その他でも良い。なお、言うまでもないことであるが、ノッチ３１は、オリエンテーションフラットであっても良い。また、露光方式は、ステップアンドスキャン方式に限らない。
3. Description of immersion exposure apparatus used for exposure process in manufacturing method of semiconductor integrated circuit device of each embodiment of the present application (mainly FIG. 58 to FIG. 60)
Here, an immersion exposure apparatus used for the reduced projection exposure described with reference to FIGS. 6, 18, 32, and 42 will be briefly described. Needless to say, the technique described in the present application can be applied to exposure other than the immersion method. Here, a 300φ wafer having a notch 31 (FIG. 59) will be described as an example, but the diameter of the target wafer may be 200 phi, 450 phi, or others. Needless to say, the
図５８は本願の各実施の形態の半導体集積回路装置の製造方法における縮小投影露光に使用する露光装置の要部模式断面図である。図５９は図５８の露光装置のステップ動作を説明するためのウエハ全体上面図である。図６０は図５８の露光装置のステップ＆スキャン動作を説明するためのウエハ部分拡大上面図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の製造方法における露光工程に使用する液浸露光装置の一例を説明する。 FIG. 58 is a schematic cross-sectional view of the relevant part of an exposure apparatus used for reduced projection exposure in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application. FIG. 59 is a top view of the entire wafer for explaining the step operation of the exposure apparatus of FIG. FIG. 60 is an enlarged top view of a wafer portion for explaining the step & scan operation of the exposure apparatus of FIG. Based on these, an example of an immersion exposure apparatus used in the exposure process in the method of manufacturing a semiconductor integrated circuit device according to each embodiment of the present application will be described.
図５８に示すように、ステップアンドスキャン液浸縮小投影露光装置６０（縮小率は、たとえば、４：１）内のウエハステージ６１上に多層レジスト膜１５（この場合は、下層レジスト膜１５ａ、中間層レジスト膜１５b、上層レジスト膜１５ｃ等からなる）が形成されたウエハ１が、その表側主面１ａを上に向けた状態で真空吸着されている。ウエハ１の上方には、たとえば、反射屈折投影光学系（Ｃａｔａｄｉｏｐｔｒｉｃ Ｓｙｓｔｅｍ）等で構成された投影光学系６３（屈折投影光学系、反射投影光学系などでもよい）およびレチクル６７を保持したレチクルホルダ６６が設けられている。ＡｒＦエキシマレーザ光６８（１９３ｎｍ露光光）は、集積回路パターン６９が設けられたレチクル６７を透過して、投影光学系６３によって、多層レジスト膜１５上に、集積回路パターン６９の実像を結像するようになっている。露光の際には、ウエハステージ６１とレチクルホルダ６６は、反対方向に平行移動するようになっており、このとき、鏡筒６４とウエハ１の間には、液浸用液体６２（ここでは、水を主要な成分とするものについて説明するが、水よりも誘電率の高い高誘電率液体であっても良い）が介在するようになっている。この鏡筒６４内には、通常、数十枚の投影レンズ６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅと複数の反射鏡が設置されている。
As shown in FIG. 58, a multilayer resist film 15 (in this case, a lower resist
次に、これを用いた一般的な露光動作を図５９及び図６０により説明する。図５９に示すように、主にショット領域３２（単位露光領域）ごとのステップ移動によって、ステップパス３３に沿ってウエハ１の全有効領域を露光する。図６０に示すように、単位露光領域３２には、通常、１または複数のチップ領域２が含まれる。単位露光領域３２内のスキャンは、スリット状露光帯３５（通常はウエハが移動）が直線的なスキャンパス３４に沿って相対的に平行移動することによって行われる。スキャンパス３４は、通常、前後の単位露光領域３２で逆向きとなる。
Next, a general exposure operation using this will be described with reference to FIGS. As shown in FIG. 59, the entire effective area of the
４．本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部の説明（主に図３から図２８）
埋め込み配線プロセス、具体的にはデュアルダマシンプロセス（Ｄｕａｌ ＤａｍａｓｃｅｎｅＰｒｏｃｅｓｓ）は、各種の処理手順で実行可能であるが、本願では、代表的なビアファーストプロセス（本セクション）およびトレンチファーストプロセス（次セクション）に本願の多層レジストプロセスを適用した例を説明する。従って、他の処理手順についても、ほぼそのまま適用できることは言うまでもない。
4). Description of the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application (mainly FIGS. 3 to 28)
The embedded wiring process, specifically the dual damascene process (Dual Damascene Process) can be executed by various processing procedures. In this application, the typical via first process (this section) and the trench first process (next section) are used. An example in which the multilayer resist process of the present application is applied will be described. Therefore, it goes without saying that other processing procedures can be applied almost as they are.
なお、本セクションおよび次セクションでは、第２層銅系埋め込み配線Ｍ２を例にとり具体的に説明するが、埋め込み配線への適用（この場合の被加工膜は、シリコンを主要な成分の一つとして含む膜、シリコンを主要な成分として含む膜、シリコン及び酸素を主要な成分として含む膜、シリコン及び炭素を主要な成分として含む膜、または炭素、シリコン及び酸素を主要な成分として含む膜である）に関しては、その他のデュアルダマシンプロセス層（第２層銅系埋め込み配線Ｍ２〜第１３層銅系埋め込み配線Ｍ１３）、シングルダマシンプロセス層（第１層銅系埋め込み配線Ｍ１）等へも、ほぼ、そのまま適用できる。ただし、通常のレジストプロセスと比較して、工程数が増加するので、ファインプロセス（たとえば、第１層銅系埋め込み配線Ｍ１〜第７層銅系埋め込み配線Ｍ７）に好適である。埋め込み配線以外では、被加工層の少なくとも一つの層の材料構成がシリコンを主要な成分の一つであるものに好適である。例を挙げれば、ＳＴＩパターニングプロセス、ゲート電極（ポリシリコン層を含む多層構造を含む）パターニングプロセス（ゲートファーストプロセスおよびゲートラストプロセスを含む）等に好適である。 In this section and the next section, the second-layer copper-based embedded wiring M2 will be specifically described as an example. However, application to the embedded wiring (in this case, the film to be processed has silicon as one of main components). A film containing silicon as a main component, a film containing silicon and oxygen as main components, a film containing silicon and carbon as main components, or a film containing carbon, silicon and oxygen as main components) As for other dual damascene process layers (second-layer copper-based buried wiring M2 to thirteenth-layer copper-based buried wiring M13), single damascene process layers (first-layer copper-based buried wiring M1), etc., as they are. Applicable. However, since the number of steps increases as compared with a normal resist process, it is suitable for fine processes (for example, the first layer copper-based embedded wiring M1 to the seventh layer copper-based embedded wiring M7). Other than the embedded wiring, the material structure of at least one layer of the layer to be processed is suitable for a material in which silicon is one of the main components. For example, it is suitable for an STI patterning process, a gate electrode (including a multilayer structure including a polysilicon layer) patterning process (including a gate first process and a gate last process), and the like.
図３は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビアファーストプロセスにおける第２層層間絶縁膜形成完了時点）である。図４は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用下層レジスト膜塗布工程）である。図５は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜塗布工程）である。図６は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用上層レジスト膜塗布工程）である。図７は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用上層レジスト膜現像工程）である。図８は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜パターニング工程）である。図９は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（正常箇所のビア形成用下層レジスト膜パターニング完了時点）である。図１０は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（不良箇所のビア形成用上層レジスト現像処理完了時点）である。図１１は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜に対するオゾン処理工程）である。図１２は本願の実施の形態１の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア開口工程）である。図１３は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用下層レジスト膜除去工程）である。図１４は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ギャップフィル膜塗布工程）である。図１５は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ギャップフィル膜エッチバック工程）である。図１６は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用下層レジスト膜塗布工程）である。図１７は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜塗布工程）である。図１８は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用上層レジスト膜塗布工程）である。図１９は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用上層レジスト膜現像工程）である。図２０は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜パターニング工程）である。図２１は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（正常箇所のトレンチ形成用下層レジスト膜パターニング完了時点）である。図２２は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（不良箇所のトレンチ形成用上層レジスト現像完了時点）である。図２３は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜に対するオゾン処理工程）である。図２４は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ開口工程）である。図２５は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用下層レジスト膜除去工程）である。図２６は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア底エッチストップ膜除去工程）である。図２７は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（配線金属埋め込み工程）である。図２８は本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（メタルＣＭＰ工程）である。これらに基づいて、本願の実施の形態１（ビアファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を説明する。 FIG. 3 is a device cross-sectional view (at the time of completion of the formation of the second interlayer insulating film in the via first process) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. . FIG. 4 is a device cross-sectional view (via forming lower layer resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 5 is a device cross-sectional view (via forming intermediate layer resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 6 is a device sectional view (via forming upper resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 7 is a device cross-sectional view (via formation upper resist film developing step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 8 is a device cross-sectional view (via forming intermediate layer resist film patterning step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 9 is a device cross-sectional view (at the time of completion of patterning of a lower-layer resist film for forming a via at a normal location) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 10 is a device cross-sectional view (at the time of completion of the upper-layer resist developing process for forming a via in a defective portion) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 11 is a device cross-sectional view (ozone treatment step for via forming intermediate layer resist film) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 12 is a device cross-sectional view (via opening step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present application. FIG. 13 is a device cross-sectional view (via forming lower resist film removing step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 14 is a device cross-sectional view (gap fill film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 15 is a device cross-sectional view (gap fill film etch-back step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 16 is a device cross-sectional view (trench forming lower layer resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 17 is a device cross-sectional view (trench forming intermediate layer resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 18 is a device cross-sectional view (upper resist film coating step for trench formation) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 19 is a device cross-sectional view (trench forming upper resist film developing step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 20 is a device cross-sectional view (trench forming intermediate layer resist film patterning step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 21 is a device cross-sectional view (at the time of completing the patterning of the lower-layer resist film for forming a trench at a normal location) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 22 is a device cross-sectional view (at the time of completion of developing the upper resist for forming a trench in a defective portion) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 23 is a device sectional view showing an essential part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application (ozone treatment process for the trench forming intermediate layer resist film). FIG. 24 is a device cross-sectional view (trench opening process) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 25 is a device cross-sectional view (trench forming lower layer resist film removing step) showing the principal part of the wafer process in the manufacturing method of the semiconductor integrated circuit device of the first embodiment (via first process) of the present application. FIG. 26 is a device cross-sectional view (via bottom etch stop film removal step) showing the main part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 27 is a device sectional view (wiring metal embedding step) showing a principal part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. FIG. 28 is a device cross-sectional view (metal CMP process) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the first embodiment (via first process) of the present application. Based on these, the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment (via first process) of the present application will be described.
図３に示すように、第１層層間絶縁膜１２内に第１層銅系埋め込み配線Ｍ１を形成した後、たとえば、ウエハ１の表側主面１ａ側のほぼ全面に、プラズマＣＶＤ等により、エッチストップ絶縁膜１３（拡散バリア絶縁膜）として、たとえば、ＳｉＣＮ膜（たとえば厚さ５０ｎｍ程度）を成膜する。続いて、ＳｉＣＮ膜１３上のウエハ１の表側主面１ａ側のほぼ全面に、プラズマＣＶＤ等により、第２層層間絶縁膜１４として、ＥＬＫ（Ｅｘｔｒｅｍｅ Ｌｏｗ−ｋ）膜、たとえば、ポーラスＳｉＯＣ等（たとえば厚さ１８０ｎｍ程度）を成膜する。
As shown in FIG. 3, after the formation of the first layer copper-based buried wiring M1 in the first layer
次に、図４に示すように、第２層層間絶縁膜１４上のウエハ１の表側主面１ａ側のほぼ全面に、炭素を主要な成分として含む第１のレジスト膜１５ａ（下層レジスト膜）を、たとえば、塗布等により形成する（厚さは、たとえば、２００ｎｍ程度、好適な範囲としては、１００から３００ｎｍ程度）。その後、たとえば、摂氏１００度から３００度程度の温度で、たとえば、６０秒から１２０秒程度、下層レジスト膜１５ａに対するベーク処理を実施する。
Next, as shown in FIG. 4, a first resist
続いて、図５に示すように、下層レジスト膜１５ａ上のウエハ１の表側主面１ａ側のほぼ全面に、炭素及びシリコンを主要な成分として含む第２のレジスト膜１５ｂ（中間層レジスト膜）をたとえば、塗布等（ＣＶＤその他の方法でも良い）により形成する（厚さは、たとえば、６０ｎｍ程度、好適な範囲としては、１０から１００ｎｍ程度）。その後、たとえば、摂氏１２０度から３５０度程度の温度で、たとえば、３０秒から１２０秒程度、中間層レジスト膜１５ｂに対するベーク処理を実施する。
Subsequently, as shown in FIG. 5, a second resist
次に、図６に示すように、中間層レジスト膜１５ｂ上のウエハ１の表側主面１ａ側のほぼ全面に、感光性有機レジスト膜１５ｃ（上層レジスト膜）、たとえば、化学増幅型ＡｒＦ用ポジ型レジスト（必要に応じてネガ型でもよい）を塗布する（厚さは、たとえば、１２０ｎｍ程度、好適な範囲としては、５０から１８０ｎｍ程度）。その後、たとえば、摂氏８０度から１２０度程度の温度で、たとえば、６０秒から１２０秒程度、上層レジスト膜１５ｃに対するポストアプライベーク（Ｐｏｓｔ Ａｐｐｌｙ Ｂａｋｅ）処理を実施する。これらの下層レジスト膜１５ａ、中間層レジスト膜１５ｂ、上層レジスト膜１５ｃ等で多層レジスト膜１５を構成する。
Next, as shown in FIG. 6, a photosensitive organic resist
次に、図７に示すように、レチクル６７（または光学マスク）および縮小投影露光装置（セクション３及び図５８参照）を用いて、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）を露光光として、レチクル６７の主面上の集積回路パターンの実像を多層レジスト膜１５上（正確には上層レジスト膜１５ｃ上）に結像（すなわち、縮小投影露光）させることにより、集積回路パターンを上層レジスト膜１５ｃに転写する。続いて、たとえば、摂氏１００度から１４０度程度の温度で、上層レジスト膜１５ｃに対するポストエクスポージャベーク（Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）処理を、たとえば、摂氏１００度から１４０度程度の温度で、たとえば、３０秒から６０秒程度、実施する。続いて、たとえば、テトラメチルアンモニウムハイドロオキサイド（略称ＴＭＡＨ：Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｏｘｉｄｅ）水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）等のアルカリ現像液を用いて、現像処理（たとえば、３０秒から６０秒程度）を実行して、上層レジスト膜１５ｃのパターニングを行う。続いて、上層レジスト膜１５ｃに対するポストディベロップメントベーク（Ｐｏｓｔ Ｄｅｖｅｌｏｐｍｅｎｔ Ｂａｋｅ）処理を、たとえば、摂氏１１０度程度（好適な範囲としては摂氏１００度から１２０度程度）の温度で、たとえば、６０秒から１２０秒程度、実施する。
Next, as shown in FIG. 7, using a reticle 67 (or optical mask) and a reduced projection exposure apparatus (see
次に、図８に示すように、パターニングされた上層レジスト膜１５ｃをマスクとして、中間層レジスト膜１５ｂに対するドライエッチング処理（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を実行することによって、上層レジスト膜１５ｃのパターンを中間層レジスト膜１５ｂに転写する。
Next, as shown in FIG. 8, using the patterned upper resist
次に、図９（正常な場合、または、正常な部分）に示すように、酸素プラズマ処理（アッシング処理）等により、中間層レジスト膜１５ｂをマスクとして、下層レジスト膜１５ａに対するドライエッチング処理を実行することによって、中間層レジスト膜１５ｂのパターンを下層レジスト膜１５ａに転写する。この下層レジスト膜１５ａのドライエッチング処理の際に、残存する上層レジスト膜１５ｃも、通常、自然に除去されるので、特別な除去処理を必要としない。なお、それでも残存するときは、たとえば、硫酸と過酸化水素水の混合薬液等によるウエット処理を併用すればよい。
Next, as shown in FIG. 9 (normal case or normal portion), dry etching processing is performed on the lower resist
次に、図１２に示すように、中間層レジスト膜１５ｂ（炭素及びシリコンを主要な成分として含む第２の膜、または、オルガノシリケイトを主要な成分として含む第２の膜）および下層レジスト膜１５ａ（炭素を主要な成分として含む第１の膜）がある状態で、第２層層間絶縁膜１４（シリコンを主要な成分の一つとして含む被加工膜）の異方性ドライエッチング（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を開始することによって、被加工膜１４を加工し、エッチストップ絶縁膜１３でエッチングをストップさせる。エッチング条件としては、たとえば、ガス雰囲気：ＣＨＦ３/Ｏ２、処理気圧：２００から４００パスカル程度、高周波電力：１５００ワット（たとえば１３．５６ＭＨｚ）、プラズマ炉形式：たとえば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型プラズマ炉を例示することができる。この被加工膜１４のドライエッチング処理の際に、残存する中間層レジスト膜１５ｂも通常、自然に除去されるので、特別な除去処理を必要としない。これで、ビア１７が形成されたこととなる。
Next, as shown in FIG. 12, the intermediate layer resist
次に、図１３に示すように、不要となった下層レジスト膜１５ａを酸素プラズマ処理（アッシング処理）等により、除去する。続いて、ウエット処理により、側壁ポリマー等を除去する。
Next, as shown in FIG. 13, the unnecessary lower resist
ここで、図７（正常な場合または正常部分）に対応するステップにおいて、不良が発生した場合又は、同一ウエハの不良部分の説明を行う。この場合、図７（正常な場合または正常部分）に対応するデバイス断面は、図１０のような様相となっている。すなわち、たとえば、上層レジスト膜１５ｃにパターン欠陥１８が存在する。従って、この場合は、当該ウエハ１に対して再生処理１０１を施す必要がある。この再生処理１０１は、パターン検査によって、再生が必要と判断されるところから始まり、再生が必要と判断されウエハ１に対しては、上層レジスト膜１５ｃをシンナー剥離やアッシング等で除去した後に、図１１に示すように、その表側主面１ａのほぼ全面に対して、セクション２（図２）に説明したように、オゾン処理が実行される。オゾン処理の後、図７で説明したようなアルカリ現像液等のレジスト剥離液等を用いて、残存する中間層レジスト膜１５ｂの除去が行われる。更に、通常の酸素プラズマ処理（アッシング処理）等により、残存する下層レジスト膜１５ａが除去された後、再び、図４に戻って、多層レジストの塗布（図４）から図９までの処理を繰り返す。すなわち、図１０、図１１、および、再度行われた図４から図９は、再生工程１０１（Ｒｅｗｏｒｋ Ｐｒｏｃｅｓｓ）を構成する。なお、オゾン処理から下層レジスト膜の除去に至る中間層レジスト膜/下層レジスト膜除去工程（オゾン処理＆残存レジスト除去工程）は、セクション２に詳しく説明されている。
Here, in the step corresponding to FIG. 7 (normal case or normal portion), a case where a defect occurs or a defective portion of the same wafer will be described. In this case, the device cross section corresponding to FIG. 7 (normal case or normal portion) has an aspect as shown in FIG. That is, for example, the
ここで再び、図１３から続く、正常プロセスに戻る。図１３の次に、図１４に示すように、ウエハ１の表側主面１ａのほぼ全面にビアフィル（Ｖｉａｆｉｌｌ）剤１９を塗布することによって、ビアフィル剤１９で第２層層間絶縁膜１４の上面を覆い、ビア１７内を埋め込む。
Here again, the normal process continues from FIG. Next to FIG. 13, as shown in FIG. 14, a
次に、図１５に示すように、たとえば、エッチバック等により、ビア１７外のビアフィル剤１９を除去する。
Next, as shown in FIG. 15, the via
次に、図１６に示すように、図４と同様に、第２層層間絶縁膜１４上およびトレンチフィル材１９上のウエハ１の表側主面１ａ側のほぼ全面に、炭素を主要な成分として含む第１のレジスト膜１５ａ（下層レジスト膜）を、たとえば、塗布等により形成する（厚さは、たとえば、２００ｎｍ程度、好適な範囲としては、１００から３００ｎｍ程度）。その後、たとえば、摂氏１００度から３００度程度の温度で、たとえば、６０秒から１２０秒程度、下層レジスト膜１５ａに対するベーク処理を実施する。
Next, as shown in FIG. 16, as in FIG. 4, carbon is the main component on almost the entire surface on the front-side
次に、図１７に示すように、図５と同様に、下層レジスト膜１５ａ上のウエハ１の表側主面１ａ側のほぼ全面に、炭素及びシリコンを主要な成分として含む第２のレジスト膜１５ｂ（中間層レジスト膜）をたとえば、塗布等（ＣＶＤその他の方法でも良い）により形成する（厚さは、たとえば、６０ｎｍ程度、好適な範囲としては、１０から１００ｎｍ程度）。その後、たとえば、摂氏１２０度から３５０度程度の温度で、たとえば、３０秒から１２０秒程度、中間層レジスト膜１５ｂに対するベーク処理を実施する。
Next, as shown in FIG. 17, as in FIG. 5, the second resist
次に、図１８に示すように、図６と同様に、中間層レジスト膜１５ｂ上のウエハ１の表側主面１ａ側のほぼ全面に、感光性有機レジスト膜１５ｃ（上層レジスト膜）、たとえば、化学増幅型ＡｒＦ用ポジ型レジスト（必要に応じてネガ型でもよい）を塗布する（厚さは、たとえば、１２０ｎｍ程度、好適な範囲としては、５０から１８０ｎｍ程度）。その後、たとえば、摂氏８０度から１２０度程度の温度で、たとえば、６０秒から１２０秒程度、上層レジスト膜１５ｃに対するポストアプライベーク処理を実施する。これらの下層レジスト膜１５ａ、中間層レジスト膜１５ｂ、上層レジスト膜１５ｃ等で多層レジスト膜１５を構成する。
Next, as shown in FIG. 18, a photosensitive organic resist
次に、図１９に示すように、図７と同様に、レチクル６７（または光学マスク）および縮小投影露光装置（セクション３及び図５８参照）を用いて、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）を露光光として、レチクル６７の主面上の集積回路パターンの実像を多層レジスト膜１５上（正確には上層レジスト膜１５ｃ上）に結像（すなわち、縮小投影露光）させることにより、集積回路パターンを上層レジスト膜１５ｃに転写する。続いて、たとえば、摂氏１００度から１４０度程度の温度で、上層レジスト膜１５ｃに対するポストエクスポージャベーク処理を、たとえば、摂氏１００度から１４０度程度の温度で、たとえば、３０秒から６０秒程度、実施する。続いて、たとえば、テトラメチルアンモニウムハイドロオキサイド水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）等のアルカリ現像液を用いて、現像処理（たとえば、３０秒から６０秒程度）を実行して、上層レジスト膜１５ｃのパターニングを行う。続いて、上層レジスト膜１５ｃに対するポストディベロップメントベーク（Ｐｏｓｔ Ｄｅｖｅｌｏｐｍｅｎｔ Ｂａｋｅ）処理を、たとえば、摂氏１１０度程度（好適な範囲としては摂氏１００度から１２０度程度）の温度で、たとえば、６０秒から１２０秒程度、実施する。
Next, as shown in FIG. 19, similarly to FIG. 7, using a reticle 67 (or optical mask) and a reduced projection exposure apparatus (see
次に、図２０に示すように、図８と同様に、パターニングされた上層レジスト膜１５ｃをマスクとして、中間層レジスト膜１５ｂに対するドライエッチング処理（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を実行することによって、上層レジスト膜１５ｃのパターンを中間層レジスト膜１５ｂに転写する。
Next, as shown in FIG. 20, similarly to FIG. 8, using the patterned upper resist
次に、図２１（正常な場合、または、正常な部分）に示すように、図９と同様に、酸素プラズマ処理（アッシング処理）等により、中間層レジスト膜１５ｂをマスクとして、下層レジスト膜１５ａに対するドライエッチング処理を実行することによって、中間層レジスト膜１５ｂのパターンを下層レジスト膜１５ａに転写する。この下層レジスト膜１５ａのドライエッチング処理の際に、残存する上層レジスト膜１５ｃも、通常、自然に除去されるので、特別な除去処理を必要としない。なお、それでも残存するときは、たとえば、硫酸と過酸化水素水の混合薬液等によるウエット処理を併用すればよい。
Next, as shown in FIG. 21 (normal case or normal portion), the lower resist
次に、図２４に示すように、図１２と同様に、中間層レジスト膜１５ｂ（炭素及びシリコンを主要な成分として含む第２の膜）および下層レジスト膜１５ａ（第１の膜）がある状態で、第２層層間絶縁膜１４（被加工膜）の異方性ドライエッチング（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を開始することによって、被加工膜１４を加工し、所定の時間でエッチングをストップさせる。エッチング条件としては、たとえば、ガス雰囲気：ＣＨＦ３/Ｏ２、処理気圧：２００から４００パスカル程度、高周波電力：１５００ワット（たとえば１３．５６ＭＨｚ）、プラズマ炉形式：たとえば、ＥＣＲ型プラズマ炉を例示することができる。この被加工膜１４のドライエッチング処理の際に、残存する中間層レジスト膜１５ｂも通常、自然に除去されるので、特別な除去処理を必要としない。これで、トレンチ１６が形成されたこととなる。
Next, as shown in FIG. 24, as in FIG. 12, there is an intermediate resist
次に、図２５に示すように、図１３と同様に、不要となった下層レジスト膜１５ａおよびトレンチフィル材１９を酸素プラズマ処理（アッシング処理）等により、除去する。続いて、ウエット処理により、側壁ポリマー等を除去する。
Next, as shown in FIG. 25, the unnecessary lower resist
次に、図２６に示すように、ウエハ１の表側主面１ａに対して、たとえば、ＮＦ３等の窒化シリコン系絶縁膜に対するエッチングガスを用いて、ドライエッチングを実行することにより、ビア１７の底の拡散バリア絶縁膜１３を除去する。
Next, as shown in FIG. 26, the bottom surface of the via 17 is formed by performing dry etching on the front
次に、図２７に示すように、ウエハ１の表側主面１ａ側のほぼ全面に、反応性スパッタリング成膜により、たとえば、ＴａＮ膜（たとえば、厚さ１０ｎｍ程度）等の拡散バリアメタル膜Ｍ２ｂ（第２層銅系埋め込み配線のバリアメタル層）を、第２層層間絶縁膜１４上面、トレンチ１６およびビア１７内面を覆うように、成膜する。続いて、銅シード膜（銅膜）を、ＴａＮ膜Ｍ２ｂのほぼ全面に、スパッタリング成膜等により、たとえば、厚さ５０ｎｍ程度、成膜する。続いて、電気メッキ（Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）により、たとえば、６００ｎｍ程度の銅メッキ膜を形成することによって、第２層層間絶縁膜１４上を覆い、トレンチ１６およびビア１７内を埋め込む。この銅シード膜、銅メッキ膜等で第２層銅系埋め込み配線Ｍ２（銅配線層）を構成する。その後、必要に応じて、たとえば、摂氏４００度以下程度の比較的低温で、メタルアニール処理を実行する。
Next, as shown in FIG. 27, a diffusion barrier metal film M2b (for example, a TaN film (for example, about 10 nm in thickness) or the like is formed on almost the entire surface on the front
次に、図２８に示すように、メタルＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、トレンチ１６およびビア１７外の銅配線層Ｍ２およびＴａＮ膜Ｍ２ｂを除去する。これにより、第２層銅系埋め込み配線Ｍ２の埋め込みが完了する。
Next, as shown in FIG. 28, the copper wiring layer M2 and the TaN film M2b outside the
ここで、図１９（正常な場合または正常部分）に対応するステップにおいて、不良が発生した場合又は、同一ウエハの不良部分の説明を行う。この場合、図１９（正常な場合または正常部分）に対応するデバイス断面は、図２２のような様相となっている。すなわち、たとえば、上層レジスト膜１５ｃにパターン欠陥１８が存在する。従って、この場合は、当該ウエハ１に対して再生処理１０１を施す必要がある。この再生処理１０１は、パターン検査によって、再生が必要と判断されるところから始まり、再生が必要と判断されウエハ１に対しては、上層レジスト膜１５ｃをシンナー剥離やアッシング等で除去した後に、図２３に示すように、その表側主面１ａのほぼ全面に対して、セクション２（図２）に説明したように、オゾン処理が実行される。オゾン処理の後、図７で説明したようなアルカリ現像液等のレジスト剥離液等を用いて、残存する中間層レジスト膜１５ｂの除去が行われる。更に、通常の酸素プラズマ処理（アッシング処理）等により、残存する下層レジスト膜１５ａが除去された後、再び、図１４に戻って、ギャップフィル剤の塗布（図１４）から図２１までの処理を繰り返す。すなわち、図２２、図２３、および、再度行われた図１４から図２１は、再生工程１０１（Ｒｅｗｏｒｋ Ｐｒｏｃｅｓｓ）を構成する。なお、オゾン処理から下層レジスト膜の除去に至る中間層レジスト膜/下層レジスト膜除去工程（オゾン処理＆残存レジスト除去工程）は、セクション２に詳しく説明されている。
Here, in the step corresponding to FIG. 19 (normal case or normal portion), a case where a defect occurs or a defective portion of the same wafer will be described. In this case, the device cross section corresponding to FIG. 19 (normal case or normal portion) has an aspect as shown in FIG. That is, for example, the
５．本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部の説明（主に図２９から図５２）
図２９は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチファーストプロセスにおける第２層層間絶縁膜形成完了時点）である。図３０は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用下層レジスト膜塗布工程）である。図３１は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜塗布工程）である。図３２は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用上層レジスト膜塗布工程）である。図３３は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用上層レジスト膜現像工程）である。図３４は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜パターニング工程）である。図３５は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（正常箇所のトレンチ形成用下層レジスト膜パターニング完了時点）である。図３６は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（不良箇所のトレンチ形成用下層レジスト膜パターニング完了時点）である。図３７は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用中間層レジスト膜に対するオゾン処理工程）である。図３８は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ開口工程）である。図３９は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（トレンチ形成用下層レジスト膜除去工程）である。図４０は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用下層レジスト膜塗布工程）である。図４１は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜塗布工程）である。図４２は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用上層レジスト膜塗布工程）である。図４３は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用上層レジスト膜現像工程）である。図４４は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜パターニング工程）である。図４５は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（正常箇所ビア形成用下層レジスト膜パターニング完了時点）である。図４６は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（不良箇所ビア形成用下層レジスト膜パターニング完了時点）である。図４７は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア形成用中間層レジスト膜に対するオゾン処理工程）である。図４８は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア開口工程）である。図４９は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（正常箇所ビア形成用下層レジスト膜除去工程）である。図５０は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（ビア底エッチストップ膜除去工程）である。図５１は本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（配線金属埋め込み工程）である。図５２本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を示すデバイス断面図（メタルＣＭＰ工程）である。これらに基づいて、本願の実施の形態２（トレンチファーストプロセス）の半導体集積回路装置の製造方法におけるウエハプロセスの要部を説明する。
5). Description of Main Part of Wafer Process in Manufacturing Method of Semiconductor Integrated Circuit Device of Second Embodiment (Trench First Process) of the Application (Mainly FIGS. 29 to 52)
FIG. 29 is a device cross-sectional view (at the time of completion of the formation of the second interlayer insulating film in the trench first process) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. . FIG. 30 is a device cross-sectional view (trench forming lower layer resist film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 31 is a device cross-sectional view (trench forming intermediate layer resist film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 32 is a device cross-sectional view (trench forming upper resist film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 33 is a device cross-sectional view (trench forming upper resist film developing step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 34 is a device cross-sectional view (trench forming intermediate layer resist film patterning step) showing the principal part of the wafer process in the method for manufacturing a semiconductor integrated circuit device of the second embodiment (trench first process) of the present application. FIG. 35 is a device cross-sectional view (at the time of completion of patterning of the lower-layer resist film for forming a trench at a normal location) showing the main part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 36 is a device cross-sectional view (at the time of completion of patterning of the lower-layer resist film for forming a trench in a defective portion) showing the main part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 37 is a device sectional view showing an essential part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application (ozone treatment process for the trench forming intermediate layer resist film). FIG. 38 is a device cross-sectional view (trench opening process) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 39 is a device cross-sectional view (trench forming lower layer resist film removing step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 40 is a device cross-sectional view (via forming lower layer resist film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 41 is a device cross-sectional view (via forming intermediate layer resist film coating step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 42 is a device cross-sectional view (via forming upper resist film coating step) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 43 is a device cross-sectional view (via formation upper resist film developing step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 44 is a device cross-sectional view (via forming intermediate layer resist film patterning step) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 45 is a device cross-sectional view (at the time of completion of patterning of the lower layer resist film for forming a normal via) showing the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 46 is a device cross-sectional view (at the time of completion of patterning of a defective resist layer for forming a via for forming a defective portion) showing the main part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 47 is a device cross-sectional view (ozone treatment process for via forming intermediate layer resist film) showing the main part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 48 is a device sectional view (via opening step) showing a principal part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 49 is a device sectional view showing a main part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application (step of removing a normal resist layer for forming a via at a normal location). FIG. 50 is a device cross-sectional view (via bottom etch stop film removal step) showing the principal part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. 51 is a device sectional view (wiring metal embedding step) showing a principal part of the wafer process in the method of manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. 52 is a device cross-sectional view (metal CMP process) showing the principal part of the wafer process in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application. FIG. Based on these, the main part of the wafer process in the manufacturing method of the semiconductor integrated circuit device according to the second embodiment (trench first process) of the present application will be described.
図２９に示すように、第１層層間絶縁膜１２内に第１層銅系埋め込み配線Ｍ１を形成した後、たとえば、ウエハ１の表側主面１ａ側のほぼ全面に、プラズマＣＶＤ等により、エッチストップ絶縁膜１３（拡散バリア絶縁膜）として、たとえば、ＳｉＣＮ膜（たとえば厚さ５０ｎｍ程度）を成膜する。続いて、ＳｉＣＮ膜１３上のウエハ１の表側主面１ａ側のほぼ全面に、プラズマＣＶＤ等により、第２層層間絶縁膜１４として、ＥＬＫ膜、たとえば、ポーラスＳｉＯＣ等（たとえば厚さ１８０ｎｍ程度）を成膜する。
As shown in FIG. 29, after the formation of the first layer copper embedded wiring M1 in the first layer
次に、図３０に示すように、第２層層間絶縁膜１４上のウエハ１の表側主面１ａ側のほぼ全面に、炭素を主要な成分として含む第１のレジスト膜１５ａ（下層レジスト膜）を、たとえば、塗布等により形成する（厚さは、たとえば、２００ｎｍ程度、好適な範囲としては、１００から３００ｎｍ程度）。その後、たとえば、摂氏１００度から３００度程度の温度で、たとえば、６０秒から１２０秒程度、下層レジスト膜１５ａに対するベーク処理を実施する。
Next, as shown in FIG. 30, a first resist
続いて、図３１に示すように、下層レジスト膜１５ａ上のウエハ１の表側主面１ａ側のほぼ全面に、炭素及びシリコンを主要な成分として含む第２のレジスト膜１５ｂ（中間層レジスト膜）をたとえば、塗布等（ＣＶＤその他の方法でも良い）により形成する（厚さは、たとえば、６０ｎｍ程度、好適な範囲としては、１０から１００ｎｍ程度）。その後、たとえば、摂氏１２０度から３５０度程度の温度で、たとえば、３０秒から１２０秒程度、中間層レジスト膜１５ｂに対するベーク処理を実施する。
Subsequently, as shown in FIG. 31, a second resist
次に、図３２に示すように、中間層レジスト膜１５ｂ上のウエハ１の表側主面１ａ側のほぼ全面に、感光性有機レジスト膜１５ｃ（上層レジスト膜）、たとえば、化学増幅型ＡｒＦ用ポジ型レジスト（必要に応じてネガ型でもよい）を塗布する（厚さは、たとえば、１２０ｎｍ程度、好適な範囲としては、５０から１８０ｎｍ程度）。その後、たとえば、摂氏８０度から１２０度程度の温度で、たとえば、６０秒から１２０秒程度、上層レジスト膜１５ｃに対するポストアプライベーク処理を実施する。これらの下層レジスト膜１５ａ、中間層レジスト膜１５ｂ、上層レジスト膜１５ｃ等で多層レジスト膜１５を構成する。
Next, as shown in FIG. 32, a photosensitive organic resist
次に、図３３に示すように、レチクル６７（または光学マスク）および縮小投影露光装置（セクション３及び図５８参照）を用いて、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）を露光光として、レチクル６７の主面上の集積回路パターンの実像を多層レジスト膜１５上（正確には上層レジスト膜１５ｃ上）に結像（すなわち、縮小投影露光）させることにより、集積回路パターンを上層レジスト膜１５ｃに転写する。続いて、たとえば、摂氏１００度から１４０度程度の温度で、上層レジスト膜１５ｃに対するポストエクスポージャベーク処理を、たとえば、摂氏１００度から１４０度程度の温度で、たとえば、３０秒から６０秒程度、実施する。続いて、たとえば、テトラメチルアンモニウムハイドロオキサイド水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）等のアルカリ現像液を用いて、現像処理（たとえば、３０秒から６０秒程度）を実行して、上層レジスト膜１５ｃのパターニングを行う。続いて、上層レジスト膜１５ｃに対するポストディベロップメントベーク処理を、たとえば、摂氏１１０度程度（好適な範囲としては摂氏１００度から１２０度程度）の温度で、たとえば、６０秒から１２０秒程度、実施する。
Next, as shown in FIG. 33, using a reticle 67 (or an optical mask) and a reduction projection exposure apparatus (see
次に、図３４に示すように、パターニングされた上層レジスト膜１５ｃをマスクとして、中間層レジスト膜１５ｂに対するドライエッチング処理（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を実行することによって、上層レジスト膜１５ｃのパターンを中間層レジスト膜１５ｂに転写する。
Next, as shown in FIG. 34, with the patterned upper resist
次に、図３５（正常な場合、または、正常な部分）に示すように、酸素プラズマ処理（アッシング処理）等により、中間層レジスト膜１５ｂをマスクとして、下層レジスト膜１５ａに対するドライエッチング処理を実行することによって、中間層レジスト膜１５ｂのパターンを下層レジスト膜１５ａに転写する。この下層レジスト膜１５ａのドライエッチング処理の際に、残存する上層レジスト膜１５ｃも、通常、自然に除去されるので、特別な除去処理を必要としない。なお、それでも残存するときは、たとえば、硫酸と過酸化水素水の混合薬液等によるウエット処理を併用すればよい。
Next, as shown in FIG. 35 (normal case or normal part), dry etching processing is performed on the lower resist
次に、図３８に示すように、中間層レジスト膜１５ｂ（第２の膜）および下層レジスト膜１５ａ（第１の膜）がある状態で、第２層層間絶縁膜１４（被加工膜）の異方性ドライエッチング（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を開始することによって、被加工膜１４を加工し、エッチストップ絶縁膜１３でエッチングをストップさせる。エッチング条件としては、たとえば、ガス雰囲気：ＣＨＦ３/Ｏ２、処理気圧：２００から４００パスカル程度、高周波電力：１５００ワット（たとえば１３．５６ＭＨｚ）、プラズマ炉形式：たとえば、ＥＣＲ型プラズマ炉を例示することができる。この被加工膜１４のドライエッチング処理の際に、残存する中間層レジスト膜１５ｂも通常、自然に除去されるので、特別な除去処理を必要としない。これで、トレンチ１６が形成されたこととなる。
Next, as shown in FIG. 38, the second layer interlayer insulating film 14 (processed film) is formed with the intermediate layer resist
次に、図３９に示すように、不要となった下層レジスト膜１５ａを酸素プラズマ処理（アッシング処理）等により、除去する。続いて、ウエット処理により、側壁ポリマー等を除去する。
Next, as shown in FIG. 39, the unnecessary lower resist
ここで、図３３（正常な場合または正常部分）に対応するステップにおいて、不良が発生した場合又は、同一ウエハの不良部分の説明を行う。この場合、図３３（正常な場合または正常部分）に対応するデバイス断面は、図３６のような様相となっている。すなわち、たとえば、上層レジスト膜１５ｃにパターン欠陥１８が存在する。従って、この場合は、当該ウエハ１に対して再生処理１０１を施す必要がある。この再生処理１０１は、パターン検査によって、再生が必要と判断されるところから始まり、再生が必要と判断されウエハ１に対しては、上層レジスト膜１５ｃをシンナー剥離やアッシング等で除去した後に、図３７に示すように、その表側主面１ａのほぼ全面に対して、セクション２（図２）に説明したように、オゾン処理が実行される。オゾン処理の後、図７で説明したようなアルカリ現像液等のレジスト剥離液等を用いて、残存する中間層レジスト膜１５ｂの除去が行われる。更に、通常の酸素プラズマ処理（アッシング処理）等により、残存する下層レジスト膜１５ａが除去された後、再び、図３０に戻って、多層レジストの塗布（図３０）から図３５までの処理を繰り返す。すなわち、図３６、図３７、および、再度行われた図３０から図３５は、再生工程１０１（Ｒｅｗｏｒｋ Ｐｒｏｃｅｓｓ）を構成する。なお、オゾン処理から下層レジスト膜の除去に至る中間層レジスト膜/下層レジスト膜除去工程（オゾン処理＆残存レジスト除去工程）は、セクション２に詳しく説明されている。
Here, in the step corresponding to FIG. 33 (normal case or normal portion), a case where a defect occurs or a defective portion of the same wafer will be described. In this case, the device cross section corresponding to FIG. 33 (normal case or normal part) has an aspect as shown in FIG. That is, for example, the
ここで再び、図３９から続く、正常プロセスに戻る。図３９の次に、図４０に示すように、第２層層間絶縁膜１４上のウエハ１の表側主面１ａ側のほぼ全面に、炭素を主要な成分として含む第１のレジスト膜１５ａ（下層レジスト膜）を、たとえば、塗布等により形成する（厚さは、たとえば、３００ｎｍ程度、好適な範囲としては、２００から４００ｎｍ程度）。その後、たとえば、摂氏１００度から３００度程度の温度で、たとえば、６０秒から１２０秒程度、下層レジスト膜１５ａに対するベーク処理を実施する。
Here again, the normal process continues from FIG. Next to FIG. 39, as shown in FIG. 40, a first resist
次に、図４１に示すように、下層レジスト膜１５ａ上のウエハ１の表側主面１ａ側のほぼ全面に、炭素及びシリコンを主要な成分として含む第２のレジスト膜１５ｂ（中間層レジスト膜）をたとえば、塗布等（ＣＶＤその他の方法でも良い）により形成する（厚さは、たとえば、６０ｎｍ程度、好適な範囲としては、１０から１００ｎｍ程度）。その後、たとえば、摂氏１２０度から３５０度程度の温度で、たとえば、３０秒から１２０秒程度、中間層レジスト膜１５ｂに対するベーク処理を実施する。
Next, as shown in FIG. 41, a second resist
次に、図４２に示すように、中間層レジスト膜１５ｂ上のウエハ１の表側主面１ａ側のほぼ全面に、感光性有機レジスト膜１５ｃ（上層レジスト膜）、たとえば、化学増幅型ＡｒＦ用ポジ型レジスト（必要に応じてネガ型でもよい）を塗布する（厚さは、たとえば、１２０ｎｍ程度、好適な範囲としては、５０から１８０ｎｍ程度）。その後、たとえば、摂氏８０度から１２０度程度の温度で、たとえば、６０秒から１２０秒程度、上層レジスト膜１５ｃに対するポストアプライベーク処理を実施する。これらの下層レジスト膜１５ａ、中間層レジスト膜１５ｂ、上層レジスト膜１５ｃ等で多層レジスト膜１５を構成する。
Next, as shown in FIG. 42, a photosensitive organic resist
次に、図４３に示すように、レチクル６７（または光学マスク）および縮小投影露光装置（セクション３及び図５８参照）を用いて、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）を露光光として、レチクル６７の主面上の集積回路パターンの実像を多層レジスト膜１５上（正確には上層レジスト膜１５ｃ上）に結像（すなわち、縮小投影露光）させることにより、集積回路パターンを上層レジスト膜１５ｃに転写する。続いて、たとえば、摂氏１００度から１４０度程度の温度で、上層レジスト膜１５ｃに対するポストエクスポージャベーク処理を、たとえば、摂氏１００度から１４０度程度の温度で、たとえば、３０秒から６０秒程度、実施する。続いて、たとえば、テトラメチルアンモニウムハイドロオキサイド水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）等のアルカリ現像液を用いて、現像処理（たとえば、３０秒から６０秒程度）を実行して、上層レジスト膜１５ｃのパターニングを行う。続いて、上層レジスト膜１５ｃに対するポストディベロップメントベーク処理を、たとえば、摂氏１１０度程度（好適な範囲としては摂氏１００度から１２０度程度）の温度で、たとえば、６０秒から１２０秒程度、実施する。
Next, as shown in FIG. 43, using a reticle 67 (or optical mask) and a reduced projection exposure apparatus (see
次に、図４４に示すように、パターニングされた上層レジスト膜１５ｃをマスクとして、中間層レジスト膜１５ｂに対するドライエッチング処理（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を実行することによって、上層レジスト膜１５ｃのパターンを中間層レジスト膜１５ｂに転写する。
Next, as shown in FIG. 44, using the patterned upper resist
次に、図４５（正常な場合、または、正常な部分）に示すように、酸素プラズマ処理（アッシング処理）等により、中間層レジスト膜１５ｂをマスクとして、下層レジスト膜１５ａに対するドライエッチング処理を実行することによって、中間層レジスト膜１５ｂのパターンを下層レジスト膜１５ａに転写する。この下層レジスト膜１５ａのドライエッチング処理の際に、残存する上層レジスト膜１５ｃも、通常、自然に除去されるので、特別な除去処理を必要としない。なお、それでも残存するときは、たとえば、硫酸と過酸化水素水の混合薬液等によるウエット処理を併用すればよい。
Next, as shown in FIG. 45 (normal case or normal part), dry etching processing is performed on the lower resist
次に、図４８に示すように、中間層レジスト膜１５ｂ（第２の膜）および下層レジスト膜１５ａ（第１の膜）がある状態で、第２層層間絶縁膜１４（被加工膜）の異方性ドライエッチング（ガス雰囲気としては、たとえば、フルオロカーボン系エッチングガスを含む雰囲気を例示することができる）を開始することによって、被加工膜１４を加工し、エッチストップ絶縁膜１３（拡散バリア絶縁膜）でエッチングをストップさせる。エッチング条件としては、たとえば、ガス雰囲気：ＣＨＦ３/Ｏ２、処理気圧：２００から４００パスカル程度、高周波電力：１５００ワット（たとえば１３．５６ＭＨｚ）、プラズマ炉形式：たとえば、ＥＣＲ型プラズマ炉を例示することができる。この被加工膜１４のドライエッチング処理の際に、残存する中間層レジスト膜１５ｂも通常、自然に除去されるので、特別な除去処理を必要としない。これで、ビア１７が形成されたこととなる。
Next, as shown in FIG. 48, in the state where the intermediate layer resist
次に、図４９に示すように、不要となった下層レジスト膜１５ａを酸素プラズマ処理（アッシング処理）等により、除去する。続いて、ウエット処理により、側壁ポリマー等を除去する。
Next, as shown in FIG. 49, the unnecessary lower resist
次に、図５０に示すように、ウエハ１の表側主面１ａに対して、たとえば、ＮＦ３等の窒化シリコン系絶縁膜に対するエッチングガスを用いて、ドライエッチングを実行することにより、ビア１７の底の拡散バリア絶縁膜１３を除去する。
Next, as shown in FIG. 50, by performing dry etching on the front
次に、図５１に示すように、ウエハ１の表側主面１ａ側のほぼ全面に、反応性スパッタリング成膜により、たとえば、ＴａＮ膜（たとえば、厚さ１０ｎｍ程度）等の拡散バリアメタル膜Ｍ２ｂ（第２層銅系埋め込み配線のバリアメタル層）を、第２層層間絶縁膜１４上面、トレンチ１６およびビア１７内面を覆うように、成膜する。続いて、銅シード膜（銅膜）を、ＴａＮ膜Ｍ２ｂのほぼ全面に、スパッタリング成膜等により、たとえば、厚さ５０ｎｍ程度、成膜する。続いて、電気メッキにより、たとえば、６００ｎｍ程度の銅メッキ膜を形成することによって、第２層層間絶縁膜１４上を覆い、トレンチ１６およびビア１７内を埋め込む。この銅シード膜、銅メッキ膜等で第２層銅系埋め込み配線Ｍ２（銅配線層）を構成する。その後、必要に応じて、たとえば、摂氏４００度以下程度の比較的低温で、メタルアニール処理を実行する。
Next, as shown in FIG. 51, a diffusion barrier metal film M2b (for example, a TaN film (for example, a thickness of about 10 nm) or the like is formed on almost the entire surface on the front
次に、図５２に示すように、メタルＣＭＰにより、トレンチ１６およびビア１７外の銅配線層Ｍ２およびＴａＮ膜Ｍ２ｂを除去する。これにより、第２層銅系埋め込み配線Ｍ２の埋め込みが完了する。
Next, as shown in FIG. 52, the copper wiring layer M2 and the TaN film M2b outside the
ここで、図４３（正常な場合または正常部分）に対応するステップにおいて、不良が発生した場合又は、同一ウエハの不良部分の説明を行う。この場合、図４３（正常な場合または正常部分）に対応するデバイス断面は、図４６のような様相となっている。すなわち、たとえば、上層レジスト膜１５ｃにパターン欠陥１８が存在する。従って、この場合は、当該ウエハ１に対して再生処理１０１を施す必要がある。この再生処理１０１は、パターン検査によって、再生が必要と判断されるところから始まり、再生が必要と判断されウエハ１に対しては、上層レジスト膜１５ｃをシンナー剥離やアッシング等で除去した後に、図４７に示すように、その表側主面１ａのほぼ全面に対して、セクション２（図２）に説明したように、オゾン処理が実行される。オゾン処理の後、図７で説明したようなアルカリ現像液等のレジスト剥離液等を用いて、残存する中間層レジスト膜１５ｂの除去が行われる。更に、通常の酸素プラズマ処理（アッシング処理）等により、残存する下層レジスト膜１５ａが除去された後、再び、図４０に戻って、多層レジストの塗布（図４０）から図４５までの処理を繰り返す。すなわち、図４６、図４７、および、再度行われた図４０から図４５は、再生工程１０１（Ｒｅｗｏｒｋ Ｐｒｏｃｅｓｓ）を構成する。なお、オゾン処理から下層レジスト膜の除去に至る中間層レジスト膜/下層レジスト膜除去工程（オゾン処理＆残存レジスト除去工程）は、セクション２に詳しく説明されている。
Here, in the step corresponding to FIG. 43 (normal case or normal portion), when a failure occurs or a defective portion of the same wafer is described. In this case, the device cross section corresponding to FIG. 43 (normal case or normal part) has an aspect as shown in FIG. That is, for example, the
６．各実施の形態および全体に関する考察並びに材料等に関する補足的説明（主に図５３から図５７）
図５３は本願の各実施の形態の半導体集積回路装置の製造方法におけるオゾン処理の効果を検証するための実験条件一覧表である。図５４は図５３の各実験条件におけるオゾン処理後の中間層レジスト膜の静的接触角の変化、オゾン処理後、およびアルカリ現像液処理後の膜減量を示す実測データである。図５５は図５３の各実験条件におけるオゾン処理後、および溶媒処理後の膜減量の実測データである。図５６は図５３の各実験条件におけるオゾン処理後、および硫酸過酸化水素混合液処理後の膜減量の実測データである。図５７は図５３の各実験条件において、オゾン処理とアルカリ現像液処理を繰り返したときの膜減量の実測データである。これらに基づいて、各実施の形態および全体に関する考察並びに補足的説明を行う。
（１）実験データの説明：
ここでは、図１１、図２３、図３７及び図４７で説明した中間層レジスト膜１５ｂに対するオゾン処理の効果を検証するための実験データを説明する。まず、図５３にオゾン処理の条件をまとめて示す。ここで、条件１は、初期条件、すなわち、未処理サンプルである。プラズマ処理および各ウエット処理の条件は、それらと異なる旨を明示した場合を除き、セクション２と同じである。
6). Consideration about each embodiment and the whole, and supplementary explanation about materials (mainly FIGS. 53 to 57)
FIG. 53 is a list of experimental conditions for verifying the effect of ozone treatment in the method of manufacturing a semiconductor integrated circuit device of each embodiment of the present application. FIG. 54 is actual measurement data showing changes in the static contact angle of the intermediate layer resist film after the ozone treatment, film loss after the ozone treatment, and after the alkali developer treatment in each experimental condition of FIG. FIG. 55 is actual measurement data of film loss after ozone treatment and after solvent treatment in each experimental condition of FIG. FIG. 56 shows measured data of film loss after the ozone treatment and after the sulfuric acid hydrogen peroxide mixed solution treatment in each experimental condition of FIG. FIG. 57 is actual measurement data of film loss when ozone treatment and alkali developer treatment are repeated under each experimental condition of FIG. Based on these, consideration and supplementary explanation regarding each embodiment and the whole will be given.
(1) Explanation of experimental data:
Here, experimental data for verifying the effect of the ozone treatment on the intermediate layer resist
図５４には、オゾン処理前後の静的接触角（処理前は条件１、その他は処理後）が示されており、これからわかるように、オゾン処理の進行とともに、静的接触角が減少しており、表面の親水化が進行していることを示す。更に、条件１６および２１では、オゾン処理とアルカリ現像液処理（レジスト剥離液）のみで、完全に除去されていることがわかる。ここでは、レジスト剥離液（現像液）として、テトラメチルアンモニウムハイドロオキサイド水溶液（たとえば、ＴＭＡＨ濃度２．３８重量％程度）を用いた。
FIG. 54 shows the static contact angle before and after the ozone treatment (
図５５には、オゾン処理後の膜べり量（処理前の膜厚から処理後の膜厚を差し引いたもの）および、更に、有機溶媒処理を施した後の膜べり量を示す。条件１０，１１，１４−１６、１８−２１では、オゾン処理と有機溶媒処理のみで、完全に除去されていることがわかる。ここでは、有機溶媒として、プロピレングリコールモノメチルエーテルアセテートとプロピレングリコールモノメチルエーテルの重量比７：３混合溶媒を用いた。
FIG. 55 shows the amount of film bend after ozone treatment (the film thickness before treatment minus the thickness after treatment) and the amount of film bend after organic solvent treatment. In
図５６には、オゾン処理後の膜べり量および、更に、酸化性無機洗浄液処理を施した後の膜べり量を示す。条件１０，１１，１４−１６、１８−２１では、オゾン処理と酸化性無機洗浄液処理のみで、完全に除去されていることがわかる。ここでは、酸化性無機洗浄液として、過酸化水素水と硫酸の混合水溶液を用いた。
FIG. 56 shows the amount of film slip after the ozone treatment and the amount of film slip after the treatment with the oxidizing inorganic cleaning liquid. Under the
図５７には、図５４の処理をした条件１から１５、および１７から２０のウエハに対して、更に、各条件と同じオゾン濃度で、処理時間１２０秒、処理温度摂氏１０５度で２度目のオゾン処理を実行し、その後、同一のアルカリ現像液でウエット剥離処理を実行した結果を示す。条件１１，１５、１９及び２０では、２度目のオゾン処理と２度目のアルカリ現像液処理によって、完全に除去されていることがわかる。
In FIG. 57, the wafers of
このようにオゾン処理等により、シリコン含有レジストが溶剤等に溶けやすくなるのは、ポリマー骨格を構成するシロキサン結合が、オゾンの作用により優先的に切断される結果、ポリマーの特性を決定する平均分子量を持つポリマーの構成要素が徐々にシリコン含有量が少ないものに移行してゆくためと考えられる。この作用は、紫外線照射や加熱処理によって、加速される。
（２）レジスト材料等についての補足的説明
セクション３から５で使用したレジスト等の塗布材料等について説明する。下層レジスト膜１５ａ（たとえば、図４参照）としては、たとえば、市販のＳＯＣ（Ｓｐｉｎ−ｏｎ Ｃａｒｂｏｎ）材料、たとえばノボラック（Ｎｏｖｏｌａｃ）系レジスト材料等（ただし、感光成分は不要である）又は、それらに類似の有機系塗布剤（炭素を主要な成分として含むもの）が好適である。この膜の好適な炭素含有率（重量％）としては、たとえば７５％（範囲としては、５０％から９５％）を例示することができる。炭素含有量が低すぎると、エッチング選択比が十分に取れず、逆に、高すぎると、塗布等が困難となる。なお、この膜は、被加工膜および中間層レジスト膜とのエッチング選択比を確保するために、実質的にシリコンを含まないことが望ましい。
As described above, the ozone treatment or the like makes the silicon-containing resist easily dissolved in a solvent or the like because the siloxane bond constituting the polymer skeleton is preferentially cleaved by the action of ozone, and the average molecular weight that determines the characteristics of the polymer. This is thought to be due to the fact that the constituent elements of the polymer having a gradual shift to one having a low silicon content. This action is accelerated by ultraviolet irradiation or heat treatment.
(2) Supplementary explanation about resist materials, etc. The coating materials such as resists used in
一方、上層レジスト膜１５ｃ（たとえば、図６参照）としては、たとえば、市販の化学増幅型ＡｒＦ用ポジ型またはネガ型レジスト（たとえば、アクリル系の骨格を持つ有機レジスト）等の感光性有機レジストが好適である。この膜は、中間層レジスト膜とのエッチング選択比を確保するために、実質的にシリコンを含まないことが望ましい。
On the other hand, as the upper resist
中間層レジスト膜１５ｂ（たとえば、図５参照）としては、たとえば、オルガノシリコン（Ｏｒｇａｎｏｓｉｌｉｃｏｎ）系レジスト材料等（ただし、感光成分は不要である）又は、それらに類似のシリコン含有有機系塗布剤（炭素及びシリコンを主要な成分として含むもの）が好適である。この膜の好適なシリコン含有率（重量％）としては、たとえば４０％（範囲としては、１５％から６０％）を例示することができる。シリコン含有率が低すぎると、エッチング選択比が十分に取れず、逆に、高すぎると、除去が困難となる。セクション３から５と同様に、材料的には、たとえば、市販の各種の有機ＳＯＧ（Ｓｐｉｎ ＯＮ Ｇｌａｓｓ）材料、シリコン含有（Ｓｉ−ｃｏｎｔａｉｎｉｎｇ）ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）材料等、すなわち、シルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系のオルガノシリコン系ＳＯＧが好適である。中間層レジスト膜１５ｂは、ＣＶＤ膜とすることもできる。ただし、塗布膜の方が工程は簡単になる。
（３）多層レジスト構造等に関する変形例等の説明
以上の実施の形態では、主にトップコート、ＴＡＲＣ（Ｔｏｐ Ａｎｔｉｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）、ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）等を使用しない３層レジストプロセスを説明したが、シリコン含有感光性レジストを用いて、上層レジストおよび中間層レジストを兼ねさせることにより、２層レジストプロセスとしてもよい。ただし、３層レジストプロセスの方が微細可能性に優れている。また、２層レジストプロセスまたは３層レジストプロセスにおいて、トップコート、ＴＡＲＣ（主に有機系ＴＡＲＣ）、ＢＡＲＣ（主に有機系ＢＡＲＣ）等を更に用いてもよい。また、必要に応じて、更に、ギャップフィル剤（セクション３から５と同様に、材料的には、たとえば、ノボラック系の骨格を持ち、架橋剤が添加された市販のＢＡＲＣ材等が好適である）を使用してもよい。ただし、これらの付加的膜はプロセスコストを上昇させる。
As the intermediate layer resist
(3) Description of Modifications Related to Multilayer Resist Structure, etc. In the above embodiment, a three-layer resist process that mainly uses top coat, TARC (Top Antireflection Coating), BARC (Bottom Antireflection Coating), etc. has been described. Alternatively, a silicon-containing photosensitive resist may be used as an upper layer resist and an intermediate layer resist to form a two-layer resist process. However, the three-layer resist process has better fineness. In the two-layer resist process or the three-layer resist process, top coat, TARC (mainly organic TARC), BARC (mainly organic BARC), or the like may be further used. Further, if necessary, a gap fill agent (similar to
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
7). Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態では、主に三層レジストを用いた再生プロセスを例にとり具体的に説明したが、本願で説明したシリコンを主要な成分の一つとして含むレジスト膜の除去技術は、再生プロセス以外にも適用できることは言うまでもない。また、三層レジストプロセスに限らず、２層レジストプロセス、４層以上のレジストプロセス等にも同様に適用できることは言うまでもない。 For example, in the above-described embodiment, a specific description has been given of an example of a regeneration process mainly using a three-layer resist. However, the resist film removal technology including silicon as one of the main components described in this application is a regeneration process. Needless to say, it can be applied to other processes. Needless to say, the present invention can be applied not only to a three-layer resist process but also to a two-layer resist process, a four-layer or more resist process, and the like.
また、前記実施の形態では、主にポジ型レジストを用いたプロセスを中心に具体的に説明したが、本願で説明したシリコンを主要な成分の一つとして含むレジスト膜の除去技術は、ネガ型レジストを用いたプロセス等にも同様に適用できることは言うまでもない。 In the above embodiment, the process mainly using a positive resist has been specifically described. However, the resist film removal technique including silicon as one of main components described in the present application is a negative type. Needless to say, the present invention can be similarly applied to a process using a resist.
１ ウエハまたは半導体基板
１ａ ウエハの表側主面（第１の主面）
１ｂ ウエハの裏側主面
２ 半導体チップ（単位チップ領域）
３ ＳＴＩ領域
４ ソースドレイン領域
５ ゲート電極
６ タングステンプラグ
７ ＭＯＳＦＥＴ
８ 各配線層の層間絶縁膜
９ 各層の埋め込み配線
１１ プリメタル絶縁膜
１２ 第１層層間絶縁膜
１３ エッチストップ絶縁膜（拡散バリア絶縁膜）
１４ 第２層層間絶縁膜
１５ 多層レジスト膜
１５ａ 下層レジスト膜
１５ｂ 中間層レジスト膜
１５ｃ 上層レジスト膜
１６ トレンチ
１７ ビア
１８ 欠陥
１９ トレンチフィル材
２１ 半導体基板領域
２２ プリメタル領域
２３ 下層配線領域
２４ 中間層配線領域
２５ 上層配線領域
２６ パッド層配線領域
２７ ボンディングパッド
２８ ファイナルパッシベーション膜
２９ パッド開口
３１ ノッチ
３２ 単位露光領域（ショット領域）
３３ ステップパス
３４ スキャンパス
３５ スリット状露光帯
５１ オゾン処理装置
５２ オゾン発生部
５３ ゲートバルブ
５４ ウエハ処理チャンバ
５５ ウエハステージ
５６ 紫外線ランプ
５７ 排気口
５８ オゾンソースガス
５９ 誘電体バリア放電部
６０ ステップアンドスキャン液浸縮小投影露光装置
６１ ウエハステージ
６２ 液浸用液体
６３ 投影光学系
６４ 鏡筒
６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ 投影レンズ
６６ レチクルホルダ
６７ レチクル
６８ ＡｒＦエキシマレーザ光（１９３ｎｍ露光光）
６９ レチクル上の集積回路パターン
１０１ 再生プロセス（再生処理）
Ｍ１ 第１層銅系埋め込み配線
Ｍ２ 第２層銅系埋め込み配線
Ｍ２ａ 第２層銅系埋め込み配線の銅系配線層
Ｍ２ｂ 第２層銅系埋め込み配線のバリアメタル層
Ｍ７ 第７層銅系埋め込み配線
Ｍ８ 第８層銅系埋め込み配線
Ｍ１１ 第１１層銅系埋め込み配線
Ｍ１２ 第１２層銅系埋め込み配線
Ｍ１３ 第１３層銅系埋め込み配線
DESCRIPTION OF
1b Backside main surface of
3
8 Interlayer insulating film of each wiring layer 9 Embedded wiring of each
14 Second layer
33
69 Integrated Circuit Pattern on
M1 First layer copper embedded wiring M2 Second layer copper embedded wiring M2a Copper wiring layer of second layer copper embedded wiring M2b Barrier metal layer of second layer copper embedded wiring M7 Seventh layer copper embedded wiring M8 8th layer copper embedded wiring M11 11th layer copper embedded wiring M12 12th layer copper embedded wiring M13 13th layer copper embedded wiring
Claims (20)
（ａ）ウエハの第１の主面上の被加工膜上に、炭素を主要な成分として含む第１の膜を塗布する工程；
（ｂ）前記第１の膜上に、炭素及びシリコンを主要な成分として含む第２の膜を形成する工程；
（ｃ）前記第２の膜上に、感光性有機レジスト膜を塗布する工程；
（ｄ）前記感光性有機レジスト膜を露光することによって、集積回路パターンを転写する工程；
（ｅ）前記工程（ｄ）の後、前記感光性有機レジスト膜を現像する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１の主面側に対して、オゾンまたはヒドロキシラジカルを含む気相雰囲気中で、酸化処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記第２の膜を薬液により、除去する工程。 A method of manufacturing a semiconductor integrated circuit device including the following steps:
(A) The process of apply | coating the 1st film | membrane containing carbon as a main component on the to-be-processed film | membrane on the 1st main surface of a wafer;
(B) forming a second film containing carbon and silicon as main components on the first film;
(C) applying a photosensitive organic resist film on the second film;
(D) transferring the integrated circuit pattern by exposing the photosensitive organic resist film;
(E) a step of developing the photosensitive organic resist film after the step (d);
(F) After the step (e), performing an oxidation process on the first main surface side of the wafer in a gas phase atmosphere containing ozone or hydroxy radicals;
(G) A step of removing the second film with a chemical solution after the step (f).
（ｈ）前記工程（ｇ）の後、前記ウエハの前記第１の主面側に対して、気相雰囲気中で、酸素プラズマ処理を施すことにより、前記第１の膜を除去する工程。 The method for manufacturing a semiconductor integrated circuit device according to the item 4, further includes the following steps:
(H) After the step (g), a step of removing the first film by performing an oxygen plasma treatment in a gas phase atmosphere on the first main surface side of the wafer.
（ｉ）前記工程（ｈ）の後、再び前記工程（ａ）から（ｅ）を実行する工程；
（ｊ）前記工程（ｉ）の後、現像された前記有機レジスト膜をマスクとして、前記第２の膜をパターニングする工程；
（ｋ）パターニングされた前記第２の膜をマスクとして、前記第１の膜をパターニングする工程；
（ｌ）前記工程（ｋ）の後、前記第１の膜および前記第２の膜がある状態で、前記被加工膜のドライエッチングを開始することによって、前記被加工膜を加工する工程。 The method for manufacturing a semiconductor integrated circuit device according to the item 5, further includes the following steps:
(I) A step of performing the steps (a) to (e) again after the step (h);
(J) after the step (i), patterning the second film using the developed organic resist film as a mask;
(K) patterning the first film using the patterned second film as a mask;
(L) A step of processing the film to be processed by starting dry etching of the film to be processed with the first film and the second film after the step (k).
（ｍ）前記工程（ｌ）の後、前記ウエハの前記第１の主面側に対して、気相雰囲気中で、酸素プラズマ処理を施すことにより、前記第１の膜を除去する工程。 The method for manufacturing a semiconductor integrated circuit device according to the item 6, further includes the following steps:
(M) After the step (l), a step of removing the first film by performing oxygen plasma treatment in a gas phase atmosphere on the first main surface side of the wafer.
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