JP2001326173A - Pattern-forming method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、投影露光装置を用
いたパターン形成方法に係り、特にＭＯＳ半導体装置お
よびその製造方法に好適なパターン形成方法に関する。The present invention relates to a pattern forming method using a projection exposure apparatus, and more particularly to a pattern forming method suitable for a MOS semiconductor device and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体装置の製造では、回路の高集積化
とスループットを両立するパターンの形成技術として、
波長１９３nmのＡｒＦエキシマレーザ等の遠紫外光を用
いた光リソグラフィー技術が用いられている。この方法
はマスクパターンを通過した光を被加工基体上に形成し
たレジスト膜に投影光学系を介して投影露光し、これを
現像処理してパターン形成を行うものである。2. Description of the Related Art In the manufacture of semiconductor devices, as a technique for forming a pattern that achieves both high integration of circuits and high throughput,
An optical lithography technique using far ultraviolet light such as an ArF excimer laser having a wavelength of 193 nm is used. In this method, light that has passed through a mask pattern is projected and exposed on a resist film formed on a substrate to be processed through a projection optical system, and is developed to form a pattern.
【０００３】転写パターンの解像度を向上するために、
上記光源波長は短波長化されてきており、波長１５７nm
のＦ2エキシマレーザの導入も検討されている。波長約
１７０nm以下においては、レジスト材料の吸収が大きく
なり、パターンを転写するためにレジスト膜厚を薄くす
る必要がある。In order to improve the resolution of a transfer pattern,
The light source wavelength has been shortened, and the wavelength is 157 nm.
The introduction of an F 2 excimer laser is also being studied. At a wavelength of about 170 nm or less, the absorption of the resist material increases, and it is necessary to reduce the resist film thickness in order to transfer a pattern.
【０００４】上記レジスト膜の形成方法としては、回転
塗布法、ケミカルベーパーデポジション（ＣＶＤ）法等
が知られている。上記の方法を含む様々なレジストパタ
ーン形成方法については、例えば「レジスト材料・プロ
セス技術」（技術情報協会１９９４年刊）等に論じられ
ている。As a method of forming the resist film, a spin coating method, a chemical vapor deposition (CVD) method, and the like are known. Various resist pattern forming methods including the above method are discussed in, for example, "Resist Material / Process Technology" (published by Technical Information Association, 1994).
【０００５】[0005]
【発明が解決しようとする課題】ところで、従来技術に
おいては、上記レジスト膜厚が薄くなるにしたがって膜
中の欠陥数が増大するため、歩留まりが落ちるという問
題があった。また、レジスト膜中の上記欠陥によりレジ
ストパターンの寸法変動が起こり、作製した半導体装置
の性能が劣化するという問題があった。However, the prior art has a problem that the yield decreases because the number of defects in the resist increases as the thickness of the resist decreases. In addition, there has been a problem that the size of the resist pattern fluctuates due to the defect in the resist film, and the performance of the manufactured semiconductor device is deteriorated.
【０００６】本発明の目的は、レジスト膜中に形成され
る欠陥数を低減し、歩留まりのよいパターン形成方法を
提供することにある。本発明のもう一つの目的は、レジ
スト膜中の欠陥数を低減するパターン形成方法を用いる
ことにより、半導体装置の性能劣化を防ぐことにある。An object of the present invention is to provide a pattern forming method which can reduce the number of defects formed in a resist film and has a good yield. Another object of the present invention is to prevent performance degradation of a semiconductor device by using a pattern forming method for reducing the number of defects in a resist film.
【０００７】[0007]
【課題を解決するための手段】上記目的は、被加工基体
上にレジスト薄膜を形成する工程、光などのエネルギ線
を選択的に上記膜に照射する工程、上記露光部または上
記未露光部を選択的に除去する工程を含むパターン形成
方法において、被加工基体上に２回以上の膜形成により
合計で膜厚０．３μm以下のレジスト膜を形成する工程
を含むことを特徴とするパターン形成方法により達成さ
れる。The object of the present invention is to form a resist thin film on a substrate to be processed, a step of selectively irradiating the film with an energy beam such as light, and a method of forming the exposed portion or the unexposed portion. A pattern forming method including a step of selectively removing, comprising a step of forming a resist film having a total thickness of 0.3 μm or less on a substrate to be processed by forming a film two or more times. Is achieved by
【０００８】上記の工程を図１を用いて説明する。所望
の基板上１０３に１層目のレジスト１０１を形成する
と、例えば、凹部のある欠陥（いわゆる白欠陥）１０２
が形成されることがある。本発明ではこの上にさらに、
２層目のレジスト膜１０４を形成する。これによって、
欠陥１０２は充填され、欠陥の少ない膜が形成される。The above process will be described with reference to FIG. When a first-layer resist 101 is formed on a desired substrate 103, for example, a defect having a concave portion (a so-called white defect) 102
May be formed. In the present invention,
A second resist film 104 is formed. by this,
The defect 102 is filled, and a film with few defects is formed.
【０００９】上記レジスト膜中の欠陥は、レジスト膜
厚、膜形成方法、レジストの材料に依存している。ま
た、膜中の欠陥には、図に示したような欠陥から、ピン
ホールが空いたり、レジスト中に空洞ができるもの等、
様々なものがある。The defects in the resist film depend on the thickness of the resist, the method of forming the film, and the material of the resist. Defects in the film include, as shown in the figure, defects such as pinholes and voids in the resist.
There are various things.
【００１０】光源波長２００nm以下の光リソグラフィに
用いるためには、形成したレジストのパターン倒れの防
止、解像度の向上、プロセス裕度の向上等のために、レ
ジスト膜厚は、０．３μm以下であることが望ましい。
また、レジスト膜内での光吸収は波長が短くなるにつれ
て大きくなる傾向にある。光吸収が大きくなりすぎる
と、露光光がレジスト底部に届かなくなることからパタ
ーン解像不良を起こす。このため１７０nmより短波長に
なるとレジスト膜厚を０．３μm以下に薄膜化すること
が必須となる。For use in photolithography with a light source wavelength of 200 nm or less, the resist film thickness is 0.3 μm or less in order to prevent pattern collapse of the formed resist, improve resolution, and improve process latitude. It is desirable.
Light absorption in the resist film tends to increase as the wavelength becomes shorter. If the light absorption is too large, the exposure light will not reach the bottom of the resist, resulting in poor pattern resolution. Therefore, when the wavelength is shorter than 170 nm, it is essential to reduce the resist film thickness to 0.3 μm or less.
【００１１】レジストの膜厚と欠陥数の関係は、以下の
方法で測定できる。はじめに、Ｓｉ上にレジストを所望
の膜厚で塗布する。その後、欠陥検査装置でウェハを観
察する。なお、レジストの塗布後、メッキを行なうと、
レジスト膜の欠陥部のレジスト膜上にメッキされるの
で、より欠陥部を検出しやすくなる。この場合メッキの
条件は、検出感度を決める要因のひとつとなる。The relationship between the thickness of the resist and the number of defects can be measured by the following method. First, a resist is applied to Si with a desired film thickness. Thereafter, the wafer is observed with a defect inspection device. After plating the resist,
Since the defective portion of the resist film is plated on the resist film, the defective portion can be more easily detected. In this case, the plating conditions are one of the factors that determine the detection sensitivity.
【００１２】本発明によりレジスト膜を複数の工程で形
成した場合、下層と上層の同じ位置には欠陥ができにく
いため、形成された膜の欠陥密度を画期的に小さくでき
る。また、レジスト膜の形成を行なう回数を増やしてい
くにしたがって、レジスト膜中の欠陥密度は小さくな
る。よって、所望の欠陥密度に対応してレジストの膜を
形成する回数を選ぶことが可能である。When a resist film is formed in a plurality of steps according to the present invention, it is difficult to form a defect at the same position of the lower layer and the upper layer, so that the defect density of the formed film can be remarkably reduced. Further, as the number of times of forming the resist film increases, the defect density in the resist film decreases. Therefore, it is possible to select the number of times of forming the resist film according to the desired defect density.
【００１３】回転塗布中に欠陥のできる原因としては、
レジスト滴下時の空気の巻き込みによるマイクロバブル
発生等の表面張力に起因する問題が考えられる。また、
ＣＶＤ膜形成中に欠陥ができる原因としては、ゴミ等が
膜中に落ちてできる黒欠陥と、密度の薄いところができ
る白欠陥がある。本発明の方法は、上記の白欠陥に対し
て特に有効である。The causes of defects during spin coating are as follows.
A problem caused by surface tension such as generation of microbubbles due to entrainment of air when the resist is dropped may be considered. Also,
The causes of defects during the formation of the CVD film include a black defect formed by dust and the like falling into the film and a white defect formed at a low density portion. The method of the present invention is particularly effective for the above white defects.
【００１４】複数回の回転塗布法により本発明を実施す
る場合、下地基板の段差をＣＭＰ等を用いて、あらかじ
めできるだけ小さくしておくことが望ましい。When the present invention is carried out by a plurality of spin coating methods, it is desirable that the step of the underlying substrate be previously reduced as much as possible by using CMP or the like.
【００１５】ウェット現像を行なう場合、上記上層に形
成したレジスト膜と下層に形成したレジスト膜の現像液
に対する溶解速度を変化させることにより、形成するレ
ジストパターンの形状を改善することができる。例え
ば、ポジ型レジストの場合、下層に形成するレジスト膜
の露光部の溶解速度を高めることにより、レジスト形状
が改善される。また、露光波長における光吸収係数を、
各レジスト膜に対して最適化することによっても同様の
効果が得られる。When wet development is performed, the shape of the resist pattern to be formed can be improved by changing the dissolution rate of the resist film formed on the upper layer and the resist film formed on the lower layer in a developing solution. For example, in the case of a positive resist, the resist shape is improved by increasing the dissolution rate of the exposed portion of the resist film formed below. Also, the light absorption coefficient at the exposure wavelength is
Similar effects can be obtained by optimizing each resist film.
【００１６】上記レジスト膜形成には、回転塗布、ＣＶ
Ｄ法等の方法を用いることができる。異なる膜形成方法
を組み合わせてレジスト膜を形成することも可能であ
る。各膜の材料組成を最適化することにより、形成する
レジストパターンの解像性および形状を改善することが
できる。また、上記膜形成と膜形成の間に、密着性の強
化等の必要に応じて表面処理等の工程を導入することが
望ましい。The resist film is formed by spin coating, CV
A method such as Method D can be used. It is also possible to form a resist film by combining different film forming methods. By optimizing the material composition of each film, the resolution and shape of the resist pattern to be formed can be improved. In addition, it is desirable to introduce a step such as a surface treatment between the film formation and the film formation as required, for example, to enhance adhesion.
【００１７】本発明の方法は、上記レジスト膜の構成材
料が有機物である場合に限らず、Ｓｉ含有系レジストを
用いる２層レジストプロセス法においても有効である。
２層レジストプロセスのドライ現像時には、上層レジス
トパターン中に白欠陥があると、下層に転写されてしま
う。そのため、本方法による欠陥の低減は２層レジスト
プロセスにおいても歩留まり改善等に有効である。The method of the present invention is effective not only in the case where the constituent material of the resist film is an organic substance but also in a two-layer resist process method using a Si-containing resist.
During dry development in the two-layer resist process, if there is a white defect in the upper resist pattern, it is transferred to the lower layer. Therefore, the reduction of defects by the present method is effective for improving the yield even in the two-layer resist process.
【００１８】上記第２の課題は、上記のレジスト膜中の
欠陥数を低減するパターン形成方法を用いて半導体装置
を製造することにより達成される。レジスト膜中に欠陥
があると、その欠陥が所望の寸法に対して比較的大きな
場合は断線等を引き起こし、歩留まりの低下につなが
る。一方、欠陥が所望の寸法に対して比較的小さな場合
は、レジストパターンの寸法変化を引き起こす。レジス
ト膜中の欠陥を低減することによって上記寸法変化を回
避することができるため、本方法を適用することによ
り、歩留まりの向上のみならず、より均一な寸法の半導
体装置の製造を可能とし、その性能の向上が図れる。The second object is attained by manufacturing a semiconductor device by using the pattern forming method for reducing the number of defects in the resist film. If there is a defect in the resist film, if the defect is relatively large with respect to a desired dimension, disconnection or the like is caused, leading to a decrease in yield. On the other hand, if the defect is relatively small with respect to the desired dimension, the dimension of the resist pattern changes. Since the above dimensional change can be avoided by reducing the defects in the resist film, by applying the present method, it is possible not only to improve the yield but also to manufacture a semiconductor device having more uniform dimensions, The performance can be improved.
【００１９】[0019]
【発明の実施の形態】（実施例１）Ｓｉ基板上に、回転
塗布によりＰＶＰ（ポリビニルフェノール）系レジスト
を５０nmの膜厚で形成し、欠陥検査装置で欠陥数を測定
した。その欠陥測定の結果を図２に示す。８インチウェ
ハ２５枚に対して、１５個の欠陥が見つかった。つぎ
に、２層目となる膜厚５０nmのＰＶＰ系レジスト膜を上
記ウェハに塗布し、再び欠陥検査装置で欠陥数を測定し
たところ、８インチウェハ２５枚に対して欠陥は１個し
か測定されなかった。さらに３層目となるＰＶＰ系レジ
ストを５０nmの厚さで上記ウェハ上に塗布して欠陥検査
測定を行なったところ、レジスト膜中の欠陥は測定され
なかった。以上により、本方法によるレジスト膜中の欠
陥低減の効果を確認できた。DESCRIPTION OF THE PREFERRED EMBODIMENTS (Example 1) A PVP (polyvinyl phenol) resist having a thickness of 50 nm was formed on a Si substrate by spin coating, and the number of defects was measured by a defect inspection apparatus. FIG. 2 shows the result of the defect measurement. Fifteen defects were found on 25 8-inch wafers. Next, a 50 nm-thick PVP-based resist film serving as a second layer was applied to the wafer, and the number of defects was measured again using a defect inspection apparatus. As a result, only one defect was measured for 25 8-inch wafers. Did not. Further, when a PVP-based resist serving as a third layer was applied to the wafer with a thickness of 50 nm and a defect inspection measurement was performed, no defect in the resist film was measured. As described above, the effect of reducing defects in the resist film by the present method was confirmed.
【００２０】上記レジストは膜厚３０nm以上では、膜厚
の均一な膜が回転塗布で形成可能である。したがって、
１８０nmの膜を形成する場合には、６回までの重ね塗り
による膜形成が可能であった。なお、回転塗布法を用い
て膜を複数回形成する際には、膜厚の均一性、溶媒の選
択等を注意して、レジストの粘度、熱処理等のプロセス
を設定する必要がある。また、上記レジスト膜と上記レ
ジスト膜との密着性や、表面を強化するため、膜の形成
する前に表面処理を行うことや材料を添加することが好
ましい。When the resist has a thickness of 30 nm or more, a film having a uniform thickness can be formed by spin coating. Therefore,
In the case of forming a 180 nm film, it was possible to form a film by recoating up to six times. When a film is formed a plurality of times by the spin coating method, it is necessary to set processes such as the viscosity of the resist and the heat treatment while paying attention to uniformity of the film thickness, selection of a solvent, and the like. Further, in order to enhance the adhesion between the resist film and the resist film and the surface, it is preferable to perform a surface treatment or add a material before forming the film.
【００２１】（実施例２）Ｓｉ基板上に、ＣＶＤ法によ
り有機膜を２００nm堆積させた。次に、感光性ポリシラ
ン膜を３０nmの膜厚で形成した。その際、欠陥検査装置
で欠陥数を測定したところ、８インチウェハ２５枚に対
してポリシラン膜上に合計１２８個の欠陥が検出され
た。次に再び上記と同様にして感光性ポリシラン膜を２
５nmの膜厚で形成し、欠陥検査装置で欠陥を測定したと
ころ、８インチウェハ２５枚に対して欠陥数は２個とな
った。これにより、本方法によるレジスト膜中の欠陥低
減の効果を確認できた。(Example 2) An organic film having a thickness of 200 nm was deposited on a Si substrate by a CVD method. Next, a photosensitive polysilane film was formed with a thickness of 30 nm. At this time, when the number of defects was measured by a defect inspection apparatus, a total of 128 defects were detected on the polysilane film for 25 8-inch wafers. Next, a photosensitive polysilane film is formed again in the same manner as above.
The film was formed with a thickness of 5 nm, and the defect was measured by a defect inspection apparatus. As a result, the number of defects was 2 on 25 8-inch wafers. As a result, the effect of reducing defects in the resist film by the present method was confirmed.
【００２２】次に、レンズの開口数ＮＡ＝０．６、照明
のコヒーレンシσ＝０．６のＦ2露光装置でパターン転
写を行い、感光性ポリシラン膜の露光部に光酸化反応を
起こさせた。塩素ガスでドライ現像を行なうことによ
り、酸化されていない部分のポリシラン膜を除去した
後、酸素プラズマに曝して下層有機膜に上記パターンを
転写した。形成されたパターンを断面ＳＥＭで観察した
ところ、０．１μmのＬ／Ｓゲートパターンの形成を確
認した。以上により、本方法を用いて欠陥なく微細なゲ
ートパターンを形成できた。Next, pattern transfer was performed with an F 2 exposure apparatus having a lens numerical aperture NA = 0.6 and illumination coherency σ = 0.6 to cause a photo-oxidation reaction on the exposed portion of the photosensitive polysilane film. . After performing dry development with chlorine gas to remove the unoxidized portion of the polysilane film, the pattern was transferred to a lower organic film by exposing the film to oxygen plasma. When the formed pattern was observed by a cross-sectional SEM, formation of a 0.1 μm L / S gate pattern was confirmed. As described above, a fine gate pattern could be formed without defects using the present method.
【００２３】（実施例３）Ｓｉ基板上に、ＣＶＤ法によ
りポリシラン系レジストを５０nmの膜厚で形成した後、
欠陥検査装置で測定したところ、８インチウェハ２５枚
に対して、合計５７個の欠陥が検出された。次にそのウ
ェハ上にシクロオレフィン系レジストを５０nmの膜厚で
形成し、再び欠陥検査装置で測定したところ、８インチ
ウェハ２５枚に対して２個の欠陥が測定された。以上に
より、本方法によるレジスト膜中の欠陥低減の効果を確
認できた。Example 3 After forming a polysilane-based resist with a thickness of 50 nm on a Si substrate by a CVD method,
As a result of measurement using a defect inspection apparatus, a total of 57 defects were detected on 25 8-inch wafers. Next, a cycloolefin-based resist was formed on the wafer with a thickness of 50 nm, and measured again with a defect inspection apparatus. As a result, two defects were measured on 25 8-inch wafers. As described above, the effect of reducing defects in the resist film by the present method was confirmed.
【００２４】下部のＣＶＤ法で形成したレジスト膜中の
白欠陥の部分をＡＦＭ（原子間力顕微鏡）で測定したと
ころ、回転塗布により形成された上層レジストにより、
上記欠陥部の膜厚変動は見られなくなっていた。また、
黒欠陥（突起状の欠陥）部を同様にＡＦＭで測定したと
ころ、表面の凸部の度合いが改善されていた。The white defect portion in the lower resist film formed by the CVD method was measured by AFM (atomic force microscope).
No change in the film thickness of the defective portion was observed. Also,
When a black defect (projection-like defect) was similarly measured by AFM, it was found that the degree of projection on the surface was improved.
【００２５】なお、上記ＣＶＤレジスト膜と上記回転塗
布によるレジスト膜との間の密着性等を強化するため、
上層膜の形成前に表面処理を行うことや塗布型レジスト
に低分子量の成分を添加すること等が好ましい。Incidentally, in order to enhance the adhesion between the CVD resist film and the resist film formed by the spin coating, etc.,
It is preferable to perform a surface treatment before forming the upper layer film or to add a low molecular weight component to the coating type resist.
【００２６】（実施例４）次に本発明をＭＯＳ集積回路
のゲート加工工程に適用した例について図３を用いて説
明する。まず図３（ａ）に示すようにＳｉ基板３０１上
に素子分離層３０２を形成した後、熱酸化膜３０３を形
成した。ついで膜厚２００nmのポリＳｉ層３０４／ＷＳ
ｉ層３０５をＣＶＤ法により形成し、上記膜上にさらに
ＣＶＤ法により、ＳｉＯＮ無機反射防止膜３０６を形成
した。上記反射防止膜パターンはハードマスクとしての
役割も果たしており、下地ポリＳｉ膜に寸法変動を少な
くパターン転写することを可能にする。(Embodiment 4) Next, an example in which the present invention is applied to a gate processing step of a MOS integrated circuit will be described with reference to FIG. First, as shown in FIG. 3A, after forming an element isolation layer 302 on a Si substrate 301, a thermal oxide film 303 was formed. Next, a 200 nm-thick poly-Si layer 304 / WS
An i-layer 305 was formed by a CVD method, and a SiON inorganic antireflection film 306 was further formed on the film by a CVD method. The antireflection film pattern also serves as a hard mask, and enables pattern transfer to the underlying poly-Si film with little dimensional change.
【００２７】次に、上記ＳｉＯＮ無機反射防止膜３０６
上に、回転塗布によりアクリレート系レジスト３０７、
次にポリノルボルネン系レジスト３０８を、それぞれ膜
厚５０nmとなるように形成し、合わせて膜厚１００nmの
レジスト膜を形成した。Next, the SiON inorganic antireflection film 306 is used.
On top, acrylate-based resist 307 by spin coating,
Next, a polynorbornene-based resist 308 was formed to a thickness of 50 nm, respectively, and a resist film having a thickness of 100 nm was formed.
【００２８】上記の基板にＡｒＦエキシマレーザ露光装
置（ＮＡ＝０．６０）を用いて寸法０．１０μmから１
μmの各種パターンを露光した後、所定の熱処理および
ウェット現像によりパターン露光部を取り除き、パター
ン３０９を形成した（図３（ｂ））。An ArF excimer laser exposure apparatus (NA = 0.60) was applied to the above substrate to reduce the size from 0.10 μm to 1 μm.
After exposing various patterns of μm, the pattern exposed portions were removed by predetermined heat treatment and wet development to form a pattern 309 (FIG. 3B).
【００２９】上記パターンを走査型電子顕微鏡で観察し
た結果、レーザ照射量が２１mＪ／cm2に対して、最小寸
法０．１３μmのレジストパターンが形成されたことを
確認した。また、レベンソン型位相シフトマスクを用い
た場合には、周期２００nmで寸法７０nmのパターンを形
成できた。As a result of observing the above pattern with a scanning electron microscope, it was confirmed that a resist pattern having a minimum dimension of 0.13 μm was formed for a laser irradiation amount of 21 mJ / cm 2 . Further, when the Levenson-type phase shift mask was used, a pattern having a period of 200 nm and a size of 70 nm could be formed.
【００３０】次に、Ｃ2Ｆ6＋Ｏ2＋Ｈｅのエッチングガ
スを用いたドライエッチングにより、上記レジスト３０
９のパターンを上記ＳｉＯＮ無機反射防止膜３０６に転
写した。さらに上記パターンをマスクとしてＳＦ6＋Ｃ
ｌ2のエッチングガスにより下地ＷＳｉ膜３０５を、ま
たポリＳｉ膜３０４をＨＢｒ＋Ｃｌ2＋Ｏ2エッチングガ
スにより、順次ドライエッチングしてパターン３１０を
形成した。ここで、レジストが、ＳｉＯＮ上に残ってい
る場合はアッシング工程を必要に応じて行うことが好ま
しい。その後、イオンインプランテーションとアニーリ
ングを行い、トランジスタのソース部３１１、ドレイン
部３１２を形成した（図３（ｃ））。Next, the resist 30 is subjected to dry etching using an etching gas of C 2 F 6 + O 2 + He.
The pattern of No. 9 was transferred to the SiON inorganic antireflection film 306. Further, using the above pattern as a mask, SF 6 + C
A pattern 310 was formed by sequentially dry-etching the underlying WSi film 305 with an etching gas of l 2 and the dry etching of the poly-Si film 304 with an HBr + Cl 2 + O 2 etching gas. Here, when the resist remains on the SiON, it is preferable to perform an ashing step as needed. Thereafter, ion implantation and annealing were performed to form a source portion 311 and a drain portion 312 of the transistor (FIG. 3C).
【００３１】本実施例により、２回塗りのＡｒＦ露光用
レジストを用いて微細ゲートパターンを形成することが
できた。上記レジスト膜は、欠陥が非常に少なく、従っ
て歩留まりよくパターンの形成ができた。According to the present embodiment, a fine gate pattern could be formed using a two-coat ArF exposure resist. The resist film had very few defects, so that a pattern could be formed with good yield.
【００３２】ここで、本実施例ではＡｒＦ露光用レジス
トを用いたが、薄膜形成が可能な同様の効果が得られる
感光性材料であれば、本実施例に示したものに限らな
い。また、以上の説明では回転塗布法による膜形成の場
合について述べたが、本発明の趣旨を変えない範囲の膜
形成の方法はすべて用いることができる。また、本発明
の趣旨を変えない範囲で異なる膜形成方法を組み合わせ
てもよいことは言うまでもない。In this embodiment, the resist for ArF exposure is used. However, the present invention is not limited to this embodiment as long as a photosensitive material capable of forming a thin film and having the same effect can be obtained. In the above description, the case of forming a film by the spin coating method has been described, but any method of forming a film may be used without departing from the spirit of the present invention. Needless to say, different film forming methods may be combined without departing from the spirit of the present invention.
【００３３】エッチングガスとして塩素ガスを用いた
が、ポリシリコンのエッチングガスとして用いられるガ
スであれば本実施例にとらわれず使用できる。例えばフ
ッ素系ガスを用いてもよい。また、本実施例と同様にし
て、ポリメタルシリコンゲート、メタルゲート、または
これらのゲートのキャップ材となるＳｉ酸化膜、Ｓｉ窒
化膜等の加工を行うこともできる。Although chlorine gas was used as an etching gas, any gas used as an etching gas for polysilicon can be used without being restricted to this embodiment. For example, a fluorine-based gas may be used. Further, in the same manner as in the present embodiment, it is possible to process a polymetal silicon gate, a metal gate, or a Si oxide film, a Si nitride film, or the like which serves as a cap material for these gates.
【００３４】また本発明の方法は、ゲート材料のみなら
ず、Ｗ（タングステン）や各種酸化シリコン膜、Ｃｕ
（銅）等の加工にも適用できる。The method of the present invention can be applied not only to the gate material but also to W (tungsten), various silicon oxide films, Cu
It can be applied to processing of (copper) and the like.
【００３５】（実施例５）図４を用いて、レジスト膜中
の欠陥の少ない２層レジストプロセスについての実施例
を説明する。(Embodiment 5) An embodiment of a two-layer resist process with few defects in a resist film will be described with reference to FIG.
【００３６】図４（ａ）に示すように、ウェハ４０１上
に１μm厚のＳｉＯ2被加工膜４０２を形成した被加工基
板上に、膜厚４００nmのＰＶＰ系材料からなる塗膜４０
３を回転塗布により形成し、これに２００℃／１２０秒
の熱プロセスを行なった。つぎに、図４（ｂ）のよう
に、膜厚５０nmのポジ型化学増幅型Ｓｉ含有レジスト膜
４０４を、回転塗布により形成した。As shown in FIG. 4A, a coating film 40 made of a PVP-based material having a thickness of 400 nm is formed on a substrate to be processed on which a SiO 2 processing film 402 having a thickness of 1 μm is formed on a wafer 401.
3 was formed by spin coating, and subjected to a thermal process at 200 ° C./120 seconds. Next, as shown in FIG. 4B, a positive chemically amplified Si-containing resist film 404 having a thickness of 50 nm was formed by spin coating.
【００３７】上記の膜４０４の欠陥を欠陥検査装置で測
定したところ、８インチウェハ２５枚に対して、合計２
１個の欠陥が検出された。さらに図４（ｃ）に示すよう
に、上記のウェハにＳｉ含有レジスト４０５を膜厚３０
nmだけ塗布した。これを再び欠陥検査装置で測定したと
ころ、８インチウェハ２５枚に対して欠陥は皆無であっ
た。When the defects of the film 404 were measured by a defect inspection apparatus, a total of 2 defects were measured for 25 8-inch wafers.
One defect was detected. Further, as shown in FIG. 4 (c), a Si-containing resist 405 is
Only nm was applied. When this was measured again by the defect inspection apparatus, no defect was found on 25 8-inch wafers.
【００３８】図４（ｄ）に示すように、上記膜にＦ2エ
キシマレーザ光４０６を照射して、パターン露光した。
ここではＦ2エキシマ露光装置の開口数ＮＡを０．６、
コヒーレンシσを０．７としたが、ＮＡ、σともに所望
のプロセス裕度、解像度に応じて最適化することが望ま
しい。As shown in FIG. 4D, the film was irradiated with F 2 excimer laser light 406 to perform pattern exposure.
Here, the numerical aperture NA of the F 2 excimer exposure apparatus is 0.6,
Although the coherency σ is set to 0.7, it is desirable to optimize both NA and σ according to the desired process latitude and resolution.
【００３９】次いで図４（ｅ）に示すように、露光部を
テトラヒドロメチルアンモニウム２．３８％水溶液で６
０秒間現像し、パターン４０７を形成し、１０秒の水洗
後、１００℃で６０秒のポストベーク熱処理を行なっ
た。Next, as shown in FIG. 4 (e), the exposed portion was treated with a 2.38% aqueous solution of tetrahydromethylammonium for 6 hours.
After developing for 0 second, a pattern 407 was formed. After washing with water for 10 seconds, post-baking heat treatment was performed at 100 ° C. for 60 seconds.
【００４０】つぎに、図４（ｆ）に示すように、上記Ｓ
ｉ含有レジストパターン４０４を、酸素＋ＳＯ2＋Ｈｅ
エッチングガスを用いてドライ現像し、さらに下層有機
層４０３をエッチングし、パターン４０８を得た。これ
により、欠陥の極めて少ない２層レジストパターンを得
ることができた。Next, as shown in FIG.
The i-containing resist pattern 404 is formed by adding oxygen + SO 2 + He
Dry development was performed using an etching gas, and the lower organic layer 403 was further etched to obtain a pattern 408. As a result, a two-layer resist pattern with extremely few defects could be obtained.
【００４１】本パターン４０８を用いてドライエッチン
グにより、下地ＳｉＯ2膜４０２へのパターン転写を行
ない、パターン４０９を得た（図４（ｇ））。最後に図
４（ｈ）に示すように、レジスト膜４０３、４０４、４
０５をドライアッシングにより剥離し、洗浄して、所望
のパターン４１０を得ることができた。The pattern was transferred to the underlying SiO 2 film 402 by dry etching using the pattern 408 to obtain a pattern 409 (FIG. 4G). Finally, as shown in FIG. 4H, the resist films 403, 404, 4
05 was peeled off by dry ashing and washed to obtain a desired pattern 410.
【００４２】ここで、レジストパターン形成を行う際に
は、下層、もしくは上層に反射防止膜を形成してもよ
い。また、上記パターン形成する場合、密着性、解像
性、プロセス裕度等が、形成するパターンに最適化され
たレジストを用いることが望ましい。Here, when forming the resist pattern, an antireflection film may be formed on the lower layer or the upper layer. In the case of forming the pattern, it is desirable to use a resist whose adhesion, resolution, process latitude, and the like are optimized for the pattern to be formed.
【００４３】（実施例６）図５を用いて本発明を用いた
ＭＯＳ半導体装置の製造方法について説明する。なお、
以下の説明は、ＭＯＳ半導体装置製造プロセスの主要な
工程と本発明の関連を示すためのものであり、製造工程
の全てについて述べたものではない。(Embodiment 6) A method of manufacturing a MOS semiconductor device using the present invention will be described with reference to FIG. In addition,
The following description is to show the relation between the main steps of the MOS semiconductor device manufacturing process and the present invention, and does not describe all the manufacturing steps.
【００４４】（１）素子分離形成 まず、シリコン基体５０４上にＳｉ酸化膜５０２および
窒化シリコン膜５０３を形成した後、実施例１とほぼ同
様の方法を用いて、製造するＭＯＳ集積回路の活性層部
分にレジストパターン５０１を形成した（図５ａ）。次
にこれをマスクとして、窒化シリコン膜５０３、Ｓｉ酸
化膜５０２さらにシリコン基体５０４をエッチングし、
形成された溝部分に酸化シリコン５０５を埋め込んだ。
次に、上記溝部のうち広い領域の部分に通常の方法で窒
化シリコン膜を形成し、しかる後に基板表面をＣＭＰ法
を用いて平坦化し、さらに窒化シリコン膜を除去してい
わゆる浅溝分離（ＳＧＩ）５０５による素子分離を形成
した（図５ｂ）。(1) Element Isolation Formation First, after forming a silicon oxide film 502 and a silicon nitride film 503 on a silicon substrate 504, an active layer of a MOS integrated circuit to be manufactured is manufactured by using a method substantially similar to that of the first embodiment. A resist pattern 501 was formed on the portion (FIG. 5A). Next, using this as a mask, the silicon nitride film 503, the Si oxide film 502, and the silicon substrate 504 are etched,
Silicon oxide 505 was embedded in the formed groove.
Next, a silicon nitride film is formed in a wide area portion of the above-mentioned groove portion by a usual method. Thereafter, the surface of the substrate is flattened by a CMP method, and the silicon nitride film is removed to form a so-called shallow groove isolation (SGI). A device isolation 505 was formed (FIG. 5b).
【００４５】（２）ゲート形成 次に、所定のウエル形成、ゲート絶縁膜形成、チャンネ
ル形成等を行った後、ゲート絶縁膜５０６上にポリシリ
コン膜５０７、ＴｉＮ膜５０８、Ｗ膜５０９のゲート多
層膜を形成し、さらに窒化シリコン膜５１０、酸化シリ
コン膜５１１を積層した。この積層膜上に実施例２に示
したのとほぼ同様の方法を用いてレジストパターン５１
２を形成（図５ｃ）し、これをマスクとして窒化シリコ
ン膜、酸化シリコン膜をエッチングし、さらにその下の
積層ゲート膜をエッチングし、ゲートパターン５１３を
形成した（図５ｄ）。(2) Formation of Gate Next, after forming a predetermined well, forming a gate insulating film, forming a channel, etc., a gate multilayer of a polysilicon film 507, a TiN film 508, and a W film 509 is formed on the gate insulating film 506. A film was formed, and a silicon nitride film 510 and a silicon oxide film 511 were further laminated. A resist pattern 51 is formed on this laminated film by using a method substantially similar to that shown in the second embodiment.
2 was formed (FIG. 5C), the silicon nitride film and the silicon oxide film were etched using this as a mask, and the underlying gate film was further etched to form a gate pattern 513 (FIG. 5D).
【００４６】（３）コンタクトホール形成 次に、所定のイオン打ち込み領域５１６、ＬＤＤサイド
ウオール５１４形成、ソース、ドレイン部のサリサイド
形成、酸化シリコンによる層間絶縁膜５２０形成、絶縁
膜表面平坦化の後、実施例１に示したのとほぼ同様の方
法を用いてコンタクトホール部分を開口とするレジスト
パターン５１５を形成（図５ｅ）し、これをマスクに層
間絶縁膜５２０をエッチングした。レジストパターンを
除去した後、Ｗプラグ５１７を埋め込み、さらに表面を
平坦化して所望のコンタクトホールを形成した（図５
ｆ）。(3) Formation of Contact Holes Next, after predetermined ion implantation regions 516, formation of LDD sidewalls 514, formation of salicide of source and drain portions, formation of an interlayer insulating film 520 of silicon oxide, flattening of the insulating film surface, A resist pattern 515 having openings in the contact hole portions was formed by using a method substantially similar to that shown in Example 1 (FIG. 5E), and the interlayer insulating film 520 was etched using this as a mask. After removing the resist pattern, a W plug 517 was buried and the surface was flattened to form a desired contact hole (FIG. 5).
f).
【００４７】以上の工程を用いてＭＯＳ集積回路を製作
し、その動作を確認した。本実施例により製造したＭＯ
Ｓ集積回路は、回路寸法の均一性に優れるため、従来に
比べて性能に優れ、かつ、従来製造方法と比べて製造工
程の工程数が削減されるため、製造コストも低減でき
た。A MOS integrated circuit was manufactured using the above steps, and its operation was confirmed. MO manufactured according to this embodiment
The S integrated circuit has excellent uniformity in circuit dimensions and therefore has better performance than in the past, and the number of manufacturing steps is reduced as compared with the conventional manufacturing method, so that the manufacturing cost was also reduced.
【００４８】なお、ここには示さないが、本発明による
パターン形成方法はＭＯＳ半導体装置の他の構成要素、
例えばＤＲＡＭや強誘電体メモリーにおけるキャパシタ
ーの加工等にも用いることができる。Although not shown here, the pattern forming method according to the present invention uses other components of the MOS semiconductor device,
For example, it can be used for processing capacitors in DRAMs and ferroelectric memories.
【００４９】以上、ＭＯＳＬＳＩの基本パターンに本発
明を適用した例について述べたが、本実施例にとらわれ
ずＬＳＩの他の工程や、さらに他の種類や材質の半導体
装置、例えばバイポーラＬＳＩやガリウム砒素系半導
体、半導体レーザ等のオプトエレクトロニック素子等に
適用することもできる。その場合、被加工材、感光材の
種類、露光方法、現像方法、エッチング方法やガス等は
変更されるが、これにともない、本発明による反射防止
材料の組成および処理条件等は、本発明の趣旨を逸脱し
ない限りにおいて最適化することが望ましい。Although the example in which the present invention is applied to the basic pattern of the MOS LSI has been described above, the present invention is not limited to this embodiment, and other processes of the LSI, and semiconductor devices of other types and materials, for example, bipolar LSIs and gallium arsenide The present invention can also be applied to an optoelectronic device such as a system semiconductor and a semiconductor laser. In that case, the material to be processed, the type of photosensitive material, the exposure method, the development method, the etching method, the gas, etc. are changed. It is desirable to optimize as long as the purpose is not deviated.
【００５０】[0050]
【発明の効果】以上本発明によれば、微細パターンを形
成する方法において、２回以上の膜形成を行なうことに
より、膜厚０．２μm以下のレジスト膜を、被加工基体
上に形成することにより、欠陥密度を低減したパターン
形成方法を提供する。膜中欠陥密度の低減と、優れた寸
法制御が可能となりＬＳＩの性能が向上すると共に製造
歩留まりが向上し、コストを低減できる。As described above, according to the present invention, in a method for forming a fine pattern, a resist film having a thickness of 0.2 μm or less is formed on a substrate to be processed by performing film formation twice or more. Thus, a pattern forming method with a reduced defect density is provided. The defect density in the film can be reduced and excellent dimensional control can be performed, so that the performance of the LSI can be improved, the manufacturing yield can be improved, and the cost can be reduced.
【図１】本発明の工程を示す断面図。FIG. 1 is a sectional view showing a process of the present invention.
【図２】本発明の作用効果を表すグラフ。FIG. 2 is a graph showing the operation and effect of the present invention.
【図３】本発明をゲート加工に適用した実施例を示す断
面図。FIG. 3 is a sectional view showing an embodiment in which the present invention is applied to gate processing.
【図４】本発明を２層レジストプロセスに適用した実施
例を示す断面図。FIG. 4 is a sectional view showing an embodiment in which the present invention is applied to a two-layer resist process.
【図５】本発明をＭＯＳ型半導体装置の製造に適用した
実施例を示す断面図。FIG. 5 is a sectional view showing an embodiment in which the present invention is applied to the manufacture of a MOS type semiconductor device.
１０１…レジスト膜、１０２…凹欠陥、１０３…基板、
１０４…第２のレジスト膜、３０１…Ｓｉ基板、３０２
…素子分離部、３０３…ゲート絶縁膜、３０４…ポリシ
リコン層、３０５…ＷＳｉ層、３０６…ＳｉＯＮ反射防
止膜、３０７…アクリレート系レジスト、３０８…ポリ
ノルボルネン系レジスト、３０９…レジストパターン、
３１０…被加工パターン、３１１…ＭＯＳトランジスタ
ソース部、３１２…ＭＯＳトランジスタドレイン部、４
０１…Ｓｉ基板、４０２…ＳｉＯ２被加工層、４０３…
ＰＶＰ系材料、４０４…Ｓｉ含有レジスト、４０５…Ｓ
ｉ含有レジスト、４０６…Ｆ２エキシマレーザ光、４０
７…Ｓｉ含有レジストパターン、４０８…ドライ現像後
パターン、４０９…ＳｉＯ２被加工部、４１０…所望の
ＳｉＯ２パターン、５０１…レジストパターン、５０２
…ＳｉＯ２層、５０３…窒化シリコン膜、５０４…シリ
コン基体、５０５…浅溝分離部、５０６…ゲート絶縁
膜、５０７…ポリシリコン膜、５０８…ＴｉＮ膜、５０
９…Ｗ膜、５１０…酸化シリコン膜、５１１…窒化シリ
コン膜、５１２…レジストパターン、５１３…ゲートパ
ターン、５１４…ＬＤＤサイドウォール、５１５…レジ
ストパターン、５１６…ソース、ドレイン部、５１７…
Ｗプラグ、５２０…層間絶縁膜。101: resist film, 102: concave defect, 103: substrate,
104: second resist film, 301: Si substrate, 302
.., A gate insulating film, 304, a polysilicon layer, 305, a WSi layer, 306, a SiON antireflection film, 307, an acrylate resist, 308, a polynorbornene resist, 309, a resist pattern,
310: Work pattern, 311: MOS transistor source, 312: MOS transistor drain, 4
01 ... Si substrate, 402 ... SiO2 processed layer, 403 ...
PVP-based material, 404 ... Si-containing resist, 405 ... S
i-containing resist, 406 ... F2 excimer laser beam, 40
7: Si-containing resist pattern, 408: pattern after dry development, 409: processed part of SiO2, 410: desired SiO2 pattern, 501: resist pattern, 502
.., SiO2 layer, 503, silicon nitride film, 504, silicon substrate, 505, shallow trench isolation, 506, gate insulating film, 507, polysilicon film, 508, TiN film, 50
9 W film, 510 silicon oxide film, 511 silicon nitride film, 512 resist pattern, 513 gate pattern, 514 LDD sidewall, 515 resist pattern, 516 source and drain part, 517
W plug, 520: interlayer insulating film.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H096 AA25 BA01 BA09 CA14 CA17 EA05 EA23 2H097 AA03 BB10 CA13 FA10 LA10 5F046 CA03 CA04 JA04 JA20 NA01 NA06 NA09 NA19 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H096 AA25 BA01 BA09 CA14 CA17 EA05 EA23 2H097 AA03 BB10 CA13 FA10 LA10 5F046 CA03 CA04 JA04 JA20 NA01 NA06 NA09 NA19
Claims (8)
０．３μm以下のレジスト膜を被加工基体上に形成する
工程、エネルギ線を選択的に上記膜に照射する工程およ
び選択的に上記露光部または未露光部を除去する工程を
含むことを特徴とするパターン形成方法。1. A step of forming a resist film having a total thickness of 0.3 μm or less on a substrate to be processed by two or more film formations, a step of selectively irradiating the film with energy rays, and a step of selectively irradiating the film with energy rays. A pattern forming method, comprising a step of removing the exposed portion or the unexposed portion.
はケミカルベーパーデポジション法であることを特徴と
する請求項１記載のパターン形成方法。2. The pattern forming method according to claim 1, wherein said resist film forming method is a spin coating or a chemical vapor deposition method.
る材料で構成されていることを特徴とする請求項１記載
のパターン形成方法。3. The pattern forming method according to claim 1, wherein the resist films to be formed are made of different materials.
を特徴とする請求項１記載のパターン形成方法。4. The pattern forming method according to claim 1, wherein said film forming method is different depending on the film.
ることを特徴とする請求項１ないし４のいずれか記載の
パターン形成方法。5. The pattern forming method according to claim 1, wherein a wavelength of said energy ray is 200 nm or less.
ることを特徴とする請求項１ないし４のいずれか記載の
パターン形成方法。6. The pattern forming method according to claim 1, wherein a wavelength of said energy ray is 173 nm or less.
ターン形成方法を用いることを特徴とする半導体製造方
法。7. A semiconductor manufacturing method using the pattern forming method according to any one of claims 1 to 6.
ターン形成方法を用いて製造したことを特徴とする半導
体装置。8. A semiconductor device manufactured by using the pattern forming method according to any one of claims 1 to 6.
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|---|---|---|---|
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