JP2011522413A - 別々の読み出し及び書き込みアクセストランジスタを有するゲート型横型サイリスタベースランダムアクセスメモリ(gltram)セル並びにそれを組み込んだメモリデバイス及び集積回路 - Google Patents
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Abstract
書き込みビット線(452)、読み出しビット線(454)、及び少なくとも1つのメモリセル(410)を含むメモリデバイス(340)が提供される。メモリセル(410)は、書き込みアクセストランジスタ(470)と、読み出しビット線(454)及び先の書き込みアクセストランジスタ(470)に結合される読み出しアクセストランジスタ(480)と、先の書き込みアクセストランジスタ(470)に結合されるゲート型横型サイリスタ(GLT)デバイス(460)とを含む。その多くの特徴の中でも、メモリセル(410)は、読み出し及び書き込みビット線(454,452)を分離することによって読み出し動作中の読み出し障害を回避する。
【選択図】図4
Description
Claims (26)
- ゲート型横型サイリスタ(GLT)デバイス(460)と、
前記ゲート型横型サイリスタ(GLT)デバイス(460)に結合され書き込みアクセスを制御するための書き込みアクセストランジスタ(470)と、
前記書き込みアクセストランジスタ(470)に結合され読み出しアクセスを制御するための読み出しアクセストランジスタ(480)とを備えたメモリセル(410)。 - 請求項1に従うメモリセル(410)であって、
前記GLTデバイス(460)、前記書き込みアクセストランジスタ(470)及び前記読み出しアクセストランジスタ(490)に結合される検出トランジスタ(490)を更に備えたメモリセル。 - 請求項2に従うメモリセル(410)であって、
前記書き込みアクセストランジスタ(470)、前記読み出しアクセストランジスタ(480)及び前記検出トランジスタ(490)は各々Pチャネル電界効果トランジスタを備えているメモリセル。 - 請求項3に従うメモリセル(410)であって、前記GLTデバイス(460)は、
第1のN領域(464)及び第2のN領域(468)を備えるNPNPデバイス(464,463,468,466)と、
前記第2のN領域(468)に結合されるキャパシタ(463,408,465)とを備えているメモリセル。 - 請求項2に従うメモリセル(410)であって、
前記書き込みアクセストランジスタ(470)、前記読み出しアクセストランジスタ(480)及び前記検出トランジスタ(490)は各々Nチャネル電界効果トランジスタを備えているメモリセル。 - 請求項5に従うメモリセル(410)であって、前記GLTデバイス(460)は、
第1のP領域(464)及び第2のP領域(468)を備えるPNPNデバイス(464,463,468,466)と、
前記第2のP領域(468)に結合されるキャパシタ(463,408,465)とを備えているメモリセル。 - 請求項5に従うメモリセル(410)であって、前記書き込みアクセストランジスタ(470)は第1のノード(441/633)に結合され、前記読み出しアクセストランジスタ(480)は第2のノード(442)に結合され且つ第3のノード(443)にて前記書き込みアクセストランジスタ(470)に結合され、前記ゲート型横型サイリスタ(GLT)デバイス(460)は第4のノード(444)にて前記書き込みアクセストランジスタ(470)に結合され、前記検出トランジスタ(490)は前記第4のノード(444)にて前記GLTデバイス(460)及び前記書き込みアクセストランジスタ(470)に結合され且つ第5のノード(445)にて前記読み出しアクセストランジスタ(490)に結合されるメモリセル。
- 請求項7に従うメモリセル(410)であって、前記書き込みアクセストランジスタ(470)は、
前記第1のノード(441/633)に結合される第1のソース電極(472)と、
前記第4のノード(444)に結合される第1のドレイン電極(474)と、
第1のゲート電極(475)とを更に備えているメモリセル。 - 請求項8に従うメモリセル(410)であって、前記GLTデバイス(460)は、
前記第4のノード(444)にて前記第1のドレイン電極(474)に結合されるカソードノード(464)と、
第6のノード(446)に結合されるゲート電極(465)と、
前記検出トランジスタ(490)に結合されるアノードノード(466)とを備えているメモリセル。 - 請求項9に従うメモリセル(410)であって、前記読み出しアクセストランジスタ(480)は、
前記第2のノード(442)に結合される第2のソース電極(482)と、
前記第5のノード(445)に結合される第2のドレイン電極(484)と、
前記第1のゲート電極(475)に結合され且つ一体の第2のゲート電極(485)とを備えているメモリセル。 - 請求項10に従うメモリセル(410)であって、前記検出トランジスタ(490)は、
前記第5のノード(445)にて前記第2のドレイン電極(484)に結合される第3のソース電極(492)と、
第7のノード(432/635)にて前記アノードノード(466)に結合される第3のドレイン電極(494)と、
前記第4のノード(444)にて前記第1のドレイン電極(474)及び前記カソード(464)に結合される第3のゲート電極(495)とを備えているメモリセル。 - 供給線(432/632)と、
書き込みビット線(452)と、
読み出しビット線(454)と、
前記書き込みビット線(452)及び前記供給線(632)の1つに結合される書き込みアクセストランジスタ(470)と、
前記読み出しビット線(454)及び前記書き込みアクセストランジスタ(470)に結合される読み出しアクセストランジスタ(480)と、
前記書き込みアクセストランジスタ(470)に結合されるゲート型横型サイリスタ(GLT)デバイス(460)とを備えたメモリデバイス(340)。 - 請求項12に従うメモリデバイス(340)であって、
前記GLTデバイス(460)、前記書き込みアクセストランジスタ(470)及び前記読み出しアクセストランジスタ(490)に結合される検出トランジスタ(490)を更に備えたメモリデバイス。 - 請求項13に従うメモリデバイス(340)であって、
前記GLTデバイス(460)に結合される書き込みイネーブル線(430)を更に備えたメモリデバイス。 - 請求項14に従うメモリデバイス(340)であって、前記書き込みアクセストランジスタ(470)は第1のゲート電極(475)を備え、前記読み出しアクセストランジスタ(480)は第2のゲート電極(485)を備え、
前記第1のゲート電極(475)及び前記第2のゲート電極(485)を備える第1のワード線(420)を更に備えたメモリデバイス。 - 請求項15に従うメモリデバイス(340)であって、前記書き込みアクセストランジスタ(470)は、
前記書き込みビット線(452)に結合される第1のソース電極(472)と、
第1のドレイン電極(474)と、
前記第1のワード線(420)の部分を備える第1のゲート電極(475)とを更に備えているメモリデバイス。 - 請求項16に従うメモリデバイス(340)であって、前記読み出しアクセストランジスタ(480)は、
前記読み出しビット線(454)に結合される第2のソース電極(482)と、
第2のドレイン電極(484)と、
前記第1のワード線(420)の他の部分を備える第2のゲート電極(485)とを更に備えており、前記第2のゲート電極(485)及び前記第1のゲート電極(475)は共通の導電性層から形成されるメモリデバイス。 - 請求項17に従うメモリデバイス(340)であって、前記検出トランジスタ(490)は、
前記第2のドレイン電極(484)に結合される第3のソース電極(492)と、
前記第1のドレイン電極(474)及び前記カソード(464)に結合される第3のゲート電極(495)と、
前記供給線(432)に結合される第3のドレイン電極(494)とを備えているメモリデバイス。 - 請求項18に従うメモリデバイス(340)であって、前記GLTデバイス(460)は、
前記第1のドレイン電極(474)に結合されるカソードノード(464)と、
前記書き込みイネーブル線(430)に結合されるゲート電極(465)と、
前記供給線(432)に結合されるアノードノード(466)とを備えているメモリデバイス。 - 請求項15に従うメモリデバイス(340)であって、前記書き込みアクセストランジスタ(470)は、
前記供給線(632)に結合される第1のソース電極(472)と、
第1のドレイン電極(474)と、
前記第1のワード線(420)の部分を備える第1のゲート電極(475)とを更に備えているメモリデバイス。 - 請求項20に従うメモリデバイス(340)であって、前記読み出しアクセストランジスタ(480)は、
前記読み出しビット線(454)に結合される第2のソース電極(482)と、
第2のドレイン電極(484)と、
前記第1のワード線(420)の他の部分を備える第2のゲート電極(485)とを備えており、前記第2のゲート電極(485)及び前記第1のゲート電極(475)は共通の導電性層から形成されるメモリデバイス。 - 請求項21に従うメモリデバイス(340)であって、前記GLTデバイス(460)は、
前記第1のドレイン電極(474)に結合されるカソードノード(464)と、
前記書き込みイネーブル線(430)に結合されるゲート電極(465)と、
前記書き込みビット線(452)に結合されるアノードノード(466)とを備えているメモリデバイス。 - 請求項22に従うメモリデバイス(340)であって、前記検出トランジスタ(490)は、
前記第2のドレイン電極(484)に結合される第3のソース電極(492)と、
前記第1のドレイン電極(474)及び前記カソード(464)に結合される第3のゲート電極(495)と、
前記書き込みビット線(452)及び前記アノードノード(466)に結合される第3のドレイン電極(494)とを備えているメモリデバイス。 - 書き込みイネーブル線(430)と、
書き込みビット線(452)と、
読み出しビット線(454)と、
第1のゲート電極(475)、第1のソース電極(472)及び第1のドレイン電極(474)を備える第1のトランジスタ(470)と、
前記第1のゲート電極(475)及び前記読み出しビット線(454)に結合される第2のソース電極(482)、前記第1のゲート電極(475)に結合される第2のゲート電極(485)、及び第2のドレイン電極(484)を備える第2のトランジスタ(480)と、
アノードノード(466)、前記書き込みイネーブル線(430)に結合されるゲート電極(465)、及び前記第1のドレイン電極(474)に結合されるカソードノード(464)を備えるゲート型横型サイリスタ(GLT)デバイス(460)と、
第3のドレイン電極(494)、前記第2のドレイン電極(484)に結合される第3のソース電極(492)、並びに共通ノード(444)にて前記第1のドレイン電極(474)及び前記カソード(464)に結合される第3のゲート電極(495)を備える第3のトランジスタ(490)とを備えたメモリデバイス(340)。 - 請求項24に従うメモリデバイス(340)であって、
前記アノードノード(466)及び前記第3のドレイン電極(494)に結合される供給線(432)を更に備え、前記書き込みビット線(452)は前記第1のソース電極(472)に結合されているメモリデバイス。 - 請求項24に従うメモリデバイス(340)であって、
前記第1のソース電極(472)に結合される供給線(632)を更に備え、前記アノードノード(466)は前記第3のドレイン電極(494)に結合され、前記書き込みビット線(452)は前記アノードノード(466)及び前記第3のドレイン電極(494)に結合されているメモリデバイス。
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