CN116209252B - 存储单元、动态存储器、其读取方法及电子设备 - Google Patents

存储单元、动态存储器、其读取方法及电子设备 Download PDF

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Abstract

本申请实施例提供了一种存储单元、动态存储器及电子设备。该存储单元包括存储晶体管、写入晶体管和读取晶体管；存储晶体管包括与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极；写入晶体管包括与写入字线电连接的栅极、与读取节点电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与读取字线电连接的主栅极、与参考信号端电连接的第一极、与读取节点电连接的第二极以及与存储节点电连接的背栅极。本实施例提供的存储单元的电路设计，能够避免与相邻的存储单元发生串扰，使得数据读取的可信性提高。

Description

存储单元、动态存储器、其读取方法及电子设备
技术领域
本申请涉及存储技术领域，具体而言，本申请涉及一种存储单元、动态存储器、其读取方法及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。
DRAM存储器通常包括多个存储单元，存储单元可以采用多种结构，其中，2T0C是常用的存储单元结构之一，但在读取过程中，相邻的2T0C结构的存储单元之间发生串扰，存在引发读取错误的风险。
发明内容
本申请针对现有方式的缺点，提出一种存储单元、动态存储器、其读取方法及电子设备，用以解决现有技术中解决相邻存储单元之间发生串扰而引起的误读的技术问题。
第一个方面，本申请实施例提供了一种存储单元，该存储单元包括：
存储晶体管，包括：与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极；
写入晶体管，包括：与写入字线电连接的栅极、与所述读取节点电连接的第一极以及与存储节点电连接的第二极；
读取晶体管，包括与读取字线电连接的主栅极、与参考信号端电连接的第一极、与所述读取节点电连接的第二极以及与所述存储节点电连接的背栅极。
可选地，所述主字线复用为所述写入字线。
可选地，所述参考信号端接地或者与电源负电压端电连接。
可选地，所述写入晶体管的关断电流小于所述存储晶体管的关断电流，且所述写入晶体管的关断电流小于所述读取晶体管的关断电流。
第二个方面，本申请实施例提供了一种动态存储器，其特征在于，包括多个权利要求1-4中任一项所述的存储单元。
可选地，多个所述存储单元呈m行n列的阵列排布，所述动态存储器还包括：
m条沿第一方向延伸的主字线，位于同一行的各所述存储单元中的所述存储晶体管的栅极与同一条所述主字线电连接；
m条沿所述第一方向延伸的写入字线，位于同一行的各所述存储单元中的所述写入晶体管的栅极与同一条所述写入字线电连接；
m条沿所述第一方向延伸的读取字线，位于同一行的各所述存储单元中的所述读取晶体管的主栅极与同一条所述读取字线电连接；以及
n条沿第二方向延伸的位线，位于同一列的各所述存储单元中的所述存储晶体管的第一极与同一条所述位线电连接，所述第二方向与所述第一方向垂直。
可选地，多个所述存储单元呈m行n列的阵列排布，所述动态存储器还包括：
m条沿第一方向延伸的主字线，位于同一行的各所述存储单元中的所述存储晶体管的栅极与同一条所述主字线电连接，并且位于同一行的各所述存储单元中的所述写入晶体管的栅极与同一条所述主字线电连接；
m条沿所述第一方向延伸的读取字线，位于同一行的各所述存储单元中的所述读取晶体管的主栅极与同一条所述读取字线电连接；以及
n条沿第二方向延伸的位线，位于同一列的各所述存储单元中的所述存储晶体管的第一极与同一条所述位线电连接，所述第二方向与所述第一方向垂直。
可选地，所述的动态存储器还包括读写电路，所述读写电路被配置为向所述存储单元提供写入信号以及读取信号，且各所述位线与所述读写电路电连接。
第三个方面，本申请实施例提供了一种电子设备，所述电子设备包括上述的动态存储器。
第四个方面，本申请实施例提供了一种用于上述的动态存储器的读写方法，所述读写方法包括：
在写入状态时，通过所述主字线向待写入的存储单元中的存储晶体管的主栅极施加第一电平以使存储晶体管导通，通过所述写入字线向待写入的存储单元中的写入晶体管的栅极施加第二电平以使写入晶体管导通，且通过读取字线向待写入的存储单元中的读取晶体管输入第三电平以使读取晶体管断开，使得相应的位线输入的存储信号写入所述待写入的存储单元以作为存储数据；
在读取状态时，通过所述主字线向待读取的存储单元的存储晶体管的栅极输入第四电平，以使所述存储晶体管导通从而使位线获得读取节点的电信号，通过所述写入字线向待读取的存储单元的写入晶体管的栅极输入第五电平，以使所述写入晶体管不导通，并且通过所述读取字线向待读取的存储单元的读取晶体管的主栅极输入第六电平，使得处于存储数据为“1”的待读取的存储单元中的所述存储晶体管导通以使位线获取所述读取节点的电信号，使得处于存储数据为“0”的待读取的存储单元中的所述读取晶体管不导通以使位线无法获取所述读取节点的电信号。
本申请实施例提供的技术方案带来的有益技术效果包括：
1)本申请实施例提供的存储单元、动态存储器及电子设备，由于不需要制作存储电容，因此能够有效控制存储单元所占据的空间，从而提升动态存储器的集成密度；并且写入晶体管采用金属氧化物晶体管，而存储晶体管和读取晶体管均硅基晶体管，不仅使得写入晶体管的漏电流较小从而使得存储节点的数据能够有效保持，降低动态存储器的刷新频率，而且金属氧化物晶体管仅需要在硅基上进行制作即可，不会增加硅基的面积，有利于成本控制；
2)本申请实施例提供的存储单元、动态存储器及电子设备，当主字线复用为写入字线时，能够减少动态存储器中的布线，提升动态存储器的密度。
3)本申请实施例提供的动态存储器的读写方法，基于存储单元的电路设计以及布线设计，在读取过程中，需要通过相应的读取字线向相应行的存储单元中的读取晶体管的栅极输入特定电压，从而使相应行中各存储单元中的读取晶体管导通，而相邻行的读取字线则不会输入特定电压则相邻行的存储单元中的读取晶体管也就不会导通，因此在读取过程中并不会发生相邻存储单元之间的串扰问题，从而避免误读现象发生。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有技术中的一种存储单元的电路图；
图2为现有技术中的一种动态存储器的电路图；
图3为本申请实施例提供的一种存储单元的电路图；
图4为本申请实施例提供的另一种存储单元的电路图；
图5为本申请实施例提供的一种动态存储器的结构示意图；
图6为本申请实施例提供的另一种动态存储器的结构示意图；
图7为本申请实施例提供的一种电子设备的框架结构示意图；
图8为本申请实施例提供的一种动态存储器的读取方法的流程示意图；
图9为在写入不同的数据时动态存储器中读取晶体管的转移特性曲线图。
附图标记：
10-存储单元；CT-存储晶体管；WT-写入晶体管；RT-读取晶体管；N1-读取节点；N2-存储节点；
WL-主字线；W_WL-写入字线；R_WL-读取字线；BL-位线；Vref-参考电位端；
20-读写电路。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
DRAM是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。DRAM存储器通常包括多个存储单元，存储单元可以采用多种结构，其中，2T0C是常用的存储单元结构之一.
如图1所示，2T0C的存储单元包括写入晶体管和读取晶体管，写入晶体管的栅极与写入字线电连接，写入晶体管的第一极与写入位线电连接，写入晶体管的第二极与存储节点电连接；读取晶体管的栅极与上述存储节点电连接，读取晶体管的第一极与读取位线电连接，读取晶体管的第二极与读取字线电连接。
具体地，如图2所示，动态存储器包括多个存储单元、多条沿第一方向延伸的写入字线、多条沿第一方向延伸的读取字线、多条沿第二方向延伸的写入位线以及多条沿第二方向延伸的读取位线，第一方向和第二方向垂直。在第一方向上写入字线和读取字线交替排布，在第二方向上写入位线和读取位线交替排布。
如图2所示，假设第一行第一列的存储单元的存储状态为“1”，第一行第二列的存储单元的存储状态为“0”，第二行第一列的存储单元的存储状态为“1”，第二行第二列的存储单元的存储状态为“1”。基于上述假设，在正常读取状态下对上述第一行存储单元进行读取时，读取位线R_BL2不应存在电信号并基于读取位线R_BL2无电信号而判断第一行第二列存储单元的存储状态为“0”。
但由于相邻的存储单元之间可能发生串扰，从而发生误读现象，基于上述假设，对第一行的各存储单元中的数据进行读取，具体过程如下：
读取字线R_WL1输入特定电压，第一行第一列存储单元中的存储节点的电位使得第一行第一列存储单元中的读取晶体管RT导通，从而使读取位线R_BL1感测到电信号；
由于读取位线R_BL1感测到电信号而具有的电位可能使第二行第一列的存储单元中的读取晶体管导通，从而使得读取字线R_WL2上存在电信号；
读取字线R_WL2上因存在电信号而具有的电位可能使第二行第二列存储单元中的读取晶体管导通，从而使得读取位线R_BL2上存在电信号。
而基于读取位线R_BL2上存在电信号则会判断第一行第二列存储单元的存储状态为“1”，这与第一行第二列存储单元的实际存储状态不同，也就是发生了误读。
本申请提供的存储单元、动态存储器及电子设备，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种存储单元，图3示出了本申请实施例中的一种存储单元10的电路结构图。如图3所示，本实施例提供的存储单元10包括存储晶体管CT、写入晶体管WT和读取晶体管RT。
存储晶体管CT包括与主字线WL电连接的主栅极、与位线BL电连接的第一极、与读取节点N1电连接的第二极；写入晶体管WT包括与写入字线W_WL电连接的栅极、与读取节点N1电连接的第一极以及与存储节点N2电连接的第二极；读取晶体管RT包括与读取字线R_WL电连接的主栅极、与参考信号端Vref电连接的第一极、与读取节点N1电连接的第二极以及与存储节点N2电连接的背栅极。
具体地，如图3所示，本实施例提供的存储单元10中，参考信号端接地。需要说明的是，本申请中的“接地”是指动态存储器中的“逻辑地”。或者，参考信号端也可以与电源负电压端电连接。即以地电平或者电压负电压VSS作为参考信号。
具体地，如图3所示，本实施例提供的存储单元10中，写入晶体管WT的关断电流小于存储晶体管CT的关断电流，且写入晶体管WT的关断电流小于读取晶体管RT的关断电流。具体地，写入晶体管WT为金属氧化物晶体管，存储晶体管CT和读取晶体管RT为硅基晶体管。由于金属氧化物晶体管具有较小的关断电流，能够有效减缓存储节点N2的电荷发生泄露，从而使得存储节点N2的电位能够维持更长时间，能够降低动态存储器的刷新频率。
在本实施例中，存储晶体管CT所采用的金属氧化物的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当金属氧化物材料为IGZO时，晶体管的漏电流较小(漏电流小于或者等于10-15A)，由此保证了动态存储器的工作性能。需要说明的是，金属氧化物的材料也可以是ITO，IWO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO等材料，保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
图4示出了本申请实施例中的一种存储单元10的电路结构图。如图4所示，该存储单元10中，主字线WL复用为写入字线W_WL，此时，能够减少动态存储器中的布线，提升动态存储器的密度。
本实施例提供的存储单元10，由于不需要制作存储电容，因此能够有效控制存储单元10所占据的空间，从而提升动态存储器的集成密度；并且写入晶体管WT采用金属氧化物晶体管，而存储晶体管CT和读取晶体管RT均硅基晶体管，不仅使得写入晶体管WT的漏电流较小从而使得存储节点N2的数据能够有效保持，降低动态存储器的刷新频率，而且金属氧化物晶体管仅需要在硅基上进行制作即可，不会增加硅基的面积，有利于成本控制。
基于同一发明构思，本申请实施例还提供了一种动态存储器，该动态存储器包括上述实施例中任一实施例中的存储单元，具有上述实施例中的存储单元的有益效果，在此不再赘述。
图5示出了本申请实施例中的一种动态存储器的电路示意图。如图5所示，在本实施例提供的动态存储器中，多个存储单元10呈m行n列的阵列排布，该动态存储器还包括：
m条沿第一方向X延伸的主字线WL，位于同一行的各存储单元10中的存储晶体管CT的栅极与同一条主字线WL电连接；
m条沿第一方向X延伸的写入字线W_WL，位于同一行的各存储单元10中的写入晶体管WT的栅极与同一条写入字线W_WL电连接；
m条沿第一方向X延伸的读取字线R_WL，位于同一行的各存储单元10中的读取晶体管RT的主栅极与同一条读取字线R_WL电连接；以及
n条沿第二方向Y延伸的位线BL，位于同一列的各存储单元中的存储晶体管CT的第一极与同一条位线BL电连接，第二方向Y与第一方向X垂直。
本实施例提供的动态存储器，在写入过程中，例如向第一行存储单元10中写入数据，则需要向第一行主字线WL1提供第一电平V1使得第一行各存储单元10中的存储晶体管CT导通，向第一行写入字线W_WL1提供第二电平V2使得第一行各存储单元10中的写入晶体管WT导通，并且向第一行读取字线R_WL1提供第三电平V3使得第一行各存储单元10中的读取晶体管RT不导通，此时通过各列位线BL1至BLn传输的数据信号被写入第一行各存储单元10中的存储节点N2以作为存储数据，其中，存储节点N2在存储数据为“0”和存储数据为“1”时的电位不同。同理，向相应行的存储单元10写入数据时，按照上述方式提供相应的电平，即可实现数据写入。
本实施例提供的动态存储器，在读取过程中，例如读取第一行中的各存储单元10中所存储的数据，则需要向第一行的主字线WL1输入第四电平V4以使第一行各存储单元10中的存储晶体管CT导通，从而使位线BL获得读取节点N1的电信号；向第一行的写入字线W_WL1输入第五电平V5以使写入晶体管WT不导通，从而保证存储节点N2的电位得以保持。
向第一行的读取字线R_WL1输入第六电平V6，若存储单元10中的存储数据为“0”时，则读取晶体管RT不导通，从而参考电平无法写入读取节点N1，位线BL也就无法获取电信号；若存储单元10中的存储数据为“1”时，则读取晶体管RT导通，从而使参考电平写入读取节点N1，位线BL也就能够获取电信号。基于位线BL是否能够获取电信号能够判断相应的存储单元10的存储状态是“1”还是“0”，从而完成数据读取。
需要说明的是，第六电平V6并不能使无背栅的读取晶体管RT导通，只有在存储状态为“1”的情况下存储节点N2的电位使得主栅极因背栅效应而发生偏移，才能使读取晶体管RT的主栅极和源极(参考电平)之间的电位差满足导通条件，从而使读取晶体管RT导通。
图6示出了本申请实施例中的另一种动态存储器的电路示意图。如图6所示，在本实施例提供的动态存储器中，多个存储单元10呈m行n列的阵列排布，该动态存储器还包括：
m条沿第一方向X延伸的主字线WL，位于同一行的各存储单元10中的存储晶体管CT的栅极与同一条主字线WL电连接，并且位于同一行的各存储单元10中的写入晶体管WT的栅极与同一条主字线WL电连接；
m条沿第一方向X延伸的读取字线R_WL，位于同一行的各存储单元10中的读取晶体管RT的主栅极与同一条读取字线R_WL电连接；以及
n条沿第二方向Y延伸的位线BL，位于同一列的各存储单元10中的存储晶体管CT的第一极与同一条位线BL电连接，第二方向Y与第一方向X垂直。
本实施例提供的动态存储器，在写入过程中，例如向第一行存储单元10中写入数据，则需要向第一行主字线WL1提供第一电平V1使得第一行各存储单元10中的存储晶体管CT和写入晶体管WT导通，并且向第一行读取字线R_WL1提供第三电平V3使得第一行各存储单元10中的读取晶体管RT不导通，此时通过各列位线BL1至BLn传输的数据信号被写入第一行各存储单元10中的存储节点N2以作为存储数据，其中，存储节点N2在存储数据为“0”和存储数据为“1”时的电位不同。同理，向相应行的存储单元10写入数据时，按照上述方式提供相应的电平，即可实现数据写入。
本实施例提供的动态存储器，在读取过程中，例如读取第一行中的各存储单元10中所存储的数据，则需要向第一行的主字线WL1输入第四电平V4以使第一行各存储单元10中的存储晶体管CT导通，从而使位线BL获得读取节点N1的电信号。同时第一行的主字线WL1输入第四电平V4也传输至第一行各存储单元10中的写入晶体管WT的栅极，但第四电平V4并不能使写入晶体管WT导通，从而保证存储节点N2的电位得以保持。
同时第六电平V6也通过读取字线R_WL1传输至第一行各存储单元10中的读取晶体管RT的主栅极，若存储单元10中的存储数据为“0”时，则读取晶体管RT不导通，从而参考电平无法写入读取节点N1，位线BL也就无法获取电信号；若存储单元10中的存储数据为“1”时，则读取晶体管RT导通，从而使参考电平写入读取节点N1，位线BL也就能够获取电信号。基于位线BL是否能够获取电信号能够判断相应的存储单元10的存储状态是“1”还是“0”，从而完成数据读取。
需要说明的是，通过对存储晶体管CT和写入晶体管WT的阈值电压Vth进行设计，能够实现第四电平V4使得写入晶体管WT不导通的同时，而存储晶体管CT能够导通。
如图5和图6所示，本实施例提供的动态存储器还包括读写电路20，读写电路20被配置为向存储单元10提供写入信号以及读取信号，且各位线BL与读写电路20电连接。
具体地，写入信号包括上述实施例中的第一电平V1、第二电平V2、第三电平V3等，而读取信号包括上述实施例中的第四电平V4、第五电平V5、第六电平V6等。
本实施例提供的动态存储器中，基于存储单元10的电路设计，能够通过仅利用一个读写电路20即可实现对各存储单元10的数据写入和数据读写，而无需单独设置读取电路和写入电路，能够降低动态存储器的***电路的设计负担。
基于同一发明构思，本申请实施例还提供了一种电子设备。图7时长了本申请实施例中的一种电子设备的框架结构示意图。请参考图7，本实施例提供的电子设备包括上述任一实施例中的动态存储器，具有上述实施例中的动态存储器的有益效果，在此不再赘述。
具体地，本实施例中提供的电子设备可以为计算机、笔记本电脑、平板电脑、智能手机等。
基于同一发明构思，本申请实施例还提供了一种动态存储器的读写方法，本实施例提供的读写方法用于对上述任一实施例中的动态存储器进行读写。图8示出了申请实施例提供的一种动态存储器的读取方法的流程示意图。请参照图5、图6和图8，本实施例提供的读写方法包括：
S1：在写入状态时，通过主字线WL向待写入的存储单元10中的存储晶体管CT的主栅极施加第一电平V1以使存储晶体管CT导通，通过写入字线W_WL向待写入的存储单元10中的写入晶体管WT的栅极施加第二电平V2以使写入晶体管WT导通，且通过读取字线R_WL向待写入的存储单元10中的读取晶体管RT输入第三电平V3以使读取晶体管RT断开，使得相应的位线BL输入的存储信号写入待写入的存储单元10以作为存储数据。
具体地，请参照图5所示的动态存储器，在写入状态时，例如向第i行存储单元10中写入数据，则需要向第i行主字线WLi提供第一电平V1使得第i行各存储单元10中的存储晶体管CT导通，向第i行写入字线W_WLi提供第二电平V2使得第i行各存储单元10中的写入晶体管WT导通，并且向第i行读取字线R_WLi提供第三电平V3使得第i行各存储单元10中的读取晶体管RT不导通，此时通过各列位线BL1至BLn传输的数据信号被写入第i行各存储单元10中的存储节点N2以作为存储数据，其中，存储节点N2在存储数据为“0”和存储数据为“1”时的电位不同。需要说明的是，i为大于或等于1且小于或等于m的整数。
具体地，请参照图6所示的动态存储器，在写入状态时，例如向第i行存储单元10中写入数据，则需要向第i行主字线WLi提供第一电平V1使得第i行各存储单元10中的存储晶体管CT和写入晶体管WT导通，并且向第i行读取字线R_WLi提供第三电平V3使得第i行各存储单元10中的读取晶体管RT不导通，此时通过各列位线BL1至BLn传输的数据信号被写入第i行各存储单元10中的存储节点N2以作为存储数据，其中，存储节点N2在存储数据为“0”和存储数据为“1”时的电位不同。同理，向相应行的存储单元10写入数据时，按照上述方式提供相应的电平，即可实现数据写入。需要说明的是，i为大于或等于1且小于或等于m的整数。
在图6所示的动态存储器中，由于主字线WL复用为写入字线W_WL，此时可以看作输入主字线WL的第一电平V1等于输入写入字线W_WL(由主字线WL复用)第二电平V2。
S2：在读取状态时，通过主字线WL向待读取的存储单元10的存储晶体管CT的栅极输入第四电平V4，以使存储晶体管CT导通从而使位线BL获得读取节点N1的电信号，通过写入字线W_WL向待读取的存储单元10的写入晶体管WT的栅极输入第五电平V5，以使写入晶体管WT不导通，并且通过读取字线R_WL向待读取的存储单元10的读取晶体管RT的主栅极输入第六电平V6，使得处于存储数据为“1”的待读取的存储单元10中的读取晶体管RT导通以使参考电平Vref写入读取节点N1，使得处于存储数据为“0”的待读取的存储单元10中的读取晶体管RT不导通以使参考电平无法写入读取节点N1。
具体地，请参照图9所示的在写入不同的数据时动态存储器中读取晶体管RT的转移特性曲线图，对于读取晶体管RT来说，由于背栅效应的影响，存储单元10中的存储数据为“0”时，存储节点N2(即读取晶体管RT的背栅极)的电位使得读取晶体管RT处于第一状态，存储单元10中的存储数据为“1”时，存储节点N2(即读取晶体管RT的背栅极)的电位使得读取晶体管RT处于第二状态，而读取晶体管RT处于第一状态和处于第二状态时的特性曲线不同。
如图9所示，当读取晶体管RT的栅源电压差为VGS′时，处于第一状态(即“0”state)的读取晶体管RT不导通，而处于第二状态(即“1”state)的读取晶体管RT导通。在读取状态下，读取晶体管RT的主栅极电位为第六电平V6，而读取晶体管RT的源极电位为读取节点N1的电位，即为参考电平Vref。也就是V6-Vref＝VGS′，此时能够满足读取过程中，在存储单元10的存储状态为“0”时读取晶体管RT无法导通而使位线BL不能获取电信号，但在存储单元10的存储状态为“1”时则读取晶体管RT导通而使位线BL能够获取电信号。
具体地，请参照图5所示的动态存储器，在读取过程中，例如读取第i行中的各存储单元10中所存储的数据，则需要向第i行的主字线WLi输入第四电平V4以使第i行各存储单元10中的存储晶体管CT导通，从而使位线BL获得读取节点N1的电信号；向第i行的写入字线W_WLi输入第五电平V5以使写入晶体管WT不导通，从而保证存储节点N2的电位得以保持；向第i行的读取字线R_WLi输入第六电平V6，使得处于存储数据为“1”的待读取的存储单元10中的读取晶体管RT导通以使参考电平Vref写入读取节点N1，位线BL也就能够获取电信号；使得处于存储数据为“0”的待读取的存储单元10中的读取晶体管RT不导通以使参考电平无法写入读取节点N1，位线BL也就无法获取电信号。基于位线BL是否能够获取电信号能够判断相应的存储单元10的存储状态是“1”还是“0”，从而完成数据读取。
具体地，请参照图6所示的动态存储器，在读取过程中，例如读取第i行中的各存储单元10中所存储的数据，则需要向第i行的主字线WLi输入第四电平V4以使第i行各存储单元10中的存储晶体管CT导通，从而使位线BL获得读取节点N1的电信号；同时第i行的主字线WLi输入第四电平V4也传输至第i行各存储单元10中的写入晶体管WT的栅极，但第四电平V4并不能使写入晶体管WT导通，从而保证存储节点N2的电位得以保持。同时第六电平V6也传输至第i行各存储单元10中的存储晶体管CT的主栅极，使得处于存储数据为“1”的待读取的存储单元10中的读取晶体管RT导通以使参考电平Vref写入读取节点N1，位线BL也就能够获取电信号；使得处于存储数据为“0”的待读取的存储单元10中的读取晶体管RT不导通以使参考电平无法写入读取节点N1，位线BL也就无法获取电信号。基于位线BL是否能够获取电信号能够判断相应的存储单元10的存储状态是“1”还是“0”，从而完成数据读取。
需要说明的是，通过对存储晶体管CT和写入晶体管WT的阈值电压Vth进行设计，能够实现第四电平V4使得写入晶体管WT不导通的同时，而存储晶体管CT能够导通。
在图6所示的动态存储器中，由于主字线WL复用为写入字线W_WL，此时可以看作输入主字线WL的第六电平V6等于输入写入字线W_WL(由主字线WL复用)第五电平V5。
本实施例提供的动态存储器的读取方法，基于存储单元10的电路设计，在存储状态为“0”时位线BL不能获取电信号而在存储状态为“1”时则位线BL能够获取电信号，因此能够也就是“1”或“0”两种状态下位线BL读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强，能够有效解决信号串扰的影响。
应用本申请实施例，至少能够实现如下有益效果：
1)本申请实施例提供的存储单元、动态存储器及电子设备，由于不需要制作存储电容，因此能够有效控制存储单元所占据的空间，从而提升动态存储器的集成密度；并且写入晶体管采用金属氧化物晶体管，而存储晶体管和读取晶体管均硅基晶体管，不仅使得写入晶体管的漏电流较小从而使得存储节点的数据能够有效保持，降低动态存储器的刷新频率，而且金属氧化物晶体管仅需要在硅基上进行制作即可，不会增加硅基的面积，有利于成本控制；
2)本申请实施例提供的存储单元、动态存储器及电子设备，当主字线复用为写入字线时，能够减少动态存储器中的布线，提升动态存储器的密度。
3)本申请实施例提供的动态存储器的读写方法，基于存储单元的电路设计以及布线设计，在读取过程中，需要通过相应的读取字线向相应行的存储单元中的读取晶体管的栅极输入特定电压，从而使相应行中各存储单元中的读取晶体管导通，而相邻行的读取字线则不会输入特定电压则相邻行的存储单元中的读取晶体管也就不会导通，因此在读取过程中并不会发生相邻存储单元之间的串扰问题，从而避免误读现象发生。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (10)

1.一种存储单元，其特征在于，包括：
存储晶体管，包括：与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极；
写入晶体管，包括：与写入字线电连接的栅极、与所述读取节点电连接的第一极以及与存储节点电连接的第二极；
读取晶体管，包括与读取字线电连接的主栅极、与参考信号端电连接的第一极、与所述读取节点电连接的第二极以及与所述存储节点电连接的背栅极。
2.根据权利要求1所述的存储单元，其特征在于，所述主字线复用为所述写入字线。
3.根据权利要求1所述的存储单元，其特征在于，所述参考信号端接地或者与电源负电压端电连接。
4.根据权利要求1所述的存储单元，其特征在于，所述写入晶体管的关断电流小于所述存储晶体管的关断电流，且所述写入晶体管的关断电流小于所述读取晶体管的关断电流。
5.一种动态存储器，其特征在于，包括多个权利要求1-4中任一项所述的存储单元。
6.根据权利要求5所述的动态存储器，其特征在于，多个所述存储单元呈m行n列的阵列排布，所述动态存储器还包括：
m条沿第一方向延伸的主字线，位于同一行的各所述存储单元中的所述存储晶体管的栅极与同一条所述主字线电连接；
m条沿所述第一方向延伸的写入字线，位于同一行的各所述存储单元中的所述写入晶体管的栅极与同一条所述写入字线电连接；
m条沿所述第一方向延伸的读取字线，位于同一行的各所述存储单元中的所述读取晶体管的主栅极与同一条所述读取字线电连接；以及
n条沿第二方向延伸的位线，位于同一列的各所述存储单元中的所述存储晶体管的第一极与同一条所述位线电连接，所述第二方向与所述第一方向垂直。
7.根据权利要求5所述的动态存储器，其特征在于，多个所述存储单元呈m行n列的阵列排布，所述动态存储器还包括：
m条沿第一方向延伸的主字线，位于同一行的各所述存储单元中的所述存储晶体管的栅极与同一条所述主字线电连接，并且位于同一行的各所述存储单元中的所述写入晶体管的栅极与同一条所述主字线电连接；
m条沿所述第一方向延伸的读取字线，位于同一行的各所述存储单元中的所述读取晶体管的主栅极与同一条所述读取字线电连接；以及
n条沿第二方向延伸的位线，位于同一列的各所述存储单元中的所述存储晶体管的第一极与同一条所述位线电连接，所述第二方向与所述第一方向垂直。
8.根据权利要求6或7中所述的动态存储器，其特征在于，还包括：
读写电路，被配置为向所述存储单元提供写入信号以及读取信号，且各所述位线与所述读写电路电连接。
9.一种电子设备，其特征在于，包括权利要求5-8中任一项所述的动态存储器。
10.一种如权利要求5-8中任一项所述的动态存储器的读写方法，其特征在于，包括：
在写入状态时，通过所述主字线向待写入的存储单元中的存储晶体管的主栅极施加第一电平以使存储晶体管导通，通过所述写入字线向待写入的存储单元中的写入晶体管的栅极施加第二电平以使写入晶体管导通，且通过读取字线向待写入的存储单元中的读取晶体管输入第三电平以使读取晶体管断开，使得相应的位线输入的存储信号写入所述待写入的存储单元以作为存储数据；
在读取状态时，通过所述主字线向待读取的存储单元的存储晶体管的栅极输入第四电平，以使所述存储晶体管导通从而使位线获得读取节点的电信号，通过所述写入字线向待读取的存储单元的写入晶体管的栅极输入第五电平，以使所述写入晶体管不导通，并且通过所述读取字线向待读取的存储单元的读取晶体管的主栅极输入第六电平，使得处于存储数据为“1”的待读取的存储单元中的所述读取晶体管导通以使参考电平写入所述读取节点，使得处于存储数据为“0”的待读取的存储单元中的所述读取晶体管不导通以使参考电平无法写入所述读取节点。
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