JP2003198371A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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Abstract
(57)【要約】
【課題】高周波クロックを必要とすることなく、変換時
間の高速化、高分解能化及び大入力電圧電圧範囲を実現
する。 【解決手段】容量Ｃ１の充電電圧Ｖｃの供給を受けこの
充電電圧Ｖｃの値の検出値に応じた値の基準電圧Ｖｒｆ
を生成してコンパレータ２の基準電圧入力端に供給する
入力レベル検出回路６を備える。入力レベルに応じて適
切な基準電圧を設定することで変換時間は分割電圧範囲
の変換時間で済み、入力電圧Ｖｉｎの範囲を大きくして
も変換時間が分割電圧範囲の最大変換時間を超えること
がない。
間の高速化、高分解能化及び大入力電圧電圧範囲を実現
する。 【解決手段】容量Ｃ１の充電電圧Ｖｃの供給を受けこの
充電電圧Ｖｃの値の検出値に応じた値の基準電圧Ｖｒｆ
を生成してコンパレータ２の基準電圧入力端に供給する
入力レベル検出回路６を備える。入力レベルに応じて適
切な基準電圧を設定することで変換時間は分割電圧範囲
の変換時間で済み、入力電圧Ｖｉｎの範囲を大きくして
も変換時間が分割電圧範囲の最大変換時間を超えること
がない。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄコンバータ
（アナログ・ディジタル変換器）に関し、特に、積分型
のＡ／Ｄコンバータに関する。
（アナログ・ディジタル変換器）に関し、特に、積分型
のＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】積分型のＡ／Ｄコンバータは、他方式の
Ａ／Ｄコンバータに比べ簡単な回路構成で、高精度が実
現できるという特長がある。
Ａ／Ｄコンバータに比べ簡単な回路構成で、高精度が実
現できるという特長がある。
【０００３】特開２００１−１６０７５６号公報記載の
この種の従来のＡ／Ｄコンバータをブロックで示す図４
を参照すると、この従来のＡ／Ｄコンバータは、被測定
電圧である入力電圧Ｖｉｎをインピーダンス変換するボ
ルテージフォロワ１と、一端がボルテージフォロワ１の
出力端に他端が後述の容量Ｃ１の一端にそれぞれ接続さ
れた充電用のスイッチＳ１と、一端がスイッチＳ１の他
端に他端が接地電位にそれぞれ接続されスイッチＳ１が
閉じた（オン）時ボルテージフォロワ１の出力電圧によ
り充電される容量Ｃ１と、一端が容量Ｃ１の一端に他端
が後述の定電流回路Ｉ１の一端にそれぞれ接続された放
電用のスイッチＳ２と、一端がスイッチＳ２の他端に他
端が接地電位にそれぞれ接続されスイッチＳ２が閉じた
（オン）時に容量Ｃ１に充電された電荷を接地電位へ放
電する定電流回路Ｉ１と、被比較入力端に容量Ｃ１の端
子電圧（充電電圧）を入力するコンパレータ２と、クロ
ックパルスを出力するクロック発生回路３と、このクロ
ックパルスをコンパレータ２が反転するまでカウントす
るカウンタ４と、充電スイッチＳ１と放電スイッチＳ２
の開閉を制御する制御回路５と、基準電圧Ｖｒを出力し
コンパレータ２に供給する基準電圧源１０６とを備え
る。
この種の従来のＡ／Ｄコンバータをブロックで示す図４
を参照すると、この従来のＡ／Ｄコンバータは、被測定
電圧である入力電圧Ｖｉｎをインピーダンス変換するボ
ルテージフォロワ１と、一端がボルテージフォロワ１の
出力端に他端が後述の容量Ｃ１の一端にそれぞれ接続さ
れた充電用のスイッチＳ１と、一端がスイッチＳ１の他
端に他端が接地電位にそれぞれ接続されスイッチＳ１が
閉じた（オン）時ボルテージフォロワ１の出力電圧によ
り充電される容量Ｃ１と、一端が容量Ｃ１の一端に他端
が後述の定電流回路Ｉ１の一端にそれぞれ接続された放
電用のスイッチＳ２と、一端がスイッチＳ２の他端に他
端が接地電位にそれぞれ接続されスイッチＳ２が閉じた
（オン）時に容量Ｃ１に充電された電荷を接地電位へ放
電する定電流回路Ｉ１と、被比較入力端に容量Ｃ１の端
子電圧（充電電圧）を入力するコンパレータ２と、クロ
ックパルスを出力するクロック発生回路３と、このクロ
ックパルスをコンパレータ２が反転するまでカウントす
るカウンタ４と、充電スイッチＳ１と放電スイッチＳ２
の開閉を制御する制御回路５と、基準電圧Ｖｒを出力し
コンパレータ２に供給する基準電圧源１０６とを備え
る。
【０００４】次に、図４及び容量Ｃ１の一端の電圧波形
（以下、充電電圧波形）を波形図で示す図５を参照し
て、従来のＡ／Ｄコンバータの動作について説明する
と、ここでは説明の便宜上入力電圧Ｖｉｎが正電圧であ
るものとする。まず始めに、制御回路５によってスイッ
チＳ１，Ｓ２を開き、カウンタ４をリセットする（時刻
ｔ１）。
（以下、充電電圧波形）を波形図で示す図５を参照し
て、従来のＡ／Ｄコンバータの動作について説明する
と、ここでは説明の便宜上入力電圧Ｖｉｎが正電圧であ
るものとする。まず始めに、制御回路５によってスイッ
チＳ１，Ｓ２を開き、カウンタ４をリセットする（時刻
ｔ１）。
【０００５】次に、スイッチＳ１を閉じ、入力電圧Ｖｉ
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。
【０００６】
Ｖｃ＝Ｖｉｎ（Ｖ）・・・・・・・・・・・・・・・・（１）
スイッチＳ１を開き、入力電圧Ｖｉｎと容量Ｃ１の充電
電圧を分離する（時刻ｔ３）。
電圧を分離する（時刻ｔ３）。
【０００７】次に、カウンタ４をセットしてスイッチＳ
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。容量Ｃ１の充電電圧Ｖｃ
は時間に対し一定の比率、すなわち、積分時定数Ｋｄ＝
Ｃ・Ｖｃ／ｉで減少する。
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。容量Ｃ１の充電電圧Ｖｃ
は時間に対し一定の比率、すなわち、積分時定数Ｋｄ＝
Ｃ・Ｖｃ／ｉで減少する。
【０００８】カウンタ４は、容量Ｃ１の充電電圧Ｖｃが
基準電圧Ｖｒに達するまで（コンパレータ２の出力が反
転するまで）クロックをカウントしカウント値ｎを求め
る（時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ５まで
の時間ｔをカウントする。
基準電圧Ｖｒに達するまで（コンパレータ２の出力が反
転するまで）クロックをカウントしカウント値ｎを求め
る（時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ５まで
の時間ｔをカウントする。
【０００９】容量Ｃ１からの定電流回路Ｉ１の放電電流
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。
【００１０】Ｔをクロック周期とすると、時間ｔは、ｔ
＝Ｔ×ｎ（ｓｅｃ）であるから、入力電圧Ｖｉｎは次式
で表される。
＝Ｔ×ｎ（ｓｅｃ）であるから、入力電圧Ｖｉｎは次式
で表される。
【００１１】
Ｖｉｎ＝Ｔ×ｎ×ｉ÷Ｃ１（Ｖ）・・・・・・・・・・・・・・（２）
例えば、入力電圧範囲０．０〜３．０Ｖ、分解能１２ビ
ット、クロック周波数１ＭＨｚの場合、入力電圧０．１
Ｖの変換時間は１３６．５μｓｅｃ（小数点２位以下切
捨）である。従って、例えば、入力電圧２．５Ｖの場合
は、変換時間は３４１３．３μｓｅｃ必要となる。
ット、クロック周波数１ＭＨｚの場合、入力電圧０．１
Ｖの変換時間は１３６．５μｓｅｃ（小数点２位以下切
捨）である。従って、例えば、入力電圧２．５Ｖの場合
は、変換時間は３４１３．３μｓｅｃ必要となる。
【００１２】このように、積分型のＡ／Ｄコンバータで
は、入力電圧分解能は入力電圧測定範囲の最大値をビッ
ト数で表現した分解能対応の数で除算した電圧値、すな
わち、上記の例では１２ビット＝４０９６の１カウント
分に対応する電圧値となり、この例では、３．０／４０
９６＝０．０００７３２４２（Ｖ）（小数点９位以下切
捨）となる。一方、変換時間は、クロック周期とカウン
ト値との積であるので、入力電圧が変化するとカウント
値も変化し、従ってクロック周期を一定とした場合、変
換時間も変化する。すなわち、入力電圧によって変換時
間が大きく異なる。最大変換時間は最大カウント値に対
応し、入力電圧測定範囲を大きくすると最大カウント値
も大きくなるので変換時間が長くなる。
は、入力電圧分解能は入力電圧測定範囲の最大値をビッ
ト数で表現した分解能対応の数で除算した電圧値、すな
わち、上記の例では１２ビット＝４０９６の１カウント
分に対応する電圧値となり、この例では、３．０／４０
９６＝０．０００７３２４２（Ｖ）（小数点９位以下切
捨）となる。一方、変換時間は、クロック周期とカウン
ト値との積であるので、入力電圧が変化するとカウント
値も変化し、従ってクロック周期を一定とした場合、変
換時間も変化する。すなわち、入力電圧によって変換時
間が大きく異なる。最大変換時間は最大カウント値に対
応し、入力電圧測定範囲を大きくすると最大カウント値
も大きくなるので変換時間が長くなる。
【００１３】また、カウント値を電圧換算するため、入
力電圧分解能を高くすると１カウント分に対応する電圧
値が小さくなり、同一電圧変換に要するカウント値が大
きくなりので、クロック周期を一定とした場合、入力電
圧分解能を高くする程変換時間が長くなる。
力電圧分解能を高くすると１カウント分に対応する電圧
値が小さくなり、同一電圧変換に要するカウント値が大
きくなりので、クロック周期を一定とした場合、入力電
圧分解能を高くする程変換時間が長くなる。
【００１４】従って、高分解能、大入力電圧測定範囲の
実現には、高周波クロックを使用する必要があり、これ
に付随するノイズ対策等のため、Ａ／Ｄコンバータ回路
のコストが増加する。
実現には、高周波クロックを使用する必要があり、これ
に付随するノイズ対策等のため、Ａ／Ｄコンバータ回路
のコストが増加する。
【００１５】上述したように、積分型Ａ／Ｄコンバータ
は、比較的簡単な回路で高分解能が得られる反面、変換
時間が分解能、クロック周波数及び被測定電圧に依存し
変換効率が悪いため高速化には不向きであるとされてい
た。しかしながら、近年、上記特長が評価され、回路技
術の進歩に伴って高分解能でさらなる高速化要求も強く
なってきている。
は、比較的簡単な回路で高分解能が得られる反面、変換
時間が分解能、クロック周波数及び被測定電圧に依存し
変換効率が悪いため高速化には不向きであるとされてい
た。しかしながら、近年、上記特長が評価され、回路技
術の進歩に伴って高分解能でさらなる高速化要求も強く
なってきている。
【００１６】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
コンバータは、変換時間が分解能、クロック周波数及び
被測定電圧に依存するため、被測定電圧である入力電圧
が変化すると変換時間が変動し、分解能を高くし入力電
圧測定範囲を大きくすると入力電圧の最大値近傍で変換
時間が長くなり、変換時間の高速化、高分解能化及び大
入力電圧測定範囲を実現するためには、高周波クロック
の使用が必要であり、これに付随するノイズ対策等のた
めコストが増加するという欠点があった。
コンバータは、変換時間が分解能、クロック周波数及び
被測定電圧に依存するため、被測定電圧である入力電圧
が変化すると変換時間が変動し、分解能を高くし入力電
圧測定範囲を大きくすると入力電圧の最大値近傍で変換
時間が長くなり、変換時間の高速化、高分解能化及び大
入力電圧測定範囲を実現するためには、高周波クロック
の使用が必要であり、これに付随するノイズ対策等のた
めコストが増加するという欠点があった。
【００１７】本発明の目的は、上記欠点を解決し、高周
波クロックを必要とすることなく、変換時間の高速化、
高分解能化及び大入力電圧測定範囲を実現した積分型の
Ａ／Ｄコンバータを提供することにある。
波クロックを必要とすることなく、変換時間の高速化、
高分解能化及び大入力電圧測定範囲を実現した積分型の
Ａ／Ｄコンバータを提供することにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明のＡ
／Ｄコンバータは、被測定電圧である入力電圧に応じた
電荷を蓄積する容量と、蓄積した前記電荷を一定の放電
電流値で放電させる定電流回路と、前記放電の開始時刻
から前記容量の両端電位が設定した基準電圧に到達する
時刻までクロックパルスをカウントしカウント値を生成
するカウンタとを備え、前記カウント値が前記入力電圧
のディジタル変換値を表すよう構成した積分型のＡ／Ｄ
コンバータにおいて、前記入力電圧を検出し検出した前
記入力電圧に応じた電圧値の前記基準電圧を設定する入
力レベル検出手段を備えて構成されている。
／Ｄコンバータは、被測定電圧である入力電圧に応じた
電荷を蓄積する容量と、蓄積した前記電荷を一定の放電
電流値で放電させる定電流回路と、前記放電の開始時刻
から前記容量の両端電位が設定した基準電圧に到達する
時刻までクロックパルスをカウントしカウント値を生成
するカウンタとを備え、前記カウント値が前記入力電圧
のディジタル変換値を表すよう構成した積分型のＡ／Ｄ
コンバータにおいて、前記入力電圧を検出し検出した前
記入力電圧に応じた電圧値の前記基準電圧を設定する入
力レベル検出手段を備えて構成されている。
【００１９】また、請求項２記載の発明は、請求項１記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出手
段が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた複数の分割電圧範囲に
分割し、前記複数の分割電圧範囲の各々毎に対応する前
記基準電圧を設定することを特徴とするものである。
載のＡ／Ｄコンバータにおいて、前記入力レベル検出手
段が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた複数の分割電圧範囲に
分割し、前記複数の分割電圧範囲の各々毎に対応する前
記基準電圧を設定することを特徴とするものである。
【００２０】また、請求項３記載の発明は、請求項１記
載のＡ／Ｄコンバータにおいて、被測定電圧である入力
電圧値をインピーダンス変換するインピーダンス変換手
段を備えて構成されている。
載のＡ／Ｄコンバータにおいて、被測定電圧である入力
電圧値をインピーダンス変換するインピーダンス変換手
段を備えて構成されている。
【００２１】請求項４記載の発明のＡ／Ｄコンバータ
は、被測定電圧である入力電圧をインピーダンス変換す
るボルテージフォロワと、 一端が前記ボルテージフォロワの出力端に他端が後述の
容量の一端にそれぞれ接続された充電用の第１のスイッ
チと、 一端が前記第１のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第１のスイッチが閉じた時前記ボル
テージフォロワの出力電圧により充電される前記容量
と、 一端が前記第１の容量の一端に他端が後述の定電流回路
の一端にそれぞれ接続された放電用の第２のスイッチ
と、 一端が前記第２のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第２のスイッチが閉じた時に前記容
量に充電された電荷を前記接地電位又は負電位の電源に
放電する前記定電流回路と、被比較電圧入力端に前記容
量の端子電圧である充電電圧の供給を受けるコンパレー
タと、クロックパルスを出力するクロック発生回路と、
前記クロックパルスを前記コンパレータが反転するまで
カウントしカウント値を生成するカウンタと、前記第１
及び第２のスイッチを制御する制御回路と、前記容量の
前記充電電圧の供給を受けこの充電電圧の値の検出値に
応じた値の基準電圧を生成して前記コンパレータの基準
電圧入力端に供給する入力レベル検出回路とを備えて構
成されている。
は、被測定電圧である入力電圧をインピーダンス変換す
るボルテージフォロワと、 一端が前記ボルテージフォロワの出力端に他端が後述の
容量の一端にそれぞれ接続された充電用の第１のスイッ
チと、 一端が前記第１のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第１のスイッチが閉じた時前記ボル
テージフォロワの出力電圧により充電される前記容量
と、 一端が前記第１の容量の一端に他端が後述の定電流回路
の一端にそれぞれ接続された放電用の第２のスイッチ
と、 一端が前記第２のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第２のスイッチが閉じた時に前記容
量に充電された電荷を前記接地電位又は負電位の電源に
放電する前記定電流回路と、被比較電圧入力端に前記容
量の端子電圧である充電電圧の供給を受けるコンパレー
タと、クロックパルスを出力するクロック発生回路と、
前記クロックパルスを前記コンパレータが反転するまで
カウントしカウント値を生成するカウンタと、前記第１
及び第２のスイッチを制御する制御回路と、前記容量の
前記充電電圧の供給を受けこの充電電圧の値の検出値に
応じた値の基準電圧を生成して前記コンパレータの基準
電圧入力端に供給する入力レベル検出回路とを備えて構
成されている。
【００２２】また、請求項５記載の発明は、請求項４記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた第１及び第２の分割電
圧範囲に分割し、前記基準電圧として前記第１，第２の
分割電圧範囲の各々毎に対応する第１及び第２の基準電
圧を設定することを特徴とするものである。
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた第１及び第２の分割電
圧範囲に分割し、前記基準電圧として前記第１，第２の
分割電圧範囲の各々毎に対応する第１及び第２の基準電
圧を設定することを特徴とするものである。
【００２３】また、請求項６記載の発明は、請求項４記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、一端が前記容量の一端に接続された第３のスイッ
チと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続され前記第３のスイッチと開閉が逆動作で連動する第
４のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続された第１の容量と、第１及び第２の基準電圧をそれ
ぞれ出力する第１及び第２の電圧源と、 一端が第２の電圧源の出力端に接続された第２の容量
と、 一端が第２の容量の他端に接続された第３の容量と、各
々の被比較入力端が前記第１の容量の一端に接続され各
々の基準電圧入力端が前記第１，第２，第３の容量の各
々の一端にそれぞれ接続された第１，第２，第３のコン
パレータと、 一端が前記コンパレータの基準電圧入力端に接続された
第１の抵抗と、 一端が前記第１の抵抗の他端に接続された第２の抵抗
と、 一端が前記第２の抵抗の他端に接続された第３の抵抗
と、 一端が前記第３の抵抗抵抗の他端に接続された第４の抵
抗と、 一端が前記第４の抵抗の他端に他端が接地にそれぞれ接
続された第５の抵抗と、ドレインが前記第１，第２の抵
抗の共通接続点にソースが前記第２，第３の抵抗の共通
接続点にゲートが前記第１のコンパレータの出力端にそ
れぞれ接続された第１のトランジスタと、ドレインが前
記第２，第３の抵抗の共通接続点にソースが前記第３，
第４の抵抗の共通接続点にゲートが前記第２のコンパレ
ータの出力端にそれぞれ接続された第２のトランジスタ
と、ドレインが前記第３，第４の抵抗の共通接続点にソ
ースが前記第４，第５の抵抗の共通接続点にゲートが前
記第３のコンパレータの出力端にそれぞれ接続された第
３のトランジスタと、入力端が前記第４，第５の抵抗の
共通接続点に基準電圧入力端が前記第１の電圧を出力す
る演算増幅器とを備えて構成されている。
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、一端が前記容量の一端に接続された第３のスイッ
チと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続され前記第３のスイッチと開閉が逆動作で連動する第
４のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続された第１の容量と、第１及び第２の基準電圧をそれ
ぞれ出力する第１及び第２の電圧源と、 一端が第２の電圧源の出力端に接続された第２の容量
と、 一端が第２の容量の他端に接続された第３の容量と、各
々の被比較入力端が前記第１の容量の一端に接続され各
々の基準電圧入力端が前記第１，第２，第３の容量の各
々の一端にそれぞれ接続された第１，第２，第３のコン
パレータと、 一端が前記コンパレータの基準電圧入力端に接続された
第１の抵抗と、 一端が前記第１の抵抗の他端に接続された第２の抵抗
と、 一端が前記第２の抵抗の他端に接続された第３の抵抗
と、 一端が前記第３の抵抗抵抗の他端に接続された第４の抵
抗と、 一端が前記第４の抵抗の他端に他端が接地にそれぞれ接
続された第５の抵抗と、ドレインが前記第１，第２の抵
抗の共通接続点にソースが前記第２，第３の抵抗の共通
接続点にゲートが前記第１のコンパレータの出力端にそ
れぞれ接続された第１のトランジスタと、ドレインが前
記第２，第３の抵抗の共通接続点にソースが前記第３，
第４の抵抗の共通接続点にゲートが前記第２のコンパレ
ータの出力端にそれぞれ接続された第２のトランジスタ
と、ドレインが前記第３，第４の抵抗の共通接続点にソ
ースが前記第４，第５の抵抗の共通接続点にゲートが前
記第３のコンパレータの出力端にそれぞれ接続された第
３のトランジスタと、入力端が前記第４，第５の抵抗の
共通接続点に基準電圧入力端が前記第１の電圧を出力す
る演算増幅器とを備えて構成されている。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２５】本実施の形態のＡ／Ｄコンバータは、被測
定電圧である入力電圧に応じた電荷を蓄積する容量と、
蓄積した前記電荷を一定の放電電流値で放電させる定電
流回路と、前記放電の開始時刻から前記容量の両端電位
が設定した基準電圧に到達する時刻までクロックパルス
をカウントしカウント値を生成するカウンタとを備え、
上記カウント値が上記入力電圧のディジタル変換値を表
すよう構成した積分型のＡ／Ｄコンバータにおいて、入
力電圧の最小値から最大値までの範囲である最大入力電
圧範囲を予め定めた複数の分割電圧範囲に分割しその分
割電圧範囲の各々毎に基準電圧を設け、上記入力電圧を
検出し検出した上記入力電圧に対応する分割電圧範囲に
応じた電圧値の上記基準電圧を設定する入力レベル検出
手段を備え、入力レベルにより上記コンパレータの基準
電圧を可変することにより、変換時間が分割電圧範囲の
変換時間で済むので、入力電圧電圧範囲を大きくしても
変換時間が分割電圧範囲の最大変換時間を超えることが
ないことを特徴とするものである。
定電圧である入力電圧に応じた電荷を蓄積する容量と、
蓄積した前記電荷を一定の放電電流値で放電させる定電
流回路と、前記放電の開始時刻から前記容量の両端電位
が設定した基準電圧に到達する時刻までクロックパルス
をカウントしカウント値を生成するカウンタとを備え、
上記カウント値が上記入力電圧のディジタル変換値を表
すよう構成した積分型のＡ／Ｄコンバータにおいて、入
力電圧の最小値から最大値までの範囲である最大入力電
圧範囲を予め定めた複数の分割電圧範囲に分割しその分
割電圧範囲の各々毎に基準電圧を設け、上記入力電圧を
検出し検出した上記入力電圧に対応する分割電圧範囲に
応じた電圧値の上記基準電圧を設定する入力レベル検出
手段を備え、入力レベルにより上記コンパレータの基準
電圧を可変することにより、変換時間が分割電圧範囲の
変換時間で済むので、入力電圧電圧範囲を大きくしても
変換時間が分割電圧範囲の最大変換時間を超えることが
ないことを特徴とするものである。
【００２６】次に、本発明の実施の形態を図４と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄコンバータは、従来と共通の被測定電圧であ
る入力電圧Ｖｉｎをインピーダンス変換するボルテージ
フォロワ１と、一端がボルテージフォロワ１の出力端に
他端が後述の容量Ｃ１の一端にそれぞれ接続された充電
用のスイッチＳ１と、一端がスイッチＳ１の他端に他端
が接地電位にそれぞれ接続されスイッチＳ１が閉じた時
ボルテージフォロワ１の出力電圧により充電される容量
Ｃ１と、一端が容量Ｃ１の一端に他端が後述の定電流回
路Ｉ１の一端にそれぞれ接続された放電用のスイッチＳ
２と、一端がスイッチＳ２の他端に他端が接地電位にそ
れぞれ接続されスイッチＳ２が閉じた時に容量Ｃ１に充
電された電荷を負電位（ここでは、説明の便宜上接地電
位）電源に放電する定電流回路Ｉ１と、被比較電圧入力
端に容量Ｃ１の端子電圧である充電電圧Ｖｃの供給を受
けるコンパレータ２と、クロックパルスを出力するクロ
ック発生回路３と、このクロックパルスをコンパレータ
２が反転するまでカウントしカウント値ｎを生成するカ
ウンタ４と、充電スイッチＳ１と放電スイッチＳ２の開
閉を制御する制御回路５とに加えて、電圧源１０６の代
わりに容量Ｃ１の充電電圧Ｖｃの供給を受けこの充電電
圧Ｖｃの値の検出値に応じた値の基準電圧Ｖｒｆを生成
してコンパレータ２の基準電圧入力端に供給する入力レ
ベル検出回路６を備える。
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄコンバータは、従来と共通の被測定電圧であ
る入力電圧Ｖｉｎをインピーダンス変換するボルテージ
フォロワ１と、一端がボルテージフォロワ１の出力端に
他端が後述の容量Ｃ１の一端にそれぞれ接続された充電
用のスイッチＳ１と、一端がスイッチＳ１の他端に他端
が接地電位にそれぞれ接続されスイッチＳ１が閉じた時
ボルテージフォロワ１の出力電圧により充電される容量
Ｃ１と、一端が容量Ｃ１の一端に他端が後述の定電流回
路Ｉ１の一端にそれぞれ接続された放電用のスイッチＳ
２と、一端がスイッチＳ２の他端に他端が接地電位にそ
れぞれ接続されスイッチＳ２が閉じた時に容量Ｃ１に充
電された電荷を負電位（ここでは、説明の便宜上接地電
位）電源に放電する定電流回路Ｉ１と、被比較電圧入力
端に容量Ｃ１の端子電圧である充電電圧Ｖｃの供給を受
けるコンパレータ２と、クロックパルスを出力するクロ
ック発生回路３と、このクロックパルスをコンパレータ
２が反転するまでカウントしカウント値ｎを生成するカ
ウンタ４と、充電スイッチＳ１と放電スイッチＳ２の開
閉を制御する制御回路５とに加えて、電圧源１０６の代
わりに容量Ｃ１の充電電圧Ｖｃの供給を受けこの充電電
圧Ｖｃの値の検出値に応じた値の基準電圧Ｖｒｆを生成
してコンパレータ２の基準電圧入力端に供給する入力レ
ベル検出回路６を備える。
【００２７】入力レベル検出回路６の構成の一例を回路
図で示す図２を参照すると、この入力レベル検出回路６
は、一端が容量Ｃ１の一端に接続されたスイッチＳ６１
と、一端がスイッチＳ６１の他端に他端が接地電位に接
続されスイッチＳ６１がオンの場合はオフしスイッチＳ
６１がオフの場合はオンするというように開閉が逆動作
で連動するスイッチＳ６２と、一端がスイッチＳ６１の
他端に他端が接地電位に接続された容量Ｃ６１と、基準
電圧Ｖｒ６１，Ｖｒ６２をそれぞれ出力する電圧源６
５，６６と、一端が電圧源６６の出力端に接続された容
量Ｃ６２と、一端が容量Ｃ６２の他端に接続された容量
Ｃ６３と、一端が容量Ｃ６３の他端に他端が接地にそれ
ぞれ接続された容量Ｃ６４と、各々の被比較入力端が容
量Ｃ６１の一端に接続され各々の基準電圧入力端が容量
Ｃ６２，Ｃ６３，Ｃ６４の各々の一端にそれぞれ接続さ
れたコンパレータ６１，６２，６３と、一端がコンパレ
ータ２の基準電圧入力端に接続された抵抗Ｒ６１と、一
端が抵抗Ｒ６１の他端に接続された抵抗Ｒ６２と、一端
が抵抗Ｒ６２の他端に接続された抵抗Ｒ６３と、一端が
抵抗Ｒ６３の他端に接続された抵抗Ｒ６４と、一端が抵
抗Ｒ６４の他端に他端が接地にそれぞれ接続された抵抗
Ｒ６５と、ドレインが抵抗Ｒ６１，Ｒ６２の共通接続点
にソースが抵抗Ｒ６２，Ｒ６３の共通接続点にゲートが
コンパレータ６１の出力端にそれぞれ接続されたＮチャ
ネルＭＯＳ型のトランジスタＱ６１と、ドレインが抵抗
Ｒ６２，Ｒ６３の共通接続点にソースが抵抗Ｒ６３，Ｒ
６４の共通接続点にゲートがコンパレータ６２の出力端
にそれぞれ接続されたＮチャネルＭＯＳ型のトランジス
タＱ６２と、ドレインが抵抗Ｒ６３，Ｒ６４の共通接続
点にソースが抵抗Ｒ６４，Ｒ６５の共通接続点にゲート
がコンパレータ６３の出力端にそれぞれ接続されたＮチ
ャネルＭＯＳ型のトランジスタＱ６３と、入力端が抵抗
Ｒ６４，Ｒ６５の共通接続点に基準電圧入力端が電圧源
６５の出力端に出力端が抵抗Ｒ６１の一端にそれぞれ接
続され基準電圧Ｖｒｆを出力する演算増幅器（以下、ア
ンプ）６４とを備える。
図で示す図２を参照すると、この入力レベル検出回路６
は、一端が容量Ｃ１の一端に接続されたスイッチＳ６１
と、一端がスイッチＳ６１の他端に他端が接地電位に接
続されスイッチＳ６１がオンの場合はオフしスイッチＳ
６１がオフの場合はオンするというように開閉が逆動作
で連動するスイッチＳ６２と、一端がスイッチＳ６１の
他端に他端が接地電位に接続された容量Ｃ６１と、基準
電圧Ｖｒ６１，Ｖｒ６２をそれぞれ出力する電圧源６
５，６６と、一端が電圧源６６の出力端に接続された容
量Ｃ６２と、一端が容量Ｃ６２の他端に接続された容量
Ｃ６３と、一端が容量Ｃ６３の他端に他端が接地にそれ
ぞれ接続された容量Ｃ６４と、各々の被比較入力端が容
量Ｃ６１の一端に接続され各々の基準電圧入力端が容量
Ｃ６２，Ｃ６３，Ｃ６４の各々の一端にそれぞれ接続さ
れたコンパレータ６１，６２，６３と、一端がコンパレ
ータ２の基準電圧入力端に接続された抵抗Ｒ６１と、一
端が抵抗Ｒ６１の他端に接続された抵抗Ｒ６２と、一端
が抵抗Ｒ６２の他端に接続された抵抗Ｒ６３と、一端が
抵抗Ｒ６３の他端に接続された抵抗Ｒ６４と、一端が抵
抗Ｒ６４の他端に他端が接地にそれぞれ接続された抵抗
Ｒ６５と、ドレインが抵抗Ｒ６１，Ｒ６２の共通接続点
にソースが抵抗Ｒ６２，Ｒ６３の共通接続点にゲートが
コンパレータ６１の出力端にそれぞれ接続されたＮチャ
ネルＭＯＳ型のトランジスタＱ６１と、ドレインが抵抗
Ｒ６２，Ｒ６３の共通接続点にソースが抵抗Ｒ６３，Ｒ
６４の共通接続点にゲートがコンパレータ６２の出力端
にそれぞれ接続されたＮチャネルＭＯＳ型のトランジス
タＱ６２と、ドレインが抵抗Ｒ６３，Ｒ６４の共通接続
点にソースが抵抗Ｒ６４，Ｒ６５の共通接続点にゲート
がコンパレータ６３の出力端にそれぞれ接続されたＮチ
ャネルＭＯＳ型のトランジスタＱ６３と、入力端が抵抗
Ｒ６４，Ｒ６５の共通接続点に基準電圧入力端が電圧源
６５の出力端に出力端が抵抗Ｒ６１の一端にそれぞれ接
続され基準電圧Ｖｒｆを出力する演算増幅器（以下、ア
ンプ）６４とを備える。
【００２８】次に、図１、図２及び及び容量Ｃ１の一端
の電圧波形（以下、充電電圧波形）を波形図で示す図３
を参照して本実施の形態の動作について説明すると、こ
こでは説明の便宜上入力電圧Ｖｉｎが正電圧であるもの
とする。まず始めに、制御回路５によってスイッチＳ
１，Ｓ２を開き、カウンタ４をリセットする（時刻ｔ
１）。
の電圧波形（以下、充電電圧波形）を波形図で示す図３
を参照して本実施の形態の動作について説明すると、こ
こでは説明の便宜上入力電圧Ｖｉｎが正電圧であるもの
とする。まず始めに、制御回路５によってスイッチＳ
１，Ｓ２を開き、カウンタ４をリセットする（時刻ｔ
１）。
【００２９】次に、スイッチＳ１を閉じ、入力電圧Ｖｉ
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。
【００３０】
Ｖｃ＝Ｖｉｎ（Ｖ）・・・・・・・・・・・・・・・・（１）
次に、スイッチＳ１を開き、入力電圧Ｖｉｎと容量Ｃ１
の充電電圧を分離する（時刻ｔ３）。ここまでの動作
は、上述した従来技術と同様である。
の充電電圧を分離する（時刻ｔ３）。ここまでの動作
は、上述した従来技術と同様である。
【００３１】次に、入力レベル検出回路６により、入力
レベルに対応する基準電圧Ｖｒｆを選択する（時刻ｔ
３）。ここでは、説明の便宜上、Ｖｒｆを０Ｖ，１．０
Ｖ，２．０Ｖの３段階とし、入力レベル０Ｖ〜１．０Ｖ
未満では基準電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜
２．０Ｖ未満では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベ
ル２．０Ｖ〜３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０
Ｖをそれぞれ選択するものとする。すなわち、入力電圧
範囲を複数、この例では３分割し、この３分割した分割
電圧範囲の各々毎に適切な基準電圧Ｖｒｆを設定する。
レベルに対応する基準電圧Ｖｒｆを選択する（時刻ｔ
３）。ここでは、説明の便宜上、Ｖｒｆを０Ｖ，１．０
Ｖ，２．０Ｖの３段階とし、入力レベル０Ｖ〜１．０Ｖ
未満では基準電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜
２．０Ｖ未満では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベ
ル２．０Ｖ〜３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０
Ｖをそれぞれ選択するものとする。すなわち、入力電圧
範囲を複数、この例では３分割し、この３分割した分割
電圧範囲の各々毎に適切な基準電圧Ｖｒｆを設定する。
【００３２】次に、カウンタ４をセットしてスイッチＳ
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。すなわち、容量Ｃ１の充
電電圧Ｖｃは時間に対し一定の比率、すなわち、積分の
時定数Ｋｄ＝Ｃ・Ｖｃ／ｉで減少する。
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。すなわち、容量Ｃ１の充
電電圧Ｖｃは時間に対し一定の比率、すなわち、積分の
時定数Ｋｄ＝Ｃ・Ｖｃ／ｉで減少する。
【００３３】カウンタ４は、容量Ｃ１の充電電圧Ｖｃが
基準電圧Ｖｒｆに達するまで（コンパレータ２の出力が
反転するまで）クロックをカウントしカウント値ｎを求
める（時刻時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ
５までの時間時刻ｔをカウントする。
基準電圧Ｖｒｆに達するまで（コンパレータ２の出力が
反転するまで）クロックをカウントしカウント値ｎを求
める（時刻時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ
５までの時間時刻ｔをカウントする。
【００３４】容量Ｃ１からの定電流回路Ｉ１の放電電流
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。
【００３５】時刻ｔをクロック周期とすると、時間時刻
ｔは、時刻ｔ＝時刻ｔ×ｎ（ｓｅｃ）であるから、入力
電圧Ｖｉｎは次式で表される。 Ｖｉｎ＝時刻ｔ×ｎ×ｉ÷Ｃ１＋Ｖｒｆ（Ｖ）・・・・・・・・・・・（３） 例えば、従来と同様に、入力電圧範囲０．０〜３．０
Ｖ、分解能１２ビット、クロック周波数１ＭＨｚとす
る。
ｔは、時刻ｔ＝時刻ｔ×ｎ（ｓｅｃ）であるから、入力
電圧Ｖｉｎは次式で表される。 Ｖｉｎ＝時刻ｔ×ｎ×ｉ÷Ｃ１＋Ｖｒｆ（Ｖ）・・・・・・・・・・・（３） 例えば、従来と同様に、入力電圧範囲０．０〜３．０
Ｖ、分解能１２ビット、クロック周波数１ＭＨｚとす
る。
【００３６】ここで、説明の便宜上、Ｖｒｆを０Ｖ，
１．０Ｖ，２．０Ｖの３段階とし、また、入力電圧範囲
を３分割し、入力レベル第０Ｖ〜１．０Ｖ未満では基準
電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜２．０Ｖ未満
では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベル２．０Ｖ〜
３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０Ｖをそれぞれ
選択するものとする。
１．０Ｖ，２．０Ｖの３段階とし、また、入力電圧範囲
を３分割し、入力レベル第０Ｖ〜１．０Ｖ未満では基準
電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜２．０Ｖ未満
では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベル２．０Ｖ〜
３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０Ｖをそれぞれ
選択するものとする。
【００３７】入力電圧Ｖｉｎ＝０．１Ｖの場合、入力レ
ベル第０Ｖ〜１．０Ｖ未満であるので基準電圧Ｖｒｆは
０Ｖであり、この場合の変換時間は従来と同様に１３
６．５μｓｅｃ（小数点２位以下切捨）である。
ベル第０Ｖ〜１．０Ｖ未満であるので基準電圧Ｖｒｆは
０Ｖであり、この場合の変換時間は従来と同様に１３
６．５μｓｅｃ（小数点２位以下切捨）である。
【００３８】次に、入力電圧Ｖｉｎ＝２．５Ｖの場合、
入力レベル２．０Ｖ〜３．０Ｖ未満であるので基準電圧
Ｖｒｆは２．０Ｖとなる。従って、コンパレータ２は充
電電圧Ｖｃが２．５Ｖから２．０Ｖまで変化する時間す
なわち０．５Ｖ分の変化に相当する時間だけカウントす
る。従って、この場合は、１３６．５×５＝６８２．５
μｓｅｃとなる。これは上述した従来技術による変換時
間３４１３．３μｓｅｃに比較すると、約１／５であ
る。
入力レベル２．０Ｖ〜３．０Ｖ未満であるので基準電圧
Ｖｒｆは２．０Ｖとなる。従って、コンパレータ２は充
電電圧Ｖｃが２．５Ｖから２．０Ｖまで変化する時間す
なわち０．５Ｖ分の変化に相当する時間だけカウントす
る。従って、この場合は、１３６．５×５＝６８２．５
μｓｅｃとなる。これは上述した従来技術による変換時
間３４１３．３μｓｅｃに比較すると、約１／５であ
る。
【００３９】なお、基準電圧１．０Ｖ及び２．０Ｖの場
合は、変換したカウント値ｎに基準電圧１．０Ｖ及び
２．０Ｖの各々に対応する固定カウント値を加算して、
最終的なディジタル値を得る。
合は、変換したカウント値ｎに基準電圧１．０Ｖ及び
２．０Ｖの各々に対応する固定カウント値を加算して、
最終的なディジタル値を得る。
【００４０】次に、図２を参照して、本実施の形態を特
徴付ける入力レベル検出回路６の動作について説明する
と、アンプ６４はコンパレータ２の基準電圧Ｖｒｆを生
成する。この基準電圧Ｖｒｆは、電圧源６５から供給さ
れる基準電圧Ｖｒ６１と抵抗Ｒ６１，Ｒ６２，Ｒ６３，
Ｒ６４，Ｒ６５で決定される。
徴付ける入力レベル検出回路６の動作について説明する
と、アンプ６４はコンパレータ２の基準電圧Ｖｒｆを生
成する。この基準電圧Ｖｒｆは、電圧源６５から供給さ
れる基準電圧Ｖｒ６１と抵抗Ｒ６１，Ｒ６２，Ｒ６３，
Ｒ６４，Ｒ６５で決定される。
【００４１】アンプ６４の出力端と接地間に直列接続さ
れた抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５は基
準電圧Ｖｒｆの分圧回路を構成している。
れた抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５は基
準電圧Ｖｒｆの分圧回路を構成している。
【００４２】Ｎチャネル型のトランジスタＱ６１，Ｑ６
２，Ｑ６３の各々は、コンパレータ６１，６２，６３の
各々の出力の供給に応じて上記分圧回路の分圧抵抗Ｒ６
２，Ｒ６３，Ｒ６４の各々を短絡するスイッチとして機
能する。
２，Ｑ６３の各々は、コンパレータ６１，６２，６３の
各々の出力の供給に応じて上記分圧回路の分圧抵抗Ｒ６
２，Ｒ６３，Ｒ６４の各々を短絡するスイッチとして機
能する。
【００４３】一方、入力電圧Ｖｉｎは、スイッチＳ６
１，Ｓ６２により容量Ｃ６１に充電され、充電電圧Ｖｃ
６１を生成する。コンパレータ６１，６２，６３の各々
はこの充電電圧Ｖｃ６１を、電圧源６６から供給される
基準電圧Ｖｒ６２とこの基準電圧Ｖｒ６２を容量Ｃ６
２，Ｃ６３及びＣ６４から成る分圧回路で分圧された分
電圧Ｖｒ６３，Ｖｒ６４の各々と比較し、この比較結果
の出力の各々でトランジスタＱ６１，Ｑ６２，Ｑ６３の
各々のオン／オフを制御する。
１，Ｓ６２により容量Ｃ６１に充電され、充電電圧Ｖｃ
６１を生成する。コンパレータ６１，６２，６３の各々
はこの充電電圧Ｖｃ６１を、電圧源６６から供給される
基準電圧Ｖｒ６２とこの基準電圧Ｖｒ６２を容量Ｃ６
２，Ｃ６３及びＣ６４から成る分圧回路で分圧された分
電圧Ｖｒ６３，Ｖｒ６４の各々と比較し、この比較結果
の出力の各々でトランジスタＱ６１，Ｑ６２，Ｑ６３の
各々のオン／オフを制御する。
【００４４】入力電圧Ｖｉｎが低く、従って充電電圧Ｖ
ｃ６２が低い場合コンパレータ６１，６２，６３の全て
の出力がＬレベルとなる。この場合は、トランジスタＱ
６１，Ｑ６２，Ｑ６３の全てが遮断（オフ）状態とな
り、分圧回路の分圧比はＲ６５／（Ｒ６１＋Ｒ６２＋Ｒ
６３＋Ｒ６４＋Ｒ６５）であり、最も高い。従ってこの
場合の出力の基準電圧Ｖｒｆは次式で表される。 Ｖｒｆ＝Ｖｒ６１｛１＋（Ｒ６１＋Ｒ６２＋Ｒ６３＋Ｒ
６４）／Ｒ６５｝ この場合は、基準電圧Ｖｒｆは最低値を出力する。
ｃ６２が低い場合コンパレータ６１，６２，６３の全て
の出力がＬレベルとなる。この場合は、トランジスタＱ
６１，Ｑ６２，Ｑ６３の全てが遮断（オフ）状態とな
り、分圧回路の分圧比はＲ６５／（Ｒ６１＋Ｒ６２＋Ｒ
６３＋Ｒ６４＋Ｒ６５）であり、最も高い。従ってこの
場合の出力の基準電圧Ｖｒｆは次式で表される。 Ｖｒｆ＝Ｖｒ６１｛１＋（Ｒ６１＋Ｒ６２＋Ｒ６３＋Ｒ
６４）／Ｒ６５｝ この場合は、基準電圧Ｖｒｆは最低値を出力する。
【００４５】入力電圧Ｖｉｎが上昇し、例えば、充電電
圧Ｖｃ６１が基準電圧Ｖｒ６２を超えるとコンパレータ
６１が反転してＨレベルを出力し、トランジスタＱ６１
をオンする。さらに、入力電圧Ｖｉｎがさらに上昇し、
分圧した基準電圧Ｖｒ６３が基準電圧Ｖｒ６２を超える
とコンパレータ６２が反転してＨレベルを出力し、トラ
ンジスタＱ６２をオンする。同様に、入力電圧Ｖｉｎが
さらに上昇すると、分圧した基準電圧Ｖｒ６４が基準電
圧Ｖｒ６２を超えるとコンパレータ６３が反転してＨレ
ベルを出力し、トランジスタＱ６３をオンする。
圧Ｖｃ６１が基準電圧Ｖｒ６２を超えるとコンパレータ
６１が反転してＨレベルを出力し、トランジスタＱ６１
をオンする。さらに、入力電圧Ｖｉｎがさらに上昇し、
分圧した基準電圧Ｖｒ６３が基準電圧Ｖｒ６２を超える
とコンパレータ６２が反転してＨレベルを出力し、トラ
ンジスタＱ６２をオンする。同様に、入力電圧Ｖｉｎが
さらに上昇すると、分圧した基準電圧Ｖｒ６４が基準電
圧Ｖｒ６２を超えるとコンパレータ６３が反転してＨレ
ベルを出力し、トランジスタＱ６３をオンする。
【００４６】このように、トランジスタＱ６１，Ｑ６
２，Ｑ６３の各々が導通（オン）することにより、抵抗
Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５から成る分圧
回路の分圧比が変化し、従って、出力の基準電圧Ｖｒｆ
が変化する。従って、入力電圧Ｖｉｎの最低値からの上
昇に伴い、基準電圧Ｖｒｆは最低値から順次段階的に上
昇し、入力電圧Ｖｉｎの最高値に対応したトランジスタ
Ｑ６１，Ｑ６２，Ｑ６３の全てがオン状態のとき基準電
圧Ｖｒｆは最高値となる。
２，Ｑ６３の各々が導通（オン）することにより、抵抗
Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５から成る分圧
回路の分圧比が変化し、従って、出力の基準電圧Ｖｒｆ
が変化する。従って、入力電圧Ｖｉｎの最低値からの上
昇に伴い、基準電圧Ｖｒｆは最低値から順次段階的に上
昇し、入力電圧Ｖｉｎの最高値に対応したトランジスタ
Ｑ６１，Ｑ６２，Ｑ６３の全てがオン状態のとき基準電
圧Ｖｒｆは最高値となる。
【００４７】上述したように、本実施の形態のＡ／Ｄコ
ンバータは、入力電圧分解能は入力電圧測定範囲の最大
値をビット数で表現した分解能対応の数で除算した電圧
値すなわち分解能を表現するビット値対応の数の１カウ
ント分に対応する電圧値となり、一方、入力電圧測定範
囲を分割してその分割測定範囲の各々毎に基準電圧を設
け、入力レベルを検出して対応する分割測定範囲を求め
てその分割測定範囲に対し最適な基準電圧を生成する入
力レベル検出回路を備えることにより、入力レベルに応
じた分割測定範囲に対し適切な基準電圧を設定すること
で変換時間は分割測定範囲の変換時間で済むので、入力
電圧測定範囲を大きくしても変換時間が分割測定範囲の
最大変換時間を超えることがない。
ンバータは、入力電圧分解能は入力電圧測定範囲の最大
値をビット数で表現した分解能対応の数で除算した電圧
値すなわち分解能を表現するビット値対応の数の１カウ
ント分に対応する電圧値となり、一方、入力電圧測定範
囲を分割してその分割測定範囲の各々毎に基準電圧を設
け、入力レベルを検出して対応する分割測定範囲を求め
てその分割測定範囲に対し最適な基準電圧を生成する入
力レベル検出回路を備えることにより、入力レベルに応
じた分割測定範囲に対し適切な基準電圧を設定すること
で変換時間は分割測定範囲の変換時間で済むので、入力
電圧測定範囲を大きくしても変換時間が分割測定範囲の
最大変換時間を超えることがない。
【００４８】従って、高分解能化及び大入力電圧測定範
囲の実現のために、コスト増大要因となる高周波クロッ
クを使用しなくてもよいため低価格化を図れる。
囲の実現のために、コスト増大要因となる高周波クロッ
クを使用しなくてもよいため低価格化を図れる。
【００４９】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータは、最大入力電圧範囲を予め定めた複数の分割
電圧範囲に分割しその分割電圧範囲の各々毎に基準電圧
を設け、入力電圧を検出し検出した上記入力電圧対応の
分割電圧範囲に応じた電圧値の基準電圧を設定する入力
レベル検出手段を備え、入力レベルに応じて適切な基準
電圧を設定することで変換時間は分割電圧範囲の変換時
間で済むので、入力電圧電圧範囲を大きくしても変換時
間が分割電圧範囲の最大変換時間を超えることがないと
いう効果がある。
ンバータは、最大入力電圧範囲を予め定めた複数の分割
電圧範囲に分割しその分割電圧範囲の各々毎に基準電圧
を設け、入力電圧を検出し検出した上記入力電圧対応の
分割電圧範囲に応じた電圧値の基準電圧を設定する入力
レベル検出手段を備え、入力レベルに応じて適切な基準
電圧を設定することで変換時間は分割電圧範囲の変換時
間で済むので、入力電圧電圧範囲を大きくしても変換時
間が分割電圧範囲の最大変換時間を超えることがないと
いう効果がある。
【００５０】また、高分解能化及び大入力電圧電圧範囲
の実現のために、コスト増大要因となる高周波クロック
を使用しなくてもよいため低価格化を図れるという効果
がある。
の実現のために、コスト増大要因となる高周波クロック
を使用しなくてもよいため低価格化を図れるという効果
がある。
【図１】本発明のＡ／Ｄコンバータの一実施の形態を示
すブロック図である。
すブロック図である。
【図２】図１の入力レベル検出回路の構成の一例を示す
回路図である。
回路図である。
【図３】本実施の形態のＡ／Ｄコンバータにおける動作
の一例を示す波形図である。
の一例を示す波形図である。
【図４】従来のＡ／Ｄコンバータの一例を示すブロック
図である。
図である。
【図５】従来のＡ／Ｄコンバータにおける動作の一例を
示す充電電圧波形の波形図である。
示す充電電圧波形の波形図である。
１ ボルテージフォロワ
２，６１，６２，６３ コンパレータ
３ クロック発生回路
４ カウンタ
５ 制御回路
６ 入力レベル検出回路
６４ アンプ
６５，６６，１０６ 電圧源
Ｃ１，Ｃ６１，Ｃ６２，Ｃ６３，Ｃ６４ 容量
Ｉ１ 定電流回路
Ｑ６１，Ｑ６２，Ｑ６３ トランジスタ
Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５ 抵抗
Ｓ１，Ｓ２，Ｓ６１，Ｓ６２ スイッチ
Claims (6)
- 【請求項１】 被測定電圧である入力電圧に応じた電荷
を蓄積する容量と、蓄積した前記電荷を一定の放電電流
値で放電させる定電流回路と、前記放電の開始時刻から
前記容量の両端電位が設定した基準電圧に到達する時刻
までクロックパルスをカウントしカウント値を生成する
カウンタとを備え、前記カウント値が前記入力電圧のデ
ィジタル変換値を表すよう構成した積分型のＡ／Ｄコン
バータにおいて、 前記入力電圧を検出し検出した前記入力電圧に応じた電
圧値の前記基準電圧を設定する入力レベル検出手段を備
えることを特徴とするＡ／Ｄコンバータ。 - 【請求項２】 前記入力レベル検出手段が、前記入力電
圧の最小値から最大値までの範囲である最大入力電圧範
囲を予め定めた複数の分割電圧範囲に分割し、前記複数
の分割電圧範囲の各々毎に対応する前記基準電圧を設定
することを特徴とする請求項１記載のＡ／Ｄコンバー
タ。 - 【請求項３】 被測定電圧である入力電圧値をインピー
ダンス変換するインピーダンス変換手段を備えることを
特徴とする請求項１記載のＡ／Ｄコンバータ。 - 【請求項４】 被測定電圧である入力電圧をインピーダ
ンス変換するボルテージフォロワと、 一端が前記ボルテージフォロワの出力端に他端が後述の
容量の一端にそれぞれ接続された充電用の第１のスイッ
チと、 一端が前記第１のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第１のスイッチが閉じた時前記ボル
テージフォロワの出力電圧により充電される前記容量
と、 一端が前記第１の容量の一端に他端が後述の定電流回路
の一端にそれぞれ接続された放電用の第２のスイッチ
と、 一端が前記第２のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第２のスイッチが閉じた時に前記容
量に充電された電荷を前記接地電位又は負電位の電源に
放電する前記定電流回路と、 被比較電圧入力端に前記容量の端子電圧である充電電圧
の供給を受けるコンパレータと、 クロックパルスを出力するクロック発生回路と、 前記クロックパルスを前記コンパレータが反転するまで
カウントしカウント値を生成するカウンタと、 前記第１及び第２のスイッチを制御する制御回路と、 前記容量の前記充電電圧の供給を受けこの充電電圧の値
の検出値に応じた値の基準電圧を生成して前記コンパレ
ータの基準電圧入力端に供給する入力レベル検出回路と
を備えることを特徴とするＡ／Ｄコンバータ。 - 【請求項５】 前記入力レベル検出回路が、前記入力電
圧の最小値から最大値までの範囲である最大入力電圧範
囲を予め定めた第１及び第２の分割電圧範囲に分割し、 前記基準電圧として前記第１，第２の分割電圧範囲の各
々毎に対応する第１及び第２の基準電圧を設定すること
を特徴とする請求項４記載のＡ／Ｄコンバータ。 - 【請求項６】 前記入力レベル検出回路が、一端が前記
容量の一端に接続された第３のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続され前記第３のスイッチと開閉が逆動作で連動する第
４のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続された第１の容量と、 第１及び第２の基準電圧をそれぞれ出力する第１及び第
２の電圧源と、 一端が第２の電圧源の出力端に接続された第２の容量
と、 一端が第２の容量の他端に接続された第３の容量と、 各々の被比較入力端が前記第１の容量の一端に接続され
各々の基準電圧入力端が前記第１，第２，第３の容量の
各々の一端にそれぞれ接続された第１，第２，第３のコ
ンパレータと、 一端が前記コンパレータの基準電圧入力端に接続された
第１の抵抗と、 一端が前記第１の抵抗の他端に接続された第２の抵抗
と、 一端が前記第２の抵抗の他端に接続された第３の抵抗
と、 一端が前記第３の抵抗抵抗の他端に接続された第４の抵
抗と、 一端が前記第４の抵抗の他端に他端が接地にそれぞれ接
続された第５の抵抗と、 ドレインが前記第１，第２の抵抗の共通接続点にソース
が前記第２，第３の抵抗の共通接続点にゲートが前記第
１のコンパレータの出力端にそれぞれ接続された第１の
トランジスタと、 ドレインが前記第２，第３の抵抗の共通接続点にソース
が前記第３，第４の抵抗の共通接続点にゲートが前記第
２のコンパレータの出力端にそれぞれ接続された第２の
トランジスタと、 ドレインが前記第３，第４の抵抗の共通接続点にソース
が前記第４，第５の抵抗の共通接続点にゲートが前記第
３のコンパレータの出力端にそれぞれ接続された第３の
トランジスタと、 入力端が前記第４，第５の抵抗の共通接続点に基準電圧
入力端が前記第１の電圧を出力する演算増幅器とを備え
ることを特徴とする請求項４記載のＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395353A JP2003198371A (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395353A JP2003198371A (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003198371A true JP2003198371A (ja) | 2003-07-11 |
Family
ID=27601790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395353A Abandoned JP2003198371A (ja) | 2001-12-26 | 2001-12-26 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003198371A (ja) |
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-
2001
- 2001-12-26 JP JP2001395353A patent/JP2003198371A/ja not_active Abandoned
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