JP2011210292A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルM00の選択ゲート電極は選択ゲート線SG0に接続され、メモリゲート電極はメモリゲート線MG0に接続される。また、ドレイン領域はビット線BL0に接続され、ソース領域はソース線SL0に接続される。さらに、メモリセルM00が形成されたp型ウエル領域にはウエル線WL0が接続される。メモリセルM00に書き込みを行うときは、ウエル線WL0を通じてp型ウエル領域に負電圧を印加しながら、ソースサイド注入方式による書込みを行う。
【選択図】図3
Description
前記複数個のメモリセルのそれぞれは、
(a)前記半導体基板中に形成された第1および第2半導体領域と、
(b)前記第1および第2半導体領域間の前記半導体基板上に形成され、前記第1半導体領域側に位置する第1導電体層、および前記第2半導体領域側に位置する第2導電体層と、
(c)前記第1導電体層と前記半導体基板との間に形成された第1絶縁膜と、
(d)前記第2導電体層と前記半導体基板との間に形成された第2絶縁膜からなる電荷蓄積領域と、
を有し、
前記駆動回路は、前記半導体基板の前記第1領域、前記第1半導体領域、前記第2半導体領域、前記第1導電体層、および前記第2導電体層に印加される電圧を制御することによって、ソースサイド注入法を使ったホットエレクトロン注入による書込み動作と、バンド間トンネル現象を利用したホットホール注入法による消去動作とを行い、
前記書込み動作時に前記半導体基板の前記第1領域に負電圧を印加するものである。
図1は、本発明に係る半導体記憶装置の一例とされるフラッシュメモリを含むマイクロコントローラの回路ブロック図である。
一般に、マイクロコントローラにおいては、メモリセルの集積度を上げるためだけでなく、様々な用途から、複数の不揮発性メモリモジュールを集積することが考えられる。
11、13 酸化シリコン膜
12 窒化シリコン膜
14 ゲート絶縁膜
15D ドレイン領域
15S ソース領域
16 メモリゲート電極
17 選択ゲート電極
18D 低濃度n型不純物領域
18S 低濃度n型不純物領域
20 半導体基板
21 p型ウエル領域
22 n型ウエル領域
101 制御レジスタ
102 フラッシュメモリモジュール
103 電源発生回路(VG)
104 コントローラ(CONT)
105 ソースデコーダ(SLDEC)
106 ソースドライバ
107 ウエルドライバ
108 メモリゲートデコーダ(MGDEC)
109 メモリゲートドライバ
110 センスアンプ(SA)
111 書込み消去制御回路
112 カラムゲート(YG)
113 データ入出力バッファ(DTB)
114 アドレスバッファ(ADB)
115 カラムアドレスデコーダ(YDEC)
116 ロウアドレスデコーダ(XDEC)
117 選択ゲートドライバ
118 メモリセルアレイ
119 ウエルデコーダ(WDEC)
201 中央処理装置(CPU)
202 フラッシュメモリ
205 バス
ABUS アドレスバス
BL0〜BLn ビット線
CMJ メモリ制御モジュール
DBUS データバス
MG0〜MGy メモリゲート線
MMJ1〜MMJ4 メモリモジュール
MPU 半導体チップ
OPC 演算回路部
PMJ 電源モジュール
SG0〜SGx 選択ゲート線(ワード線)
SL0〜SLz ソース線
WL0〜WLm ウエル線
Claims (13)
- 半導体基板の第1領域に形成された複数個の不揮発性メモリセルと、前記半導体基板の第2領域に形成された駆動回路とを有する不揮発性半導体記憶装置であって、
前記複数個のメモリセルのそれぞれは、
(a)前記半導体基板中に形成された第1および第2半導体領域と、
(b)前記第1および第2半導体領域間の前記半導体基板上に形成され、前記第1半導体領域側に位置する第1導電体層、および前記第2半導体領域側に位置する第2導電体層と、
(c)前記第1導電体層と前記半導体基板との間に形成された第1絶縁膜と、
(d)前記第2導電体層と前記半導体基板との間に形成された第2絶縁膜からなる電荷蓄積領域と、
を有し、
前記駆動回路は、前記半導体基板の前記第1領域、前記第1半導体領域、前記第2半導体領域、前記第1導電体層、および前記第2導電体層に印加される電圧を制御することによって、ソースサイド注入法を使ったホットエレクトロン注入による書込み動作と、バンド間トンネル現象を利用したホットホール注入法による消去動作とを行い、
前記書込み動作時に前記半導体基板の前記第1領域に負電圧を印加することを特徴とする不揮発性半導体記憶装置。 - 前記半導体基板の前記第1領域と前記第2領域とが電気的に分離され、前記駆動回路が前記第2領域に接続されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1領域と前記第2領域との間の前記半導体基板中に、前記第1領域および前記第2領域とは異なる導電型の第3領域を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記半導体基板の前記第2領域に負電圧印加回路が接続されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記電荷蓄積領域を構成する前記第2絶縁膜は、2層の酸化シリコン膜に挟まれた窒化シリコン膜であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記駆動回路は、前記書込み動作時における前記ホットエレクトロン注入後のベリファイリード時に、前記半導体基板の前記第1領域に負電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記駆動回路は、前記消去動作時に前記半導体基板の前記第1領域に負電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記駆動回路は、前記消去動作時に、前記第2半導体領域と前記第2導電体層とに正電圧を印加することを特徴とする請求項5記載の不揮発性半導体記憶装置。
- 半導体基板の第1領域に形成された複数個の不揮発性メモリセルと、前記半導体基板の第2領域に形成された駆動回路とを有する不揮発性半導体記憶装置であって、
前記複数個のメモリセルのそれぞれは、
(a)前記半導体基板中に形成された第1および第2半導体領域と、
(b)前記第1および第2半導体領域間の前記半導体基板上に形成された導電体層と、
(c)前記導電体層と前記半導体基板との間に形成された第1絶縁膜と、
を有し、
前記駆動回路は、消去動作時に前記半導体基板の前記第1領域に負電圧を印加し、前記第2半導体領域に正電圧を印加し、前記導電体層に負電圧を印加することを特徴とする不揮発性半導体記憶装置。 - 前記半導体基板の前記第1領域と前記第2領域とが電気的に分離され、前記駆動回路が前記第2領域に接続されていることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記第1領域と前記第2領域との間の前記半導体基板中に、前記第1領域および前記第2領域とは異なる導電型の第3領域を有することを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記半導体基板の前記第2領域に負電圧印加回路が接続されていることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記消去動作は、バンド間トンネル現象を利用したホットホール注入法によって行われることを特徴とする請求項12記載の不揮発性半導体記憶装置。
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