JP2009094204A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】第1容量絶縁膜を介して設けられた半導体基板の活性領域と、選択用nMISの選択ゲート電極と同一層の導体膜からなる下部電極CGcbとの間で第1容量部を構成し、電荷蓄積層を含む多層構造の絶縁膜と同一層の第2容量絶縁膜を介して設けられた下部電極CGcbと、メモリ用nMISのゲート電極と同一層の導体膜からなる上部電極MGctとの間で第2容量部を構成し、第1容量部と第2容量部とから積層型容量素子C1を構成し、下部電極CGcbの平面形状を、第1の間隔S1を設けて第1の幅W1の線状の導体膜が第1の方向に沿って複数本形成され、第2の間隔S2を設けて第2の幅W2の線状の導体膜が第1の方向と交差する第2の方向に沿って複数本形成された格子形状とする。
【選択図】図2
Description
2ad,2as,2b 半導体領域
3 シリサイド層
4 ゲート絶縁膜
5 半導体領域
6b,6t 絶縁膜
7 半導体領域
8 第1容量絶縁膜
8a ゲート絶縁膜
9 第2容量絶縁膜
10 開口部
11 第1導体膜
11a ゲート電極
12 第2導体膜
12a サイドウォール
13,14 半導体領域
15 サイドウォール
16 半導体領域
17 コバルトシリサイド層
18 層間絶縁膜
18a 窒化シリコン膜
18b 酸化シリコン膜
51 シリコン基板
52 第1容量絶縁膜
53 下部電極
54 第2容量絶縁膜
55 上部電極
C1,C2,C3,C4 積層型容量素子
CG 選択ゲート電極
CGcb 下部電極
CNT,CNTc コンタクトホール
CSL 電荷蓄積層
Drm ドレイン領域
GL 給電部
M1 第1層配線
MC1 メモリセル
MG メモリゲート電極
MGct 上部電極
NW 埋め込みnウェル
NW2 nウェル
PLG,PLGc プラグ
PW pウェル
Qnc 選択用nMIS
Qnm メモリ用nMIS
RP1,RP2 レジストパターン
SGI 素子分離部
S1 第1の間隔
S2 第2の間隔
SDn,SDp ソース・ドレイン領域
Srm ソース領域
W1 第1の幅
W2 第2の幅
Claims (29)
- 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルと、第3領域に電源回路用の容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第1領域に形成された第1絶縁膜と、前記第1絶縁膜を介して形成された前記第1電界効果トランジスタの第1ゲート電極と、前記第2領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第2絶縁膜と、前記第2絶縁膜を介して形成された前記第2電界効果トランジスタの第2ゲート電極と、前記第1ゲート電極と前記第2ゲート電極との間に形成された第3絶縁膜とを含み、
前記容量素子は、前記第3領域に形成された前記半導体基板の素子分離部に囲まれた活性領域と、前記半導体基板の素子分離部に囲まれた前記活性領域上に第1容量絶縁膜を介して設けられた下部電極との間で形成された第1容量部と、前記下部電極と、前記下部電極上に第2容量絶縁膜を介して設けられた上部電極との間で形成された第2容量部とを含み、
前記下部電極は前記第1電界効果トランジスタの第1ゲート電極と同一層の導体膜からなり、前記第2容量絶縁膜は前記第2絶縁膜と同一層の絶縁膜からなり、前記上部電極は前記第2電界効果トランジスタの第2ゲート電極と同一層の導体膜からなり、
前記下部電極の平面形状は、第1の間隔を設けて第1の幅の導体膜が第1の方向に沿って複数本形成され、第2の間隔を設けて第2の幅の導体膜が前記第1の方向と交差する第2の方向に沿って複数本形成された格子形状であることを特徴とする半導体装置。 - 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルと、第3領域に電源回路用の容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第1領域に形成された第1絶縁膜と、前記第1絶縁膜を介して形成された前記第1電界効果トランジスタの第1ゲート電極と、前記第2領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第2絶縁膜と、前記第2絶縁膜を介して形成された前記第2電界効果トランジスタの第2ゲート電極と、前記第1ゲート電極と前記第2ゲート電極との間に形成された第3絶縁膜とを含み、
前記容量素子は、前記第3領域に形成された前記半導体基板の素子分離部に囲まれた活性領域と、前記半導体基板の素子分離部に囲まれた前記活性領域上に第1容量絶縁膜を介して設けられた下部電極との間で形成された第1容量部と、前記下部電極と、前記下部電極上に第2容量絶縁膜を介して設けられた上部電極との間で形成された第2容量部とを含み、
前記下部電極は前記第1電界効果トランジスタの第1ゲート電極と同一層の導体膜からなり、前記第2容量絶縁膜は前記第2絶縁膜と同一層の絶縁膜からなり、前記上部電極は前記第2電界効果トランジスタの第2ゲート電極と同一層の導体膜からなり、
前記下部電極の平面形状は、第1の間隔を設けて第1の幅の線状の導体膜が第1の方向に沿って複数本形成されたストライプ形状であることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、前記第1の幅は前記下部電極の厚さよりも小さく、前記第1の間隔は前記下部電極の厚さよりも小さいことを特徴とする半導体装置。
- 請求項1〜3のいずれか1項に記載の半導体装置において、前記第1容量絶縁膜は単層膜であり、前記第2容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置。
- 請求項1〜4のいずれか1項に記載の半導体装置において、前記第1容量絶縁膜は周辺回路を構成する電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜からなることを特徴とする半導体装置。
- 請求項1〜5のいずれか1項に記載の半導体装置において、前記第3絶縁膜は前記第2絶縁膜と同一層であることを特徴とする半導体装置。
- 請求項1〜6のいずれか1項に記載の半導体装置において、前記半導体基板の素子分離部で囲まれた給電部の活性領域に達するコンタクトホールと、前記上部電極の引き出し部に達するコンタクトホールとを介して、前記給電部の活性領域と前記上部電極の引き出し部とを配線で接続することにより、前記第1容量部と前記第2容量部とを並列に接続することを特徴とする半導体装置。
- 請求項1〜7のいずれか1項に記載の半導体装置において、前記上部電極に複数の開口部を形成し、前記複数の開口部の内側に形成されたコンタクトホールを介して、前記下部電極の上面に直接配線が接続されていることを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記複数の開口部の底部にはシリサイド層が形成されていることを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記複数の開口部は、前記下部電極の前記第1の方向と交差する第2の方向に沿って形成された線状の導体膜上に形成されていることを特徴とする半導体装置。
- 請求項10記載の半導体装置において、前記複数の開口部は、前記第1の方向に沿って1列に形成されていることを特徴とする半導体装置。
- 請求項10記載の半導体装置において、前記複数の開口部は、前記第1の方向に沿って互い違いに形成されていることを特徴とする半導体装置。
- 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルと、第3領域に電源回路用の容量素子とを形成する半導体装置の製造方法であって、
(a)前記半導体基板の主面に素子分離部を形成する工程と、
(b)前記第1領域の活性領域の表面に第1絶縁膜を形成し、前記第3領域の活性領域の表面に第1容量絶縁膜を形成する工程と、
(c)前記(b)工程の後、前記半導体基板の主面上に第1導体膜を堆積した後、前記第1導体膜を加工して、前記第1領域に前記第1絶縁膜を介して前記第1導体膜からなる前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第3領域に前記第1容量絶縁膜を介して前記第1導体膜からなる前記容量素子の下部電極を形成する工程と、
(d)前記(c)工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第2絶縁膜を堆積する工程と、
(e)前記(d)工程の後、前記半導体基板の主面上に第2導体膜を堆積した後、前記第2導体膜を加工して、前記第2領域に前記第2絶縁膜を介して前記第2導体膜からなる前記第2電界効果トランジスタの第2ゲート電極を形成し、前記第3領域の前記下部電極上に前記第2絶縁膜と同一層の絶縁膜からなる第2容量絶縁膜を介して前記第2導体膜からなる前記容量素子の上部電極を形成する工程とを有し、
前記(c)工程で前記第3領域に形成される前記容量素子の下部電極の平面形状が、第1の間隔を設けて第1の幅の線状の導体膜が第1の方向に沿って複数本形成され、第2の間隔を設けて第2の幅の線状の導体膜が前記第1の方向と交差する第2の方向に沿って複数本形成された格子形状であることを特徴とする半導体装置の製造方法。 - 半導体基板の主面の第1領域に第1電界効果トランジスタを含み、第2領域に前記第1電界効果トランジスタに隣接する第2電界効果トランジスタを含む不揮発性メモリセルと、第3領域に電源回路用の容量素子とを形成する半導体装置の製造方法であって、
(a)前記半導体基板の主面に素子分離部を形成する工程と、
(b)前記第1領域の活性領域の表面に第1絶縁膜を形成し、前記第3領域の活性領域の表面に第1容量絶縁膜を形成する工程と、
(c)前記(b)工程の後、前記半導体基板の主面上に第1導体膜を堆積した後、前記第1導体膜を加工して、前記第1領域に前記第1絶縁膜を介して前記第1導体膜からなる前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第3領域に前記第1容量絶縁膜を介して前記第1導体膜からなる前記容量素子の下部電極を形成する工程と、
(d)前記(c)工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第2絶縁膜を堆積する工程と、
(e)前記(d)工程の後、前記半導体基板の主面上に第2導体膜を堆積した後、前記第2導体膜を加工して、前記第2領域に前記第2絶縁膜を介して前記第2導体膜からなる前記第2電界効果トランジスタの第2ゲート電極を形成し、前記第3領域の前記下部電極上に前記第2絶縁膜と同一層の絶縁膜からなる第2容量絶縁膜を介して前記第2導体膜からなる前記容量素子の上部電極を形成する工程とを有し、
前記(c)工程で前記第3領域に形成される前記容量素子の下部電極の平面形状が、第1の間隔を設けて第1の幅の導体膜が第1の方向に沿って複数本形成されたストライプ形状であることを特徴とする半導体装置の製造方法。 - 請求項13または14記載の半導体装置の製造方法において、前記第1の幅は前記下部電極の厚さよりも小さく形成され、前記第1の間隔は前記下部電極の厚さよりも小さく形成されることを特徴とする半導体装置の製造方法。
- 請求項13〜15のいずれか1項に記載の半導体装置の製造方法において、前記第1容量絶縁膜は単層膜であり、前記第2容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置の製造方法。
- 請求項13〜16のいずれか1項に記載の半導体装置の製造方法において、前記第1容量絶縁膜は周辺回路を構成する電界効果トランジスタのゲート絶縁膜と同一工程において形成されることを特徴とする半導体装置の製造方法。
- 請求項13〜17のいずれか1項に記載の半導体装置の製造方法において、前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極との間に、前記第2絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
- 請求項13〜18のいずれか1項に記載の半導体装置の製造方法において、前記(e)工程の後、さらに
(f)前記半導体基板の主面上に層間絶縁膜を形成する工程と、
(g)前記層間絶縁膜に、前記半導体基板の素子分離部に囲まれた給電部の活性領域に達する第1コンタクトホールと、前記上部電極の引き出し部に達する第2コンタクトホールと、前記下部電極の引き出し部に達する第3コンタクトホールとを形成し、前記第1、第2および第3コンタクトホールの内部にプラグを形成する工程と、
(h)前記第1、第2および第3コンタクトホールの内部のプラグにそれぞれ接続する配線を形成する工程とを有し、
前記給電部の活性領域に達する前記第1コンタクトホールの内部に形成されたプラグと、前記上部電極の引き出し部に達する前記第2コンタクトホールの内部に形成されたプラグとを前記配線により接続することを特徴とする半導体装置の製造方法。 - 請求項13〜18のいずれか1項に記載の半導体装置の製造方法において、
前記(e)工程において、前記上部電極に複数の開口部を形成し、
前記(e)工程の後、さらに、
(f)前記半導体基板の主面上に層間絶縁膜を形成する工程と、
(g)前記層間絶縁膜に、前記半導体基板の素子分離部に囲まれた給電部の活性領域に達する第1コンタクトホールと、前記上部電極の引き出し部に達する第2コンタクトホールと、前記下部電極の引き出し部に達する第3コンタクトホールと、前記複数の開口部の内側に前記下部電極の上面に達する第4コンタクトホールとを形成し、前記第1、第2、第3および第4コンタクトホールの内部にプラグを形成する工程と、
(h)前記第1、第2、第3および第4コンタクトホールの内部のプラグにそれぞれ接続する配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、前記複数の開口部は、前記下部電極の前記第1の方向と交差する第2の方向に沿って形成された線状の導体膜上に形成されることを特徴とする半導体装置の製造方法。
- 請求項21記載の半導体装置の製造方法において、前記複数の開口部は、前記第1の方向に沿って1列に形成されることを特徴とする半導体装置の製造方法。
- 請求項21記載の半導体装置の製造方法において、前記複数の開口部は、前記第1の方向に沿って互い違いに形成されることを特徴とする半導体装置の製造方法。
- 請求項20記載の半導体装置の製造方法おいて、前記(e)工程の後、さらに、
(f)前記上部電極の露出した表面および前記下部電極の露出した表面にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 半導体基板に形成され、かつ、前記半導体基板の活性領域を区画する素子分離部と、前記半導体基板上に形成された容量素子とを有する半導体装置であって、
前記容量素子は、前記活性領域に形成され、かつ、前記容量素子の第1電極を構成するウェルと、前記ウェル上に形成された第1容量絶縁膜と、前記第1容量絶縁膜上に形成された第2電極と、前記第2電極上に形成された第2容量絶縁膜と、前記第2容量絶縁膜上に形成された第3電極とを有し、
前記第2電極には、第1の方向において第1の幅を有する複数の溝が形成されており、
前記複数の溝の内部には、前記第2容量絶縁膜の一部および前記第3電極の一部が埋め込まれており、
前記複数の溝の深さは、前記第1の方向における前記複数の溝の間隔よりも大きいことを特徴とする半導体装置。 - 請求項25記載の半導体装置において、前記複数の溝の深さは、前記溝の第1の幅よりも大きいことを特徴とする半導体装置。
- 請求項25記載の半導体装置において、前記複数の溝は、前記第1の方向と交差する第2の方向において第2の幅を有し、前記第2電極の平面形状は格子形状であることを特徴とする半導体装置。
- 請求項25記載の半導体装置において、前記第3電極には、前記第2電極と接続する複数の開口部が形成されており、前記第2電極は、前記複数の開口部の内側に形成されたコンタクトホールを介して、前記第2電極の上面に配線が接続されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、前記複数の開口部の底面における前記第2電極の表面には、シリサイド層が形成されていることを特徴とする半導体装置。
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