JP2011204756A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の製造プロセスを大幅に変更することなく、電極間のショートを避けることができる、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供するものである。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第1の絶縁膜を有し、且つ、第1の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、半導体基板上に形成された、第1の絶縁膜と厚さが異なる第2の絶縁膜を有し、且つ、第2の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、半導体基板に埋め込まれた状態に形成された、周辺回路領域とセルアレイ領域とを分離する、上面が面一に構成された、第1の素子分離絶縁膜と、これらの上部に全体的に形成された層間絶縁膜と、を備える。
【選択図】図4
Description
本発明は、不揮発性半導体記憶装置に関するものである。
NAND型フラッシュメモリは、浮遊ゲート、制御ゲートで構成される積層ゲート構造を有する複数のメモリセルトランジスタを備える。
詳細には、各セルアレイは、互いが接続された複数のメモリセルトランジスタと、接続された複数のメモリセルトランジスタの両端に配置される選択ゲートトランジスタとを有するNANDストリングを備える。さらに、このような複数のNANDストリングが、NAND型フラッシュメモリの有するセルアレイ領域に、行方向に沿って所定の間隔で配置されている。そして、行方向に隣り合う各セルアレイの間には、素子分離領域(以下、STI(Shallow Trench Isolation)領域と称する)が形成されている。このSTI領域には、トレンチ(分離溝)が形成され、トレンチには、素子分離絶縁膜が埋め込まれている。
また、NAND型フラッシュメモリにおいては、以上に説明したセルアレイ領域のほかに、周辺回路領域を備える。この周辺回路領域とセルアレイ領域との間には、STI領域が形成されている。このSTI領域は、各セルアレイの間に形成されたSTI領域と比べて、幅が広い(例えば、特許文献1、2参照)。
このSTI領域には、トレンチが形成され、トレンチには、素子分離絶縁膜が埋め込まれている。さらに、この素子分離絶縁膜の上に、層間絶縁膜が形成されている。
このSTI領域には、トレンチが形成され、トレンチには、素子分離絶縁膜が埋め込まれている。さらに、この素子分離絶縁膜の上に、層間絶縁膜が形成されている。
そして、このようなNAND型フラッシュメモリに対して、微細化が求められているため、メモリセルトランジスタや周辺トランジスタ等の間隔が、非常に狭いものとなってきている。
本発明は、不揮発性半導体記憶装置のゲート電極間のショートを避けることができる、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供するものである。
本発明の一態様にかかる不揮発性半導体記憶装置は、半導体基板上に形成された第1の絶縁膜を有し、且つ、前記第1の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、前記半導体基板上に形成された、前記第1の絶縁膜と厚さが異なる第2の絶縁膜を有し、且つ、前記第2の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、前記半導体基板に埋め込まれた状態に形成された、前記周辺回路領域と前記セルアレイ領域とを分離する、上面が面一に構成された、第1の素子分離絶縁膜と、これらの上部に全体的に形成された層間絶縁膜と、を備える。
本発明の他の一態様にかかる不揮発性半導体記憶装置の製造方法は、半導体基板上の周辺回路領域において、第1の絶縁膜と、ゲート電極と、を形成し、前記半導体基板上のセルアレイ領域において、第2の絶縁膜と、浮遊ゲート電極と、を形成し、エッチングを用いて、前記周辺回路領域と前記セルアレイ領域とに、素子分離溝を形成し、前記周辺回路領域と前記セルアレイ領域との間に、領域分離溝を形成し、前記素子分離溝と前記領域分離溝との内部に、素子分離絶縁膜を形成し、前記周辺回路領域を覆い、且つ、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜と前記領域分離溝中の素子分離絶縁膜とを露出するような保護マスクを形成し、前記保護マスクをエッチングマスクとして用いて、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜をエッチングするとともに、前記エッチングにより前記領域分離溝中の前記素子分離絶縁膜の上面を平坦状に加工し、前記周辺回路領域と、前記セルアレイ領域と、前記領域分離溝中の素子分離絶縁膜と、の上に、層間絶縁膜を堆積する、ことを備える。
本発明によれば、不揮発性半導体記憶装置のゲート電極間のショートを起こすことのない、不揮発性半導体記憶装置を得ることができる。
以下、図1から図4を参照して本発明の実施形態を説明する。この説明に際して、全図面にわたり共通する部分には、共通する符号を付す。
まず、本発明の実施形態を図1、図2及び図4を用いて、説明する。ここでは、NAND型フラッシュメモリを例に説明をするが、本発明は、NAND型フラッシュメモリに限定されるものではなく、他の半導体装置でも用いることができる。
図1は、本発明の実施形態にかかるNAND型フラッシュメモリのチップ全体のパターンレイアウトを示す平面図である。図1に示されるように、10はメモリチップ、11はセルアレイ領域、12はセンスアンプ部(周辺回路領域)、12aはロウデコーダ部(周辺回路領域)、12cは周辺回路部(周辺回路領域)である。セルアレイ領域11は、図1においては図示が省略されているが、複数の不揮発性メモリセルトランジスタが直列接続され、且つ、その両端には選択ゲートトランジスタが接続されている、複数のセルアレイが、行列状に配列されている。
図2は、図1中のチップの一部である10aにおける平面図である。図2に示されるように、半導体基板41の上面に、図2の上下方向に沿って、メモリセルトランジスタ素子領域21と、周辺トランジスタ素子領域22と、セルアレイ領域ダミー用素子領域23と、周辺回路領域ダミー用素子領域24と、が形成されている。さらに、隣接するメモリセルトランジスタ素子領域21の間には、各メモリセルトランジスタを分離するためのSTI領域25が形成されており、隣接する周辺トランジスタ素子領域24の間にも、各周辺トランジスタを分離するためのSTI領域25が形成されている。また、セルアレイ領域ダミー用素子領域23と、周辺回路ダミー用素子領域24との間には、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26が形成されている。そして、図2からもわかるように、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26の幅(図2における左右方向の幅)は、各メモリセルトランジスタを分離するためのSTI領域25と各周辺トランジスタを分離するためのSTI領域25とが有する幅(図2における左右方向の幅)に比べて、広いものとして形成されている。
図4は、図2中のA−A´線に沿って切断した場合の断面図である。図4に示されるように、セルアレイ領域11には、複数のメモリセルトランジスタ33が形成され、複数のメモリセルトランジスタ33の外側には、セルアレイ領域ダミー素子37が形成されている。さらに、隣り合うメモリセルトランジスタ33の間の各メモリセルトランジスタを分離するためのSTI領域25における半導体基板41に、メモリセルトランジスタ33を分離するための素子分離溝35が形成されている。また、周辺回路領域12には、複数の周辺トランジスタ34が形成され、複数の周辺トランジスタの外側には、周辺回路領域ダミー素子38が形成されている。さらに、隣り合う周辺トランジスタ34の間の各周辺トランジスタを分離するためのSTI領域25における半導体基板41に、周辺トランジスタを分離するための素子分離溝35が形成されている。
そして、セルアレイ領域11と周辺回路領域12との間には、言い換えると、セルアレイ領域ダミー素子37と周辺回路領域ダミー素子38との間のセルアレイ領域と周辺回路領域とを分離するためのSTI領域26には、素子分離溝35と比して幅(図4における左右方向の幅)の広い領域分離溝36が形成されている。この領域分離溝36は、半導体基板41に形成され、セルアレイ領域11と周辺回路領域12とを分離する。さらに、素子分離溝35及び領域分離溝36の内側の壁を覆うように、保護膜46が形成されている。保護膜46に覆われた素子分離溝35及び領域分離溝36を埋め込むように、素子分離絶縁膜47が形成されている。そして、領域分離溝36に埋め込まれた素子分離絶縁膜47の上面は、面一、すなわち、段差がなく平坦である。
さらに、セルアレイ領域11と、周辺回路領域12と、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26と、を覆うように、言い換えると、メモリセルトランジスタ33と、セルアレイ領域ダミー素子37と、周辺トランジスタ34と、周辺回路領域ダミー素子38と、素子分離溝35に埋め込まれた素子分離絶縁膜47と、領域分離溝36に埋め込まれた素子分離絶縁膜47と、を覆うように、層間絶縁膜48が形成されている。この層間絶縁膜48は、例えば、酸化シリコン膜である。
このように、領域分離溝36に埋め込まれた素子分離絶縁膜47の上面を平坦にし、素子分離絶縁膜47の上に形成される層間絶縁膜48を十分な厚さのものとすることによって、層間絶縁膜48中にボイド31が発生しても、ボイド31が、層間絶縁膜48上面近傍に存在することを避けることができる。さらに、電極膜形成工程において、ボイド31が層間絶縁膜48の上面に露出することはないため、ボイド31にゲート電極の材料(例えば、シリサイド形成のためのコバルト)が入り込むこともない。従って、ボイド31に入り込んだ材料が、ゲート電極の間を導通するパスとなって、ショートを起こすこともない。つまり、NAND型フラッシュメモリの製造における、歩留まりを向上させることができる。
次に、本実施形態に係るNAND型フラッシュメモリの製造方法を、比較例のNAND型フラッシュメモリの製造工程と比較しながら、簡単に説明する。
図3の(b1)から(b4)は、図2中のA−A´線に沿って切断した断面図に対応するものであって、本発明の実施形態にかかるNAND型フラッシュメモリの製造工程を示したものである。また、図3の(a1)から(a4)は、比較例のNAND型フラッシュメモリの製造工程の一部を示したものであり、本実施形態に係るNAND型フラッシュメモリの製造方法を示す図3の(b1)から(b4)に、対応するものである。
まず、図3(b1)に示されるように、半導体基板41の上のセルアレイ領域11の上に、トンネル絶縁膜42を形成し、半導体基板41の上の周辺回路領域12の上に、トンネル絶縁膜42よりも厚いゲート絶縁膜43を形成する。その上に、セルアレイ領域11においては浮遊ゲート電極となり、周辺回路領域12においては下層ゲート電極となる、多結晶シリコン膜を堆積する。さらに、セルアレイ領域11と周辺回路領域12と、これらの領域の間に、パターニングしてエッチングすることにより、素子分離溝35及び領域分離溝36を形成する。そして、素子分離溝35及び領域分離溝36の内側の壁を覆うように、保護膜46を形成し、続いて、素子分離溝35及び領域分離溝36を埋め込むように、素子分離絶縁膜47を形成する。
次いで、図3(b2)に示されるように、メモリセルトランジスタ33のカップリング比を上げるために、セルアレイ領域11の素子分離溝35内の素子分離絶縁膜47をエッチングして、素子分離絶縁膜47の上面を下げる。この際には、保護マスク50(例えば、フォトレジスト)を用いて、エッチングを行う。この保護マスク50は、周辺回路領域12を覆うことで、周辺回路領域12を保護するものであり、且つ、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26と、セルアレイ領域11と、を覆うことのないものである。一方、比較例のNAND型フラッシュメモリの製造工程においては、図3(a2)に示すように、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26の半分と、周辺回路領域12と、を覆う保護マスク50を用いて、セルアレイ領域11の素子分離溝35内の素子分離絶縁膜47をエッチングする。
従って、本実施形態においては、図3(b2)に示されるように、素子分離絶縁膜47の上面には、段差は形成されることなく、平坦なものとなる。一方、比較例の製造工程においては、図3(a2)に示されるように、領域分離溝36に埋め込まれた素子分離絶縁膜47の上面の半分はエッチングされ、素子分離絶縁膜47の上面に、段差が形成されることとなる。
次に、保護マスク50を除去する。続いて、ゲート間絶縁膜、制御ゲート電極及び上層ゲート電極となる多結晶シリコン膜、及び、キャップ窒化膜を形成して、メモリセルトランジスタの制御ゲート電極及び周辺トランジスタのゲート電極のパターニングを行う。続いて、セルアレイ領域11と、周辺回路領域12と、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26と、の上に、層間絶縁膜48を形成する。この際、図3(b3)に示されるように、層間絶縁膜48の上面近傍に、ボイド31は生じていない。従って、図3(b4)に示されるように、層間絶縁膜48の上面をエッチングした場合には、ボイド31は、層間絶縁膜48の上面に、露出することはない。一方、比較例の製造工程においては、図3(a3)に示されるように、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26のうち、周辺回路領域12側の領域では、素子分離絶縁膜47の上面の高さが、セルアレイ領域12側の領域と比べて高い。そのため、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26のうちの周辺回路領域12側の領域における層間絶縁膜48の中のボイド31は、層間絶縁膜48の上面近傍に存在することとなる。従って、図3(a4)に示されるように、層間絶縁膜48の上面をエッチングした場合には、ボイド31は、層間絶縁膜48の上面に、露出する。
さらに、ゲート電極上のキャップ窒化膜を除去し、層間絶縁膜48の上面の上に、コバルト膜を堆積し、続いて、アニールを行い、多結晶シリコン膜上に、コバルトシリサイドの電極膜を形成する。
以上に述べた本発明の実施形態によれば、セルアレイ領域と周辺回路領域とを分離するためのSTI領域26に形成された層間絶縁膜48において、ボイド31の上に十分な厚さの層間絶縁膜48を形成することができるため、ボイド31が層間絶縁膜48の上面近傍に存在することを避けることができる。従って、ボイド31が露出することもなくなるため、ショートの原因となるゲート電極の材料32がボイド31に入り込むこともなく、ショートが起きることを避けることができる。つまり、NAND型フラッシュメモリの製造における、歩留まりを向上させることができる。
さらに、保護マスク50の形状を変更することにより、行うことができることから、従来のNAND型フラッシュメモリの製造プロセスや製造装置を大幅に変更する必要がない。
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
10 メモリチップ
10a メモリチップの一部
11 セルアレイ領域
12 センスアンプ部(周辺回路領域)
12a ロウデコーダ部(周辺回路領域)
12c 周辺回路部(周辺回路領域)
21 メモリ素子領域
22 トランジスタ素子領域
23 セルアレイ領域ダミー素子領域
24 周辺回路領域ダミー素子領域
25 各メモリセルトランジスタを分離するためのSTI領域及び各周辺トランジスタを分離するためのSTI領域
26 セルアレイ領域と周辺回路領域とを分離するためのSTI領域
27 選択ゲート電極
28 ワード電極
31 ボイド
32 ゲート電極の材料
33 メモリセルトランジスタ
34 周辺トランジスタ
35 素子分離溝
36 領域分離溝
37 セルアレイ領域ダミー素子
38 周辺回路領域ダミー素子
41 半導体基板
42 トンネル絶縁膜
43 ゲート絶縁膜
46 保護膜
47 素子分離絶縁膜
48 層間絶縁膜
50 保護マスク
10a メモリチップの一部
11 セルアレイ領域
12 センスアンプ部(周辺回路領域)
12a ロウデコーダ部(周辺回路領域)
12c 周辺回路部(周辺回路領域)
21 メモリ素子領域
22 トランジスタ素子領域
23 セルアレイ領域ダミー素子領域
24 周辺回路領域ダミー素子領域
25 各メモリセルトランジスタを分離するためのSTI領域及び各周辺トランジスタを分離するためのSTI領域
26 セルアレイ領域と周辺回路領域とを分離するためのSTI領域
27 選択ゲート電極
28 ワード電極
31 ボイド
32 ゲート電極の材料
33 メモリセルトランジスタ
34 周辺トランジスタ
35 素子分離溝
36 領域分離溝
37 セルアレイ領域ダミー素子
38 周辺回路領域ダミー素子
41 半導体基板
42 トンネル絶縁膜
43 ゲート絶縁膜
46 保護膜
47 素子分離絶縁膜
48 層間絶縁膜
50 保護マスク
Claims (5)
- 半導体基板上に形成された第1の絶縁膜を有し、且つ、前記第1の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、
前記半導体基板上に形成された、前記第1の絶縁膜と厚さが異なる第2の絶縁膜を有し、且つ、前記第2の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、
前記半導体基板に埋め込まれた状態に形成された、前記周辺回路領域と前記セルアレイ領域とを分離する、上面が面一に構成された、第1の素子分離絶縁膜と、
これらの上部に全体的に形成された層間絶縁膜と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記周辺回路領域は、前記半導体基板に埋め込まれた状態に形成された、前記各周辺トランジスタを分離する複数の第2の素子分離絶縁膜を有し、
前記セルアレイ領域は、前記半導体基板に埋め込まれた状態に形成された、前記各メモリセルトランジスタを分離する複数の第3の素子分離絶縁膜を有する、
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1の素子分離絶縁膜は、前記第2の素子分離絶縁膜及び前記第3の素子分離絶縁膜と比して、幅が広い、ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 半導体基板上の周辺回路領域において、第1の絶縁膜と、ゲート電極と、を形成し、
前記半導体基板上のセルアレイ領域において、第2の絶縁膜と、浮遊ゲート電極と、を形成し、
エッチングを用いて、前記周辺回路領域と前記セルアレイ領域とに、素子分離溝を形成し、前記周辺回路領域と前記セルアレイ領域との間に、領域分離溝を形成し、
前記素子分離溝と前記領域分離溝との内部に、素子分離絶縁膜を形成し、
前記周辺回路領域を覆い、且つ、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜と前記領域分離溝中の素子分離絶縁膜とを露出するような保護マスクを形成し、
前記保護マスクをエッチングマスクとして用いて、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜をエッチングするとともに、前記エッチングにより前記領域分離溝中の前記素子分離絶縁膜の上面を平坦状に加工し、
前記周辺回路領域と、前記セルアレイ領域と、前記領域分離溝中の素子分離絶縁膜と、の上に、層間絶縁膜を堆積する、
ことを備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記領域分離溝を、前記素子分離溝と比して、幅が広いものとして、形成する、ことを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
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