JP2011193423A - コンパレータ回路、シミュレート方法 - Google Patents
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Abstract
【課題】レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路等を提供すること。
【解決手段】比較される入力電圧が印加される入力端子IN1,2と、入力端子から供給された電圧を電流に変換する電圧電流変換部A,Bと、電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータA,Bと、クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、バッファ回路の信号を外部に出力する1つ以上の出力端子Out1と、電圧変換部を動作させる一対の第一のスイッチM7,8と、クロスカップルインバータを動作させるための一対の第二のスイッチM11,12と、第一のスイッチのオンタイミングと異なるタイミングで第二のスイッチをオフにする遅延回路と、を有することを特徴とするコンパレータ回路を提供する。
【選択図】図3
【解決手段】比較される入力電圧が印加される入力端子IN1,2と、入力端子から供給された電圧を電流に変換する電圧電流変換部A,Bと、電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータA,Bと、クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、バッファ回路の信号を外部に出力する1つ以上の出力端子Out1と、電圧変換部を動作させる一対の第一のスイッチM7,8と、クロスカップルインバータを動作させるための一対の第二のスイッチM11,12と、第一のスイッチのオンタイミングと異なるタイミングで第二のスイッチをオフにする遅延回路と、を有することを特徴とするコンパレータ回路を提供する。
【選択図】図3
Description
アナログ/デジタル変換回路等に利用されるコンパレータ回路及びコンパレータ回路のシミュレート方法に関する。
スキャナーやコピー機等、画像形成装置の高精度化・小型化・低消費電力化が進んでいる。例えば、画像処理用のアナログ/デジタル変換回路にも同様の要求があり、アナログ/デジタル変換回路の内部回路であるコンパレータにも上記3つの項目を満たす回路が要求されている。
しかしながら、この3つの項目を同時に満たす回路を実現することは困難であるため、この内の1つ以上を満たす回路、例えば、高精度化に焦点をしぼり、容量素子を用いて入力オフセットを記憶させる回路が用いられることが多い。
図1は高精度化に焦点をしぼり、容量素子を用いて入力オフセットを記憶させるコンパレータ回路の一例を示す図である。スイッチ1〜4の開閉により、IN1,IN2にそれぞれ入力電圧が印加され、コンデンサにGNDを基準にした電圧が生じる。それぞれのコンデンサの電圧は増幅段(オペアンプ)により増幅され、ラッチ回路がそれらを比較し、比較結果に応じてHigh又はLowを出力する。容量素子に一度オフセット相当分の電荷を蓄積させておくことで、オフセットをキャンセルできるため、高精度なコンパレータ回路が得られる。
しかし、図1と同様の構成で4入力のコンパレータを作成する場合、回路素子の中では比較的大きな占有面積を占める容量素子や、多くのスイッチがさらに必要となるため小型化に向かないという不都合がある。この不都合を解消するため、実装面積の小さい容量素子を使えばkt/cノイズ(2つの容量素子にサンプリングされるノイズ)やクロックフィードスルー(制御クロック電圧がアナログスイッチを通して回路に生じさせる誤差)によるチャージインジェクションが増大し、高精度化が損なわれ、図1のような回路を使う意義がなくなってしまう。また容量素子に電荷を保存させるため、余分な時間が必要となる上、DC的な電流が流れ消費電流が増大するというデメリットもある。
図1のようなコンパレータに対する、小型化・低消費電力化に焦点をあてた回路が考案されている(例えば、特許文献1参照。)。図2は、特許文献1に開示されたコンパレータの図を示す。このコンパレータは、高精度化の要求が緩和されたパイプライン型のアナログ/デジタル変換回路にて用いられる。このような構成では容量素子を使わないため小型化が容易であり、またDC的な動作電流が流れないため消費電力を抑えることができる。
しかし、図2のような構成ではシミュレーション上では特に問題のないレベルの精度が得られるが、レイアウト上のミスマッチにおける寄生成分を反映させたポストレイアウトシミュレーションにおいて、精度の低下が確認されることが多いという問題がある。すなわち、図2におけるMOSトランジスタ48、46のゲート・ドレイン間にレイアウト上のミスマッチを含んだ寄生の容量が存在する場合、そこに瞬間的に電流が流れてしまい、本来VMD44とVDP42に流れる電流値と異なる電流値が流れてしまうことで精度を大きく落としてしまう。そのためプロセスやレイアウト次第で大きく精度が落ちてしまい、図2のようなコンパレータを採用することが困難になる場合がある。
本発明は、レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路及びシミュレート方法を提供することを目的とする。
本発明は、比較される入力電圧が印加される少なくとも2つの入力端子と、前記入力端子から供給された電圧を電流に変換する2つ以上の電圧電流変換部と、2つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータと、前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、前記電圧電流変換部を動作させる一対の第一のスイッチと、前記クロスカップルインバータを動作させるための一対の第二のスイッチと、前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、 を有することを特徴とする。
レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路及びシミュレート方法を提供することができる。
以下、本発明を実施するための形態について図面を参照しながら実施例を挙げて説明する。
図3は、本実施例のコンパレータ回路100の一例を示す図である。図3のコンパレータ回路100は、入力IN1とIN4に印加された電圧の比較結果、及び、入力IN2と入力IN3に印加された電圧の比較結果に応じて、Out1及びOut2にHigh又はLowを出力する比較器である。
概略を説明する。図3のコンパレータ回路100は、信号線Φ1の信号がHi状態になると、トランジスタM7,M8がオンになる。この結果、入力IN1がゲートに接続されたトランジスタM1と入力IN22がゲートに接続されたトランジスタM2とを有する電圧電流変換部T1を動作させる。また、同様に、入力IN3がゲートに接続されたトランジスタM3と入力IN4がゲートに接続されたトランジスタM4とを有する電圧電流変換部T2を動作させる。
また、信号線Φ1及びΦ2の信号がLow状態の場合に、トランジスタM11,M12がオンになるようトランジスタM11,M12が設計されている。したがって、トランジスタM11,M12のドレインとソースは電源電圧と動通している。このため、信号線Φ1及びΦ2の信号がLow状態の場合、トランジスタM13、M14,M15,M16のゲートには電源電圧が入力されている。
本実施例では、この信号線Φ1の信号を遅延回路21で遅延させ信号線Φ2に出力し、トランジスタM11,M12のゲートに接続している点に特徴の1つがある。信号線Φ2の信号がHigh状態になると、トランジスタM11,M12がオフになる。信号線Φ2がHigh状態となるタイミングを調整することで、寄生容量による精度低下を低減することができるようになる。
構成を説明する。出力端子Out1を介して接続されたトランジスタM13、M15のゲートには、トランジスタM11のドレイン及びトランジスタM7のドレインが接続されている。トランジスタM9のドレインと、トランジスタM5のドレインは、トランジスタM7を介して接続されている。トランジスタM7のゲートは、遅延回路21の入力側(信号線Φ1)と接続されている。また、トランジスタM5のソースは、入力トランジスタであるM1とM2のドレインと接続されている。そして、トランジスタM9のゲートとM5のゲートには、共通にトランジスタM12のドレインが接続されている。
ランジスタM14、M16のゲートには、トランジスタM12のドレイン及びトランジスタM8のドレインが接続されている。トランジスタM10のドレインと、トランジスタM6のドレインは、トランジスタM8を介して接続されている。トランジスタM8のゲートは、遅延回路21の入力側(信号線Φ1)と接続されている。また、トランジスタM6のソースは、入力トランジスタであるM3とM4のドレインと接続されている。そして、トランジスタM10のゲートとM6のゲートには、共通にトランジスタM11のドレインが接続されている。
なお、トランジスタM1〜M8、M15,M16はNMOS型のトランジスタであり、トランジスタM9〜M14はPMOS型のトランジスタである。すなわち、図3のコンパレータ回路100はNチャネル入力である。
また、NMOSのトランジスタM15とPMOSのトランジスタM13、及び、NMOSのトランジスタM16とPMOSのトランジスタM14は、バッファ回路を形成する。
バッファ回路は、出力が1つだけの場合と2つの場合とで動作が異なる。出力が2つの場合、出力端子Out1,2の両方に回路が接続されるので、2つのバッファ回路はそれぞれバッファとして動作する。出力が1つだけの場合、出力端子Out1にのみ回路が接続され、トランジスタM9、M10のドレイン側の負荷と、トランジスタM16、M14のドレイン側の負荷を等しくするため、トランジスタM16、M14を接続する。
トランジスタM9とM5を有するインバータAと、トランジスタM10とM6を有するインバータBは、クロスカップル接続されている。インバータA,Bは、信号線Φ1及びΦ2の信号がLowの状態で、定常状態である(インバータA、Bの入出力の電位は電源電圧となっている。)。
また、トランジスタM11とM12のゲートには、信号線Φ2が共通に接続されている。トランジスタM11とM12は、信号線Φ2の信号がLowの状態で、ソースとドレインが導通し、信号線Φ2の信号がHighの状態で、ソースとドレインが導通しなくなる。トランジスタM11とM12は、クロスカップル接続されたインバータA,Bを動作させるスイッチとなる。
これに対し、信号線Φ1の信号がLowの状態の場合、トランジスタM7、M8はオフであり、トランジスタM7,M8のドレイン・ソース間に電流は流れない。したがって、入力トランジスタM1,M2,M3、M4が仮にオンになっても、トランジスタM7,M8にはDC(直流)的な動作電流はほとんど流れない。
信号線Φ1の信号がHigh状態になった場合、トランジスタM7,M8がオンになり、電圧電流変換部T1,T2が動作可能となる。すなわち、電圧電流変換部T1,T2の出力がインバータA、Bに供給可能となる。
また、信号線Φ2の信号がHigh状態になった場合、トランジスタM11,M12がオフになる。この結果、トランジスタM5、M6のドレイン・ソース間に既に流れた電流に応じて、インバータA,Bは動作を開始し、M13,M14,M15,M16がオン・オフされる。
このように、本実施例のコンパレータ回路100は、クロスカップルインバータがコンパレータ動作する際、信号線Φ1の信号がHigh状態になり(=トランジスタM7、M8がオン)、信号線Φ2の信号がHigh状態になる(=トランジスタM11、M12がオフ)。
続いて、電圧電流変換部T1,T2について説明する。信号線Φ1、Φ2の信号がHigh状態になった場合、本実施例の入力トランジスタM1,M2,M3,M4は、3極管領域で動作する。3極間領域とは、ゲート・ソース間電圧にほぼ比例した電流が流れる領域(Vds < Vgs − Vthの領域)であり、非飽和領域とも呼ばれる。この3極間領域を利用することが、本実施例のコンパレータ回路100の特徴との1つとなる。
3極管領域のトランジスタM1〜M4のドレイン電流Idsは次式で近似的に表すことができると知られている。
ただし、ドレインIdsはNMOSのトランジスタM1〜M4に流れるドレイン電流、μ(ミュー)は電子の移動度、Coxは単位面積あたりのゲート容量、VgsはNMOSトランジスタのゲート・ソース間電圧、VthはNMOSの閾値電圧、VdsはNMOSトランジスタのドレイン・ソース間電圧、Wはゲート幅、Lはゲート長を意味する。
式(1)に示されるように、ドレイン電流Idsはドレイン・ソース間電圧Vdsの線形関数となる。このため、ドレイン・ソース間の抵抗を線形抵抗とみなすことができ、式(1)からこの抵抗Rを次式により表すことができる。
図4では、トランジスタM1とM2が、2つの抵抗R1、R2が並列に接続された回路に置き換えられ、トランジスタM3とM4が、2つの抵抗R3、R4が並列に接続された回路に置き換えられている。式(2)の関係を利用すると、抵抗R1とR2の合成抵抗R12、抵抗R3とR4の合成抵抗R34、をそれぞれ次式で現すことができる。なお、式(2)のVgsを、入力IN1〜4に印加される電圧IN1〜IN4で置き換えた。
さらに、「IN1−IN4」を「IN3−IN2」で表すため、L1、L2、L3、L4のサイズが等しいとみなし、W1=W4、W2=W3とする。これにより、式(5)を変形し、コンパレータの閾値は次式で現すことができる。なお、さらにW1=W2としてもよい。
この式(6)は、コンパレータ回路100の入力IN1とIN4の電圧の差と、W2/W1倍されたIN3とIN2の電圧の差が等しいことを表している。すなわち、式(6)の関係を満たす電圧を印加する場合、トランジスタM5とM6のソースに到達する電流値は同じとなることを表す。
ここで寄生容量の影響を説明する。上記のとおり、信号線Φ1の信号がHigh状態になると、トランジスタM7,M8がオンになり、入力端子に接続された4つのトランジスタM1、M2,M3,M4が動作を開始する。しかしながら、寄生容量の容量成分によって、トランジスタM5を流れる電流とトランジスタM6を流れる電流とでミスマッチ(不一致)が生じる。
すなわち、式(6)の関係を満たせば、トランジスタM5とM6のソースに到達する電流値は同じであるはずだが、寄生容量によりトランジスタM5とトランジスタM6を流れる電流が正確でなくなる。このことは、4つの入力IN1〜IN4に比較対象の電圧が印加された際の、比較の精度を低下させることを意味している。
そこで、本実施例では、遅延回路21により信号線Φ1の信号がHigh状態になってから、信号線Φ2の信号がHigh状態になるまでの時間を調整する。こうすることで、トランジスタM5又はM6に寄生容量があっても、トランジスタM5を流れる電流とトランジスタM6を流れる電流とでミスマッチを低減できる。
式(6)の関係を満たす電圧を4つの入力IN1〜IN4に与え、コンパレータ回路100をシミュレートした結果を説明する。説明のため、まず、信号線Φ1の信号と信号線Φ2の信号が同時にHigh状態となった場合を考える。
図5は、信号線Φ1とΦ2の信号が同タイミングでHigh状態となり、かつ、トランジスタM5のゲート・ドレイン間に寄生容量がない場合のシミュレーション結果の一例を示す図である。
図5の横軸は時間、縦軸は電流値であり、I1が図1のトランジスタM5に流れるドレイン電流を、I2がトランジスタM6に流れるドレイン電流をそれぞれ表す。寄生容量がないためトランジスタM5のドレイン電流とM6のドレイン電流に、ほとんど差がない。
図6は、信号線Φ1とΦ2の信号が同タイミングでHigh状態となり、かつ、トランジスタM5のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
寄生容量のあるトランジスタM5のドレイン電流は、寄生容量に流れる分、大きくなっていることが分かる。トランジスタM5とM6のドレイン電流の差は、時間と共に小さくなるものではなく、バランスがくずれた状態のままラッチされる。ミスマッチが生じたままクロスカップル接続されたインバータA、Bが動作を開始してしまうと、結局それがコンパレータ回路100の精度を落とす原因となってしまう。
そこで、本実施例のコンパレータ回路100は、信号線Φ1とΦ2の信号が、High状態となるタイミングをわずかにずらす。
図7は、信号線Φ1とΦ2の信号が異なるタイミングでHigh状態となり、かつ、トランジスタM5のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
信号線Φ1の信号がHigh状態になった瞬間も、信号線Φ2の信号がHigh状態でないため、クロスカップル接続されたインバータA,Bは動作していない。図7では、信号線Φ2の信号がHigh状態となるタイミングを、信号線Φ1に対しわずかに遅らせている。図7に示すように、信号線Φ2をHighにするタイミングを遅らせることによって、寄生容量によるミスマッチの影響を軽減できていることがわかる。
したがって、シミュレータにより、寄生容量を変えながら、ミスマッチの影響を軽減できる、信号線Φ2の信号をHigh状態とするタイミングを求めておくことができる。例えば、レイアウト上のミスマッチにより寄生成分を反映させたポストレイアウトシミュレーションにおいても、信号線Φ2の信号がHigh状態となる相対的なタイミングを調整することで、精度の低下が生じることがない。
また、より具体的に、例えばパイプライン型のアナログ/デジタル変換などで、「IN1-IN4」と「1/4(IN3-IN2)」を比較するコンパレータ回路100が必要な場合があるとすると、式(6)においてW2とW1の比を4:1とすればよい。
こうすることで、「INP-INM」と「1/4(VRT-VRB))の比較、又は、「INP-INM」と「-1/4(VRT-VRB)」の比較をすることができる、1.5bit動作可能なコンパレータ群を生成することができる。
以上のように、本実施例のコンパレータ回路100によれば、小型で低消費電力でありながら、レイアウト上の寄生成分を抽出したポストレイアウトシュミュレーションにおいて、精度のよいコンパレータ回路100を提供できる。
図8は、本実施例のコンパレータ回路100の回路図の一例を示す。図8において図4と同一部には同一の符号を付し、その説明は省略する。図8では、信号線Φ1によりオンにされるトランジスタM7,M8が、インバータA、Bの外部に配置されている。
インバータA,Bの動作は実施例1と同様である。すなわち、信号線Φ1がHigh状態となるだけではインバータA,Bは動作せず、信号線Φ2がHigh状態になることで、インバータA,Bが動作を開始する。
したがって、信号線Φ2をHighにするタイミングを遅らせることによって、トランジスタM5,M6の寄生容量によるミスマッチの影響を軽減できる。
実施例1では、Nch(チャネル)入力のコンパレータ回路100を図示した。これは、ホールの移動度は電子の移動度の1/2〜1/4のため、面積効率が良いためである。
しかしながら、入力のコモンレベルによってはPch入力の構成によってもコンパレータ回路100を同様に実装することができる。
図9は、Pch入力のコンパレータ回路100の構成図の一例を示す。図1と比較して、トランジスタM1〜M8、M15,M16がPMOS型のトランジスタに、トランジスタM9〜M14がNMOS型のトランジスタに、それぞれに置き換えられている。また、この結果、電流の向きも逆になっている。
M1〜M16 トランジスタ
A,B インバータ
Φ1,Φ2 信号線
IN1〜4 入力端子
Out1,2 出力端子
T1,T2 電圧電流変換部
21 遅延回路
A,B インバータ
Φ1,Φ2 信号線
IN1〜4 入力端子
Out1,2 出力端子
T1,T2 電圧電流変換部
21 遅延回路
Claims (6)
- 比較される入力電圧が印加される少なくとも2つの入力端子と、
前記入力端子から供給された電圧を電流に変換する2つ以上の電圧電流変換部と、
2つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータと、
前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、
前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、
前記電圧電流変換部を動作させる一対の第一のスイッチと、
前記クロスカップルインバータを動作させるための一対の第二のスイッチと、
前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、
を有することを特徴とするコンパレータ回路。 - 1つの前記電圧電流変換部は、
前記入力端子が接続されたゲートと、
GND又は電源電圧に接続されたソースと、を有する2つのトランジスタを有し、
2つのトランジスタのドレインが共通に前記クロスカップルインバータに接続されている、
ことを特徴とする請求項1記載のコンパレータ回路。 - 前記クロスカップルインバータは、
一方の前記電圧電流変換部の2つのトランジスタのドレインに共通に接続された第一のインバータと、
他方の前記電圧電流変換部の2つのトランジスタのドレインに共通に接続された第二のインバータと、を有し、
前記第一のインバータの出力が、前記第二のインバータの入力に、
前記第二のインバータの出力が、前記第一のインバータの入力に、なるように前記第一のインバータと前記第二のインバータが接続され、
前記第一のインバータが有するNMOSトランジスタのドレインとPMOSトランジスタのドレインの間に、前記第一のスイッチが、
前記第二のインバータが有するNMOSトランジスタのドレインとPMOSトランジスタのドレインの間に、前記第一のスイッチが、それぞれ接続され、
前記第一のスイッチはそれぞれ、前記電圧電流変換部が動作する際に導通される、
ことを特徴とする請求項1又は2記載のコンパレータ回路。 - 一対の前記第二のスイッチの一方は、
前記第一のインバータが有するトランジスタのゲートに入力され、
一対の前記第二のスイッチの他方は、
前記第二のインバータが有するトランジスタのゲートに入力され、
前記第二のスイッチのそれぞれは、前記クロスカップルインバータがコンパレータ動作する際に導通されない、
ことを特徴とする請求項3記載のコンパレータ回路。 - 前記バッファ回路の両方に前記出力端子が設けられ、2つの前記出力端子にそれぞれ被接続回路が接続された場合、一対の前記バッファ回路はバッファとして動作し、
前記バッファ回路の一方にのみ前記出力端子が設けられ、1つの前記出力端子に被接続回路が接続された場合、被接続回路が接続された前記バッファ回路はバッファとして動作し、前記出力端子が設けられていない前記バッファ回路は負荷として動作する、
ことを特徴とする請求項3又は4記載のコンパレータ回路。 - 比較される入力電圧が印加される少なくとも2つの入力端子と、
前記入力端子から供給された電圧を電流に変換する2つ以上の電圧電流変換部と、
2つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータと、
前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、
前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、
前記電圧電流変換部を動作させる一対の第一のスイッチと、
前記クロスカップルインバータを動作させるための一対の第二のスイッチと、
前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、を有するコンパレータ回路のシミュレート方法であって、
前記電圧電流変換部が変換した一対の電流の値が略等しくなるよう、前記遅延回路の遅延時間を決定する、
ことを特徴とするシミュレート方法。
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WO2020194116A1 (ja) * | 2019-03-26 | 2020-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置、電池パック、および電子機器 |
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