JP2011186731A - 電子回路、その制御方法及び画像形成装置 - Google Patents

Abstract

【課題】内部メモリを有する電子回路において、待機状態での動作要求時の処理効率および省電力化の向上を図れる電子回路を提供する。
【解決手段】電子回路３１は、通常モードにおいて外部メモリ３４とアクセス可能な制御部４１と、外部メモリより消費電力の少ない内部メモリ４４と、ネットワークＩ／Ｆ６７と、省電力モードにおいて、ネットワークＩ／Ｆ６７から内部メモリ４４へのアクセスを可能とする第２アクセス経路Ｇ２，Ｆ２と、経路切替部６５とを含む。経路切替部６５は、通常モードから省電力モードへの切替時に、制御部４１の制御に応じて、外部メモリ３４への第１アクセス経路Ｇ１を第２アクセス経路Ｇ２，Ｆ２に切替えることによって、通常モードにおいて外部メモリ用のアドレスがマッピングされていたアドレス空間を、内部メモリ用のアドレス空間に切替る。
【選択図】図２

Description

本発明は電子回路、該電子回路の制御方法、及び該電子回路を備えた画像形成装置に関し、詳しくは、内部メモリを有する電子回路の待機状態における省電力化と処理効率の向上とを図る技術に関する。

従来、電子回路の待機状態における消費電力を低減させる技術として、例えば、特許文献１に、待機状態に移行する場合に、電子回路に接続される外部メモリに記憶されているデータを電子回路の内部メモリに退避させ、消費電力の削減と処理効率の向上とを図る技術が開示されている。

特開２００７−０１１４４９号公報

しかしながら、特許文献１では、上記のように状態を移行させる場合、所定量の消費電力の削減を行なえるものの、待機状態（省電力モード）において、さらなる省電力の余地も残されている。また、待機状態においても外部ネットワークからの要求を受けて動作する必要性が求められており、その際の処理効率の向上を図ることも所望されていた。

本発明は、内部メモリを有する電子回路において、待機状態での動作要求時の処理効率および省電力化の向上を図る技術を提供するものである。

第１の発明に係る電子回路は、通常モードと、前記通常モードより電力消費の少ない省電力モードとにおいて動作する電子回路であって、前記通常モードにおいて外部メモリとアクセス可能な制御部と、前記通常モードおよび前記省電力モードにおいて前記制御部によってアクセスされる、前記外部メモリより消費電力の少ない内部メモリと、外部ネットワークに接続されるネットワークＩ／Ｆと、前記通常モードにおいて、前記ネットワークＩ／Ｆから前記外部メモリへのアクセスを可能とする第１アクセス経路と、前記省電力モードにおいて、前記ネットワークＩ／Ｆから前記内部メモリへのアクセスを可能とする第２アクセス経路と、前記通常モードから前記省電力モードへの切替時に、前記制御部の制御に応じて、前記第１アクセス経路を前記第２アクセス経路に切替えることによって、前記通常モードにおいて前記外部メモリ用のアドレスがマッピングされていたアドレス空間を、前記内部メモリ用のアドレス空間に切替る経路切替部とを備える。

本構成によれば、省電力モードにおいて、ネットワークからネットワークＩ／Ｆ（インターフェイス）を介して外部メモリに替えて、外部メモリより消費電力の少ない内部メモリにアクセスすることができる。その際、外部メモリ用のアドレスマップ領域（論理アドレス空間）に内部メモリ用のアドレス空間（論理アドレス空間）が配置されるため、ネットワークＩ／ＦのＤＭＡアドレスを変更する必要がない。そのため、省電力モード（待機状態）でのネットワークからの内部メモリへのアクセス要求時（動作要求時）の処理効率および省電力化の向上を図ることができる。

第２の発明は、第１の発明の電子回路において、前記第１アクセス経路は、第１経路セレクタおよび外部メモリＩ／Ｆを含み、前記第２アクセス経路は、前記第１経路セレクタ、前記経路切替部、および第２経路セレクタを含み、前記第１経路セレクタは前記ネットワークＩ／Ｆに接続され、前記第２経路セレクタは前記内部メモリに接続され、前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記第１経路セレクタおよび前記第２経路セレクタの切替えを制御して、前記第１アクセス経路を前記第２アクセス経路に切替える。
本構成によれば、第１経路セレクタおよび第２経路セレクタを簡単な回路で構成することができる。

第３の発明は、第１または第２の発明の電子回路において、前記省電力モードにおいて、前記外部メモリＩ／Ｆへのクロック信号の供給が停止される。
本構成によれば、省電力モードにおいてネットワークＩ／Ｆを介して内部メモリにデータを受信する場合の消費電力の削減を確実に図ることができる。

第４の発明は、第１から第３の発明のいずれか一つの電子回路において、前記通常モードにおいて前記制御部が前記内部メモリにアクセスするための第３アクセス経路であって、内部メモリＩ／Ｆを含む第３アクセス経路と、前記省電力モードにおいて前記制御部が前記内部メモリにアクセスするための第４アクセス経路であって、前記内部メモリＩ／Ｆより消費電力の少ない低電力内部メモリＩ／Ｆを含む前記第４アクセス経路とをさらに備え、前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記制御部の制御に応じて、前記第３アクセス経路を前記第４アクセス経路に切替える。
本構成によれば、省電力モードにおいて、制御部が内部メモリにアクセスする際に、内部メモリＩ／Ｆより消費電力の少ない低電力内部メモリＩ／Ｆが使用されるため、より省電力化することができる。

第５の発明は、第４の発明の電子回路において、前記第４アクセス経路は、第３経路セレクタを含み、前記第３経路セレクタは、前記内部メモリＩ／Ｆ、前記低電力内部メモリＩ／Ｆおよび前記内部メモリに接続され、前記内部メモリと、前記内部メモリＩ／Ｆあるいは前記低電力内部メモリＩ／Ｆとの接続を選択し、前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記低電力内部メモリＩ／Ｆおよび前記第３経路セレクタを制御して、前記第３アクセス経路を前記第４アクセス経路に切替える。
本構成によれば、低電力内部メモリＩ／Ｆおよび第３経路セレクタを簡単な回路で構成することができる。

第６の発明は、第５の発明の電子回路において、前記第２経路セレクタと前記第３経路セレクタとが一個の経路セレクタによって構成される。
本構成によれば、電子回路の構成を簡略化できる。

第７の発明は、第４から第６の発明のいずれか一つの電子回路において、前記省電力モードにおいて、前記内部メモリＩ／Ｆへのクロック信号の供給が停止される。
本構成によれば、省電力モードにおいてさらなる消費電力の削減を図ることができる。

第８の発明は、第１から第７の発明のいずれか一つの電子回路において、前記制御部は、前記通常モードにおいて動作する第１制御部と、前記省電力モードにおいて動作する第２制御部とを含み、前記第１制御部は、前記通常モードから前記省電力モードへの切替時に、前記第２制御部用のプログラムを前記外部メモリから読み出し前記内部メモリに格納した後、前記第２制御部を起動し、その後、自身の動作を停止する。
本構成によれば、省電力モード時に、省電力モードの用途に適した第２制御部を使用することができ、さらに省電力化することができる。

第９の発明に係る画像形成装置は、被記録媒体に画像を形成する画像形成装置であって、請求項１から請求項８のいずれか一項に記載の電子回路と、前記電子回路の制御に基づいて、画像を形成する画像形成部とを備え、前記内部メモリＩ／Ｆは、画像データを処理するための画像処理用Ｉ／Ｆであり、前記内部メモリは、前記画像データが格納される画像処理用メモリである。
本構成によれば、省電力モードでのネットワークからの画像形成装置の画像処理用メモリへのアクセス要求時（動作要求時）の処理効率および、画像形成装置の省電力化の向上を図ることができる。

第１０の発明に係る電子回路の制御方法は、通常モードと、前記通常モードより電力消費の少ない省電力モードとにおいて動作する電子回路のモード切替えに係る制御方法であって、前記電子回路は、外部ネットワークに接続されるネットワークＩ／Ｆと外部メモリより消費電力の少ない内部メモリを含み、前記通常モードにおいて、第１アクセス経路を介して前記ネットワークＩ／Ｆから前記外部メモリにアクセスする工程と、前記通常モードから前記省電力モードへの切替時において、前記第１アクセス経路から、前記省電力モードにおいて前記ネットワークＩ／Ｆから前記内部メモリへのアクセスを可能とする第２アクセス経路に切替えることによって、前記通常モードにおいて前記外部メモリ用のアドレスがマッピングされていたアドレス空間を、前記内部メモリ用のアドレス空間に切替える第１経路切替工程とを含む。

本構成によれば、通常モードから省電力モードへの切替時に、外部メモリ用のアドレスマップ領域（アドレス空間）に内部メモリ用のアドレス空間が配置されるため、ネットワークＩ／ＦのＤＭＡアドレスを変更する必要がない。そのため、省電力モード（待機状態）でのネットワークからの内部メモリへのアクセス要求時（動作要求時）の処理効率および省電力化の向上を図ることができる。

第１１の発明は、第１０の発明の電子回路の制御方法において、前記電子回路は、前記通常モードにおいて動作する第１制御部と、前記省電力モードにおいて動作する第２制御部とを含み、前記通常モードから前記省電力モードへの切替時において、前記内部メモリＩ／Ｆを含む第３アクセス経路から、前記内部メモリＩ／Ｆより消費電力の少ない低電力内部メモリＩ／Ｆを含む第４アクセス経路に切替える経路切替工程と、前記第１制御部によって、前記第２制御部用のプログラムを前記外部メモリから読み出し、前記第４アクセス経路を介して該プログラムを前記内部メモリに格納する工程と、前記第１制御部によって、前記第２制御部を起動し、当該第１制御部の動作を停止する工程とをさらに含み、その後、前記第１経路切替工程が、前記第２制御部の制御に応じて実行される。
本構成によれば、省電力モード時に、省電力モードの用途に適した第２制御部を使用することができ、さらに省電力化することができる。

第１２の発明は、第１０または第１１の発明の電子回路の制御方法において、前記電子回路は、被記録媒体に画像を形成する画像形成装置に配置され、画像形成の制御に利用される電子回路であり、前記内部メモリＩ／Ｆは、画像データを処理するための画像処理用Ｉ／Ｆであり、前記内部メモリは、前記画像データが格納される画像処理用メモリである。
本構成によれば、省電力モードでのネットワークからの画像形成装置の画像処理用メモリへのアクセス要求時（動作要求時）の処理効率および、画像形成装置の省電力化の向上を図ることができる。

本発明によれば、内部メモリを有する電子回路において、待機状態での動作要求時の処理効率および省電力化の向上を図ることができる。

本発明の実施形態に係るプリンタの概略的な電気的構成を示すブロック図 プリンタの電子回路の概略的な電気的構成を示すブロック図 モード切替え時のメインおよびサブＣＰＵの動作を示すフローチャート モード変更に係るアドレスマップの変更を示す説明図 別の、モード変更に係るアドレスマップの変更を示す説明図

＜実施形態＞
本発明の一実施形態について図１から図４を参照して説明する。
１．印刷システムの電気的構成
図１は、コンピュータ１０と、プリンタ３０（画像形成装置の一例）とを含む印刷システムの電気的構成を示すブロック図である。

コンピュータ１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ハードディスクドライブ１４、キーボードやポインティングデバイス等を有する操作部１５、液晶ディスプレイ等を有する表示部１６、ＬＡＮ（ローカルエリアネットワーク）等のネットワーク２０に接続されるネットワークインターフェイス１７等を含む。ハードディスクドライブ１４には、ＯＳや、印刷用のデータを作成可能なアプリケーションソフト、プリンタ３０を制御するためのプリンタドライバなどの各種プログラムが記憶されている。

プリンタ３０は、ＡＳＩＣ（特定用途向け集積回路）３１、外部ＲＯＭ３２、汎用の外部ＬＳＩ３３、ＳＤＲＡＭ（同期ダイナミックＲＡＭ）３４、操作部３５、表示部３６、および画像形成部３７等を含む。ＡＳＩＣ３１はメインＣＰＵ４１、サブＣＰＵ４２およびネットワークインターフェイス（Ｉ／Ｆ）６７等を含む。外部ＲＯＭ３２はパラレルおよびシリアルＲＯＭを含む。

外部ＲＯＭ３２には、プリンタ３０の動作を制御するための各種プログラムが記録されており、通常、メインＣＰＵ４１は、外部ＲＯＭ（「外部メモリ」の一例）３２から読み出したプログラムに従って、その処理結果をＳＤＲＡＭ（「外部メモリ」の一例）３４やＡＳＩＣ内部の画像処理用ＳＲＡＭ４４（図２参照）に記憶させながら、プリンタ３０の動作を制御する。ネットワークＩ／Ｆ６７は、ネットワーク２０を介して外部のコンピュータ１０等に接続されており、相互のデータ通信が可能となっている。

プリンタ３０は、動作状態として、印刷処理等の通常動作を行う通常モード（ノーマルモード）と、通常動作を行わない省電力モードであるスリープモードとを有する。

操作部３５は、複数のボタンを備え、ユーザによって印刷開始の指示や動作モード指示などの各種の入力操作が可能である。表示部３６は、液晶ディスプレイやランプ等を備えており、各種の設定画面や動作状態等を表示することが可能である。画像形成部３７は、用紙等の被記録媒体の表裏両面に印刷を行う機能を備えている。

２．ＡＳＩＣ（電子回路）の構成
次に図２を参照して、ＡＳＩＣ３１の構成を説明する。図２は、ＡＳＩＣ３１の概略的な構成を示すブロック図である。

ＡＳＩＣ３１は、プリンタ３０の動作モードに応じて、通常モード（ノーマルモード）と、通常モードより電力消費の少ない省電力モード（スリープモード）とにおいて動作する。

ＡＳＩＣ３１は、図２に示されるように、メインＣＰＵ（ＣＰＵ０）４１、サブＣＰＵ（ＣＰＵ１）４２、外部デバイスアクセス設定レジスタ４３、および画像処理用ＳＲＡＭ（スタティックＲＡＭ；「内部メモリ」の一例）４４を含む。画像処理用ＳＲＡＭ４４は、通常モードにおいてはメインＣＰＵ４１によってアクセスされ、省電力モードにおいてはメインＣＰＵ４１あるいはサブＣＰＵ４２によってアクセスされ、ＳＤＲＡＭ３４（外部メモリ）よりも消費電力が少ない。

ＡＳＩＣ３１は、各種バス接続回路として、バスブリッジ５１，５２、低速度ＢＵＳアービタ５３、高速度ＢＵＳアービタ５４、および外部バス調停回路５５を含む。

また、ＡＳＩＣ３１は、各種インターフェイス（Ｉ／Ｆ）回路として、外部ＲＯＭ−Ｉ／Ｆ６１、外部ＬＳＩ−Ｉ／Ｆ６２、レジスタＩ／Ｆ６３、第１スリープＳＲＡＭ−Ｉ／Ｆ６４、第２スリープＳＲＡＭ−Ｉ／Ｆ６５、ＳＤＲＡＭ−Ｉ／Ｆ６６、およびネットワークＩ／Ｆ６７を含む。

また、ＡＳＩＣ３１は、各種セレクタ回路として、セレクタ７１、第１スリープＳＲＡＭセレクタ７２、および第２スリープＳＲＡＭセレクタ７３を含む。

さらに、ＡＳＩＣ３１は、画像処理ブロック８０を有し、画像処理ブロック８０は、画像処理メモリＩ／Ｆ８１および画像処理制御ブロック８２等を含む。

メインＣＰＵ（「制御部」および「第１制御部」の一例）４１は、通常モードにおいて外部ＲＯＭ３２およびＳＤＲＡＭ３４とアクセス可能である。また、メインＣＰＵ４１は、通常モードから省電力モードへの切替時に、サブＣＰＵ４２用のプログラムを外部メモリ、詳しくは、外部ＲＯＭ３２から読み出し、第１スリープＳＲＡＭ−Ｉ／Ｆ６４および第１スリープＳＲＡＭセレクタ７２（第４アクセス経路）を介して該プログラムを画像処理用ＳＲＡＭ４４に格納する。そして、メインＣＰＵ４１は、サブＣＰＵ４２を起動し、自身の動作を停止する。

サブＣＰＵ４２はメインＣＰＵ４１によって起動されると、画像処理用ＳＲＡＭ４４に格納された省電力モード中の制御プログラムを取り出し（フェッチし）、制御プログラムにしたがって省電力モード中の制御を行う。

２−１．アクセス経路の構成
第２スリープＳＲＡＭセレクタ（「第１経路セレクタ」の一例）７３およびＳＤＲＡＭ−Ｉ／Ｆ（「外部メモリＩ／Ｆ」の一例）６６によって第１アクセス経路が構成される。第１アクセス経路によって、通常モードにおいて、ネットワークＩ／Ｆ６７からＳＤＲＡＭ（外部メモリ）３４へのアクセスが可能とされる。

また、第２スリープＳＲＡＭセレクタ７３、第２スリープＳＲＡＭ−Ｉ／Ｆ６５、および第１スリープＳＲＡＭセレクタ（「第２経路セレクタ」および「第３経路セレクタ」の一例）７２によって第２アクセス経路が構成される。第２アクセス経路によって、省電力モードにおいて、ネットワークＩ／Ｆ６７から画像処理用ＳＲＡＭ（内部メモリ）４４へのアクセスが可能とされる。

本実施形態では、第２スリープＳＲＡＭ−Ｉ／Ｆ（「経路切替部」の一例）６５は、通常モードから省電力モードへの切替時に、サブＣＰＵ４２の制御に応じて、第１アクセス経路を第２アクセス経路に切替える。なお、メインＣＰＵ４１の制御に応じて、第１アクセス経路を第２アクセス経路に切替えるようにしてもよい。

また、レジスタＩ／Ｆ６３、画像処理メモリＩ／Ｆ（「内部メモリＩ／Ｆ」の一例）８１、および第１スリープＳＲＡＭセレクタ７２によって第３アクセス経路が構成される。通常モードにおいて、メインＣＰＵ４１は、第３アクセス経路を介して、画像処理用ＳＲＡＭ（内部メモリ）４４にアクセスする。

さらに、第１スリープＳＲＡＭ−Ｉ／Ｆ６４および第１スリープＳＲＡＭセレクタ７２によって第４アクセス経路が構成される。ここで、第１スリープＳＲＡＭ−Ｉ／Ｆ（「低電力内部メモリＩ／Ｆ」の一例）６４は、画像処理メモリＩ／Ｆ８１よりも消費電力が少ない。すなわち、画像処理メモリＩ／Ｆ８１は、画像データの処理に利用されるため、回路規模が大きい。一方、第１スリープＳＲＡＭ−Ｉ／Ｆ６４の回路規模は小さく、消費電力が少ない。

第１スリープＳＲＡＭセレクタ７２は、画像処理メモリＩ／Ｆ８１、第１スリープＳＲＡＭ−Ｉ／Ｆ６４および画像処理用ＳＲＡＭ４４に接続され、画像処理用ＳＲＡＭ４４と、画像処理メモリＩ／Ｆ８１あるいは第１スリープＳＲＡＭ−Ｉ／Ｆ６４との接続を選択する。

第４アクセス経路は、画像処理用ＳＲＡＭ４４にアクセスするために、通常モードから省電力モードへの切替時においては、メインＣＰＵ４１およびサブＣＰＵ４２によって使用され、省電力モードにおいては、サブＣＰＵ４２によって利用される。

なお、本実施形態では、第２スリープＳＲＡＭ−Ｉ／Ｆ（「経路切替部」の一例）６５は、通常モードから省電力モードへの切替時に、メインＣＰＵ４１の制御に応じて、第１スリープＳＲＡＭ−Ｉ／Ｆ６４および第１スリープＳＲＡＭセレクタ７２を制御して第３アクセス経路を第４アクセス経路に切替える（切替信号Ｓｋ２，Ｓｋ３）。また、省電力モードにおいては、ＳＤＲＡＭ−Ｉ／Ｆ６６および画像処理メモリＩ／Ｆ８１へのクロック信号の供給が停止される。
また、本実施形態では、ネットワークＩ／Ｆ６７からのＤＭＡアドレス（論理アドレス）のアドレスデコードは、例えば、高速度ＢＵＳアービタ５４によって行われる。その際、ネットワークＩ／Ｆ６７からのＤＭＡアドレスは、ＳＤＲＡＭ３４および画像処理用ＳＲＡＭ４４に対して、共通の物理アドレスとして第２スリープＳＲＡＭセレクタ７３に供給される。

３．モード切替時のＡＳＩＣの動作
次に、図３および図４を参照して、通常モード（ノーマルモード）から省電力モード（スリープモード）へのモード切替時のＡＳＩＣ３１の動作を説明する。図３は、モード切替時のメインＣＰＵ４１およびサブＣＰＵ４２の各処理を示すフローチャートであり、図４は、モード切替に係るＡＳＩＣ（ＣＰＵ）のメモリアドレスマップ（論理アドレスマップ）の遷移を示す説明図である。なお、図４のアドレスマップにおいて、通常モード時にＳＤＲＡＭ３４のアドレス空間（アドレス領域）とされるアドレス空間、すなわち、アドレス(0x2000_0000)以降のアドレス空間が、高速度ＢＵＳアービタ５４からアクセス可能な空間である。

プリンタ３０の電源がＯＮされると、メインＣＰＵ（ＣＰＵ０）４１がリセット解除（リセット）され（ステップＳ１００）、メインＣＰＵ４１は通常モードにおいて通常動作する（ステップＳ１０５）。通常動作は、所定時間、プリンタ３０に対する動作指令がされない等のスリープ状態突入条件が揃うまで（ステップＳ１１０：ＮＯ判定）継続される。

スリープ状態突入条件が揃うと（ステップＳ１１０：ＹＥＳ判定）、メインＣＰＵ４１は、画像処理メモリＩ／Ｆ８１から画像処理用ＳＲＡＭ４４へのアクセス経路（第３アクセス経路）を、第２スリープＳＲＡＭ−Ｉ／Ｆ６５および第１スリープＳＲＡＭセレクタ７２を制御して、ＯＦＦする（ステップＳ１１５）。すなわち、図４の（２）モード切替時（モード変更準備段階）の「レジスタＩＦ」に示されるように、通常モードにおいて「画像処理用ＳＲＡＭ」として使用されていた、メモリマップの領域が「未使用」とされる。

また、メインＣＰＵ４１は、画像処理ブロック８０を含め、スリープ状態において使用しない回路ブロックの動作を停止し（ステップＳ１２０）、第２スリープＳＲＡＭ−Ｉ／Ｆ６５の切替え動作を制御して、第１スリープＳＲＡＭ−Ｉ／Ｆ６４（第４アクセス経路）の動作を有効にする（ステップＳ１２５）。ここで、ステップＳ１１５およびステップＳ１２５が、「第２経路切替工程」に相当する。

そして、メインＣＰＵ４１は、サブＣＰＵ（ＣＰＵ１）４２用のプログラムを外部ＲＯＭ３２またはＳＤＲＡＭ３４から読み出す。次いで、メインＣＰＵ４１は、第１スリープＳＲＡＭ−Ｉ／Ｆ６４の経路（第４アクセス経路）を利用して、図４の（２）モード切替時の「画像処理用ＳＲＡＭ使用状況」に示されるように、画像処理用ＳＲＡＭ４４の所定の領域にサブＣＰＵ４２用のプログラムを格納する（ステップＳ１３０）。

次いで、メインＣＰＵ４１は、サブＣＰＵ４２をリセット解除し、サブＣＰＵ４２へのクロック供給を開始する（ステップＳ１３５）。すると、サブＣＰＵ４２は、クロック供給を受け動作を開始する。すなわち、サブＣＰＵ４２は、第１スリープＳＲＡＭ−Ｉ／Ｆ６４の経路（第４アクセス経路）を介して、画像処理用ＳＲＡＭ４４からプログラムの読み出し（フェッチ）を開始する（ステップＳ１４０）。

次いで、サブＣＰＵ４２は、所定の初期化動作を行うとともに（ステップＳ１４５）、初期化動作の終了等の正常動作開始に関するメッセージをメインＣＰＵ４１に送信する（ステップＳ１５０）。この段階で画像処理ブロック８０のクロックを停止することができる。

メインＣＰＵ４１は、サブＣＰＵ４２からのメッセージを受信すると（ステップＳ１５５）、自身へのクロックを停止させて、クロック停止の情報をサブＣＰＵ４２に通知するとともに、自身の動作を停止する（ステップＳ１６０，Ｓ１６５）。なお、停止中のメインＣＰＵ４１は、プリンタ３０に動作指示があると、割り込み信号で停止解除される。すなわち、通常モードに復帰する。

サブＣＰＵ４２は、メインＣＰＵ４１のクロック停止を確認すると（ステップＳ１７０：ＹＥＳ判定）、第２スリープＳＲＡＭ−Ｉ／Ｆ６５の切替え動作を制御して、第１アクセス経路を無効にするとともに、第２アクセス経路を有効にする（ステップＳ１７５：「第１経路切替工程」に相当）。すなわち、第２スリープＳＲＡＭセレクタ７３、第２スリープＳＲＡＭ−Ｉ／Ｆ６５、および第１スリープＳＲＡＭセレクタ７２によって構成される第２アクセス経路が有効にされ、省電力モードにおいて、ネットワークＩ／Ｆ（外部Ｉ／Ｆ）６７から画像処理用ＳＲＡＭ４４へのアクセスが可能とされる。

また、サブＣＰＵ４２は、画像処理ブロック８０とＳＤＲＡＭ−Ｉ／Ｆ６６へのクロック信号の供給を停止し、画像処理ブロック８０とＳＤＲＡＭ−Ｉ／Ｆ６６の動作を停止させる。

そして、省電力モードにおいてネットワークＩ／Ｆ６７からのデータ受信があった場合（ステップＳ１８０：ＹＥＳ判定）、サブＣＰＵ４２の制御に応じて、ネットワークＩ／Ｆ６７からの受信データが、第２スリープＳＲＡＭ−Ｉ／Ｆ６５の経路、すなわち第２アクセス経路を介して画像処理用ＳＲＡＭ４４の所定領域に書き込まれる（ステップＳ１８５）。この所定領域は、図４の（３）省電力モード時の「画像処理用ＳＲＡＭ使用状況」の「ＤＭＡエリア」に相当する。「ＤＭＡエリア」は、通常モード時にネットワークＩ／Ｆ６７が使用していたアドレス領域（物理アドレス領域）である。

このとき、サブＣＰＵ４２は、第２スリープＳＲＡＭ−Ｉ／Ｆ６５による経路切替えを制御して、通常モードにおいてＳＤＲＡＭ３４（外部メモリ）用のアドレスがマッピングされていたアドレス空間（論理アドレス領域）を、画像処理用ＳＲＡＭ４４（内部メモリ）用のアドレス空間に切替える。すなわち、例えば、図４の（３）省電力モード時の「メモリアドレスマップ」に示されるように、通常モードにおいてＳＤＲＡＭ３４用に割り当てられていたアドレス(0x2000_0000)以降のアドレス空間が、省電力モードにおいて、画像処理用ＳＲＡＭ４４用のアドレス空間に割り当て変更される。

そのため、省電力モードにおいて、ネットワークＩ／Ｆ６７からの受信データを画像処理用ＳＲＡＭ４４に書き込む際に、ネットワークＩ／ＦのＤＭＡアドレスを変更する必要がなく、その際の処理効率が向上される。

なお、図４に示されるように、図４の（１）通常モードにおいては、画像処理用ＳＲＡＭ４４内へは、メインＣＰＵ４１によって、例えば、アドレス(0x1C00_0000)のレジスタＩ／Ｆ６３用のアドレスからアクセス可能である。

また、図４の（２）モード切替時（モード変更準備段階）においては、画像処理用ＳＲＡＭ４４内へは、メインＣＰＵ４１あるいはサブＣＰＵ４２によって、例えば、アドレス(0x1900_0000)の画像処理用ＳＲＡＭ４４用のアドレスからアクセス可能である。

また、図４の（３）省電力モードにおいては、画像処理用ＳＲＡＭ４４内へは、サブＣＰＵ４２からは、例えば、アドレス(0x1900_0000)およびアドレス(0x2000_0000)の画像処理用ＳＲＡＭ４４用のアドレスからアクセス可能である。一方、ネットワークＩ／Ｆ６７からは、例えば、アドレス(0x2000_0000)の画像処理用ＳＲＡＭ４４用のアドレスからアクセス可能である。

３−１．ＡＳＩＣの経路切替え動作と各モードとの関係
次に、ＡＳＩＣ３１の経路切替え動作を、図４の（１）通常モード、（２）モード切替時、および（３）省電力モードと関連させて、説明する。
3-1-1.
画像処理が終了し、次の動作指令が所定時間なされないと、プリンタ３０はスリープモードの前にスタンバイモードに入る。スタンバイモードにおいて、メインＣＰＵ４１はレジスタＩ／Ｆ６３を介して第２スリープＳＲＡＭ−Ｉ／Ｆ６５内の設定レジスタに第１スリープＳＲＡＭセレクタ７２の回路が経路Ｆ１から画像処理用ＳＲＡＭ４４にアクセスする経路（第３アクセス経路）を遮断し、経路Ｆ２、Ｆ３から画像処理用ＳＲＡＭ４４にアクセスする経路を有効にする（切替信号Ｓｋ２）。このとき、図４の（１）通常モードから（２）モード切替時（モード変更準備段階）に切替る。

3-1-2.
メインＣＰＵ４１はサブＣＰＵ４２のプログラムを外部デバイス(ＳＤＲＡＭ３４または外部ＲＯＭ３２)から読み出し、低速度ＢＵＳアービタ５３と第１スリープＳＲＡＭ−Ｉ／Ｆ６４を介して画像処理用ＳＲＡＭ４４にサブＣＰＵ４２のプログラムを書き込む。このとき、図４の（２）モード切替時の状態のままである。

3-1-3.
次いで、サブＣＰＵ４２のプログラムのコピーが終了した場合、メインＣＰＵ４１はサブＣＰＵ４２を起動する。サブＣＰＵ４２は低速度ＢＵＳアービタ５３、第１スリープＳＲＡＭ−Ｉ／Ｆ６４を介して画像処理用ＳＲＡＭ４４からプログラムをフェッチする。このとき、図４の（２）モード切替時の状態のままである。

3-1-4.
サブＣＰＵ４２は、高速度ＢＵＳアービタ５４に接続されるＣＰＵ４１およびその他の回路からＳＤＲＡＭ３４へのアクセスが終了し、メインＣＰＵ４１がスリープモードに入ったことを確認する。その後、サブＣＰＵ４２は、第２スリープＳＲＡＭ−Ｉ／Ｆ６５内の設定レジスタを設定して、第２スリープＳＲＡＭセレクタ７３から経路Ｇ１への経路を遮断し、経路Ｇ２への経路を有効にする(切替信号Ｓｋ１)。このとき、図４の（２）モード切替時から（３）省電力モード（スリープモード）に切替る。

3-1-5.
それによって、ネットワークＩ／Ｆ６７は高速度ＢＵＳアービタ５４、第２スリープＳＲＡＭセレクタ７３、および第２スリープＳＲＡＭ−Ｉ／Ｆ６５を介して、すなわち、第２アクセス経路を介して画像処理用ＳＲＡＭ４４にデータを送信することができる。このとき、図４の（３）省電力モードの状態のままである。

ここで、スリープモード（省電力モード）時、画像処理用ＳＲＡＭ４４には経路Ｆ２および経路Ｆ３の２経路でアクセスするが、その調停は、第２スリープＳＲＡＭ−Ｉ／Ｆ６５で行っている。なお、本実施形態では、各種経路の切替えを行う経路切替部を第２スリープＳＲＡＭ−Ｉ／Ｆ６５によって構成しているが、これには限られない。また、第１スリープＳＲＡＭセレクタ７２によって、第２経路セレクタおよび第３経路セレクタを構成する例を示しているが、第２経路セレクタおよび第３経路セレクタを個別の経路セレクタによって構成するようにしてもよい。

ここで、画像処理用ＳＲＡＭ４４は同期式ＳＲＡＭであり、例えば、その動作クロックの１／２の周波数のクロック信号を生成する。そして、例えば、１／２分周クロック信号がロー（Ｌ）の場合は経路Ｆ２によって、ハイ（Ｈ）の場合は経路Ｆ３によって画像処理用ＳＲＡＭ４４にアクセスできるように第１スリープＳＲＡＭセレクタ７２が制御される。

この場合、第１、第２スリープＳＲＡＭセレクタ７２、７３は、単純な切替（スイッチ）なので、回路規模が小さくできる。また、スリープモード時も高速度ＢＵＳアービタ５４をそのまま調停回路として使用しているので、第２スリープＳＲＡＭ−Ｉ／Ｆ６５の回路規模も小さくできる。

４．実施形態の効果
本実施形態においては、省電力モードにおいて、ネットワーク２０からネットワークＩ／Ｆ６７を介して、ＳＤＲＡＭ（外部メモリ）３４より消費電力の少ない画像処理用ＳＲＡＭ（内部メモリ）４４にアクセスすることができる。また、省電力モードにおいて、簡易な回路構成（６５，７２，７３）による経路切替えによって、ＳＤＲＡＭ用のアドレスマップ領域（論理アドレス空間）に画像処理用ＳＲＡＭ用のアドレス空間（論理アドレス空間）が配置される。そのため、省電力モードにおいて、ネットワークＩ／Ｆ６７を介して画像処理用ＳＲＡＭ４４にアクセスする際に、ネットワークＩ／Ｆ６７のＤＭＡアドレスを変更する必要がない。したがって、省電力モード（待機状態）でのネットワーク２０からの画像処理用ＳＲＡＭ４４へのアクセス要求時の処理効率および省電力化の向上を図ることができる。

また、省電力モードにおいて、画像処理ブロック８０とＳＤＲＡＭ−Ｉ／Ｆ６６へのクロック信号の供給が停止されるため、より低消費電力化できる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記実施形態では、省電力モード時にサブＣＰＵ４２から画像処理用ＳＲＡＭ４４へアクセスする際、画像処理ブロック８０を介さずに第４アクセス経路を介してアクセスする例を示したがこれに限られない。サブＣＰＵ４２から画像処理用ＳＲＡＭ４４へアクセスする際、画像処理ブロック８０を介して、すなわち、従来の第３アクセス経路を介して画像処理用ＳＲＡＭ４４にアクセスするようにしてもよい。

この場合、第１スリープＳＲＡＭ−Ｉ／Ｆ６４は不要となる。この場合のアドレスマップを図５に示す。図５に示されるように、レジスタＩ／Ｆ６３に関するアドレス領域は変更されない。しかしながら、上記実施形態と同様に、通常モードにおいてＳＤＲＡＭ３４用に割り当てられていたアドレス(0x2000_0000)以降のアドレス空間が、省電力モードにおいて、画像処理用ＳＲＡＭ４４用のアドレス空間に変更される。したがって、この場合であっても、省電力モードにおいて、ネットワークＩ／Ｆ６７を介して画像処理用ＳＲＡＭ４４へアクセスする際、ネットワークＩ／Ｆ６７のＤＭＡアドレスを変更する必要がない。

（２）上記実施形態では、メインＣＰＵ４１およびサブＣＰＵ４２を設け、通常モード時にメインＣＰＵ４１を利用し、省電力モード時にサブＣＰＵ４２を利用する例を示したが、これに限られない。一個のＣＰＵ（制御部）を設け、通常モード時および省電力モード時において、一個のＣＰＵによって制御するようにしてもよい。すなわち、メインＣＰＵ４１およびサブＣＰＵ４２の動作を一個のＣＰＵによって行うようにしてもよい。

３０…プリンタ
３１…ＡＳＩＣ
４１…メインＣＰＵ
４２…サブＣＰＵ
４４…画像処理用ＳＲＡＭ
６４…第１スリープＳＲＡＭ−Ｉ／Ｆ
６５…第２スリープＳＲＡＭ−Ｉ／Ｆ
６７…ネットワークＩ／Ｆ
７２…第１スリープＳＲＡＭセレクタ
７３…第２スリープＳＲＡＭセレクタ

Claims (12)

1. 通常モードと、前記通常モードより電力消費の少ない省電力モードとにおいて動作する電子回路であって、
   前記通常モードにおいて外部メモリとアクセス可能な制御部と、
   前記通常モードおよび前記省電力モードにおいて前記制御部によってアクセスされる、前記外部メモリより消費電力の少ない内部メモリと、
   外部ネットワークに接続されるネットワークＩ／Ｆと、
   前記通常モードにおいて、前記ネットワークＩ／Ｆから前記外部メモリへのアクセスを可能とする第１アクセス経路と、
   前記省電力モードにおいて、前記ネットワークＩ／Ｆから前記内部メモリへのアクセスを可能とする第２アクセス経路と、
   前記通常モードから前記省電力モードへの切替時に、前記制御部の制御に応じて、前記第１アクセス経路を前記第２アクセス経路に切替えることによって、前記通常モードにおいて前記外部メモリ用のアドレスがマッピングされていたアドレス空間を、前記内部メモリ用のアドレス空間に切替る経路切替部と、
   を備えた電子回路。
2. 請求項１に記載の電子回路において、
   前記第１アクセス経路は、第１経路セレクタおよび外部メモリＩ／Ｆを含み、
   前記第２アクセス経路は、前記第１経路セレクタ、前記経路切替部、および第２経路セレクタを含み、
   前記第１経路セレクタは前記ネットワークＩ／Ｆに接続され、
   前記第２経路セレクタは前記内部メモリに接続され、
   前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記第１経路セレクタおよび前記第２経路セレクタの切替えを制御して、前記第１アクセス経路を前記第２アクセス経路に切替える、電子回路。
3. 請求項１または請求項２に記載の電子回路において、
   前記省電力モードにおいて、前記外部メモリＩ／Ｆへのクロック信号の供給が停止される、電子回路。
4. 請求項１から請求項３のいずれか一項に記載の電子回路において、
   前記通常モードにおいて前記制御部が前記内部メモリにアクセスするための第３アクセス経路であって、内部メモリＩ／Ｆを含む第３アクセス経路と、
   前記省電力モードにおいて前記制御部が前記内部メモリにアクセスするための第４アクセス経路であって、前記内部メモリＩ／Ｆより消費電力の少ない低電力内部メモリＩ／Ｆを含む前記第４アクセス経路と、をさらに備え、
   前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記制御部の制御に応じて、前記第３アクセス経路を前記第４アクセス経路に切替える、電子回路。
5. 請求項４に記載の電子回路において、
   前記第４アクセス経路は、第３経路セレクタを含み、
   前記第３経路セレクタは、前記内部メモリＩ／Ｆ、前記低電力内部メモリＩ／Ｆおよび前記内部メモリに接続され、前記内部メモリと、前記内部メモリＩ／Ｆあるいは前記低電力内部メモリＩ／Ｆとの接続を選択し、
   前記経路切替部は、前記通常モードから前記省電力モードへの切替時に、前記低電力内部メモリＩ／Ｆおよび前記第３経路セレクタを制御して、前記第３アクセス経路を前記第４アクセス経路に切替える、電子回路。
6. 請求項５に記載の電子回路において、
   前記第２経路セレクタと前記第３経路セレクタとが一個の経路セレクタによって構成される、電子回路。
7. 請求項４から請求項６のいずれか一項に記載の電子回路において、
   前記省電力モードにおいて、前記内部メモリＩ／Ｆへのクロック信号の供給が停止される、電子回路。
8. 請求項１から請求項７のいずれか一項に記載の電子回路において、
   前記制御部は、前記通常モードにおいて動作する第１制御部と、前記省電力モードにおいて動作する第２制御部とを含み、
   前記第１制御部は、前記通常モードから前記省電力モードへの切替時に、
   前記第２制御部用のプログラムを前記外部メモリから読み出し前記内部メモリに格納した後、前記第２制御部を起動し、その後、自身の動作を停止する、電子回路。
9. 被記録媒体に画像を形成する画像形成装置であって、
   請求項１から請求項８のいずれか一項に記載の電子回路と、
   前記電子回路の制御に基づいて、画像を形成する画像形成部とを備え、
   前記内部メモリＩ／Ｆは、画像データを処理するための画像処理用Ｉ／Ｆであり、
   前記内部メモリは、前記画像データが格納される画像処理用メモリである、画像形成装置。
10. 通常モードと、前記通常モードより電力消費の少ない省電力モードとにおいて動作する電子回路のモード切替えに係る制御方法であって、
    前記電子回路は、外部ネットワークに接続されるネットワークＩ／Ｆと外部メモリより消費電力の少ない内部メモリを含み、
    前記通常モードにおいて、第１アクセス経路を介して前記ネットワークＩ／Ｆから前記外部メモリにアクセスする工程と、
    前記通常モードから前記省電力モードへの切替時において、前記第１アクセス経路から、前記省電力モードにおいて前記ネットワークＩ／Ｆから前記内部メモリへのアクセスを可能とする第２アクセス経路に切替えることによって、前記通常モードにおいて前記外部メモリ用のアドレスがマッピングされていたアドレス空間を、前記内部メモリ用のアドレス空間に切替える第１経路切替工程と、
    を含む、電子回路の制御方法。
11. 請求項１０に記載の方法において、
    前記電子回路は、前記通常モードにおいて動作する第１制御部と、前記省電力モードにおいて動作する第２制御部とを含み、
    前記通常モードから前記省電力モードへの切替時において、
    内部メモリＩ／Ｆを含む第３アクセス経路から、前記内部メモリＩ／Ｆより消費電力の少ない低電力内部メモリＩ／Ｆを含む第４アクセス経路に切替える第２経路切替工程と、
    前記第１制御部によって、前記第２制御部用のプログラムを前記外部メモリから読み出し、前記第４アクセス経路を介して該プログラムを前記内部メモリに格納する工程と、
    前記第１制御部によって、前記第２制御部を起動し、当該第１制御部の動作を停止する工程と、
    をさらに含み、
    その後、前記第１経路切替工程が、前記第２制御部の制御に応じて実行される、電子回路の制御方法。
12. 請求項１０または請求項１１に記載の方法において、
    前記電子回路は、被記録媒体に画像を形成する画像形成装置に配置され、画像形成の制御に利用される電子回路であり、
    前記内部メモリＩ／Ｆは、画像データを処理するための画像処理用Ｉ／Ｆであり、
    前記内部メモリは、前記画像データが格納される画像処理用メモリである、
    電子回路の制御方法。

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