JP2011171916A - フリップフロップ回路およびラッチ回路 - Google Patents
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Abstract
【課題】 クロック信号のレベル変化に伴う消費電流を少なくすることのできるフリップフロップ回路およびラッチ回路を提供する。
【解決手段】 マスタラッチ1と、スレーブラッチ2と、を備えるフリップフロップ回路において、マスタラッチ1では、たすき掛け接続された2つのOR−NAND型複合ゲートの間で、クロック信号CKが入力されるPMOSトランジスタP15およびNMOSトランジスタN15を共有し、スレーブラッチ2では、たすき掛け接続された2つのAND−NOR型複合ゲートの間で、クロック信号CKが入力されるPMOSトランジスタP25およびNMOSトランジスタN25を共有する。
【選択図】 図1
【解決手段】 マスタラッチ1と、スレーブラッチ2と、を備えるフリップフロップ回路において、マスタラッチ1では、たすき掛け接続された2つのOR−NAND型複合ゲートの間で、クロック信号CKが入力されるPMOSトランジスタP15およびNMOSトランジスタN15を共有し、スレーブラッチ2では、たすき掛け接続された2つのAND−NOR型複合ゲートの間で、クロック信号CKが入力されるPMOSトランジスタP25およびNMOSトランジスタN25を共有する。
【選択図】 図1
Description
本発明は、フリップフロップ回路およびラッチ回路に関する。
フリップフロップ回路およびラッチ回路は、順序回路を構成する基本的な回路であるため、半導体集積回路の中で多数使用される。したがって、フリップフロップ回路あるいはラッチ回路を構成するためのゲート数を削減することができれば、半導体集積回路のゲート数削減に対する効果が大きい。半導体集積回路のゲート数を削減すると、半導体集積回路の消費電流を少なくすることができる。
そのため、従来、フリップフロップ回路を構成するマスタラッチとスレーブラッチの間で、それぞれのラッチを構成するフィードバック回路の一部を共有することにより、ゲート数を削減するようにしたフリップフロップ回路が提案されている(例えば、特許文献1参照。)。
ところで、CMOS型のフリップフロップ回路の動作時の消費電流は、回路を構成するMOSトランジスタのゲート容量とドレイン容量の充放電電流が主なものである。この充放電電流は、入力されるクロックの周波数と入力されるデータの変化率に依存する。
一般に、論理LSIでは、フリップフロップ回路へ入力されるデータがクロックサイクルごとに変化する割合は、10%から30%程度であることが多い。したがって、入力データの平均周波数は、クロックの周波数の5%から15%程度となる。すなわち、入力データの平均周波数は、クロックの周波数に比較して、一般的にかなり低い値となる。その結果、フリップフロップ回路の中の消費電流は、クロックが入力されるMOSトランジスタの充放電電流として消費される割合が多くなる。
したがって、フリップフロップ回路のゲート数を削減する場合、クロックが入力されるMOSトランジスタの数を削減する方が、データ系の回路のトランジスタを削減するよりも、消費電流削減効果が大きい。
この観点から上述の提案のフリップフロップ回路のゲート数削減手法を検証すると、データ系の回路のゲートを削減する手法であり、クロックが入力されるMOSトランジスタの数は削減されていない。したがって、上述の提案のフリップフロップ回路は、ゲート数の削減が、半導体集積回路全体の消費電流の削減に及ぼす効果が小さい、という問題があった。
そこで、本発明の目的は、クロック信号のレベル変化に伴う消費電流を少なくすることのできるフリップフロップ回路およびラッチ回路を提供することにある。
本発明の一態様によれば、データ信号およびクロック信号が入力される第1のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記マスタラッチの正転出力信号およびクロック信号が入力される第3のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第4のゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第3のゲート回路と前記第4のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするフリップフロップ回路が提供される。
また、本発明の別の一態様によれば、データ信号およびクロック信号が入力される第1のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記マスタラッチの正転出力信号およびクロック信号が入力される第3のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第4のゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第3のゲート回路と前記第4のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするフリップフロップ回路が提供される。
また、本発明のさらに別の一態様によれば、データ信号およびクロック信号が入力される第1のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続し、前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするラッチ回路が提供される。
また、本発明のさらに別の一態様によれば、データ信号およびクロック信号が入力される第1のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続し、前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有することを特徴とするラッチ回路が提供される。
本発明によれば、クロック信号のレベル変化に伴う消費電流を少なくすることができる。
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
図1は、本発明の実施例1に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図であり、ここでは、CMOS回路として構成したときの例を示す。図2は、その論理ゲートレベルの回路図である。
本実施例のフリップフロップ回路は、マスタラッチ1と、スレーブラッチ2とから構成されるD型フリップフロップ回路である。
マスタラッチ1は、並列接続されたPMOSトランジスタP11、P12と、並列接続されたPMOSトランジスタP13、P14と、PMOSトランジスタP12のソース端子とPMOSトランジスタP14のソース端子に共通に接続されたPMOSトランジスタP15と、PMOSトランジスタP12のドレイン端子に直列接続されたNMOSトランジスタN11、N12と、PMOSトランジスタP14のドレイン端子に直列接続されたNMOSトランジスタN13、N14と、NMOSトランジスタN12のドレイン端子とNMOSトランジスタN14のドレイン端子間に接続されたNMOSトランジスタN15と、を有する。
PMOSトランジスタP14のゲート端子とNMOSトランジスタN14のゲート端子へは、データ信号Dが入力され、PMOSトランジスタP12のゲート端子とNMOSトランジスタN12のゲート端子へは、データ信号DをインバータIV1により反転させた反転データ信号DNが入力される。
また、PMOSトランジスタP13のゲート端子とNMOSトランジスタN13のゲート端子へは、PMOSトランジスタP12のドレイン端子から出力される出力信号Aが入力され、PMOSトランジスタP11のゲート端子とNMOSトランジスタN11のゲート端子へは、PMOSトランジスタP14のドレイン端子から出力される出力信号Bが入力される。
また、PMOSトランジスタP15のゲート端子とNMOSトランジスタN15のゲート端子へは、クロック信号CKが入力される。
マスタラッチ1は、クロック信号CKが低レベルであるときに、データ信号Dの極性と同極性の出力信号Aおよび反対極性の出力信号Bを出力し、クロック信号CKが高レベルの間、出力信号Aおよび出力信号Bのレベルを保持する。
スレーブラッチ2は、直列接続されたPMOSトランジスタP21、P22と、直列接続されたPMOSトランジスタP23、P24と、PMOSトランジスタP21のドレイン端子とPMOSトランジスタP23のドレイン端子間に接続されたPMOSトランジスタP25と、PMOSトランジスタP22のドレイン端子に並列に接続されたNMOSトランジスタN21、N22と、PMOSトランジスタP24のドレイン端子に並列に接続されたNMOSトランジスタN23、N24と、NMOSトランジスタN21のソース端子とNMOSトランジスタN23のソース端子に共通に接続されたNMOSトランジスタN25と、を有する。
PMOSトランジスタP23のゲート端子とNMOSトランジスタN23のゲート端子へは、マスタラッチ1の出力信号Aが入力され、PMOSトランジスタP21のゲート端子とNMOSトランジスタN21のゲート端子へは、マスタラッチ1の出力信号Bが入力される。
また、PMOSトランジスタP24のゲート端子とNMOSトランジスタN24のゲート端子へは、PMOSトランジスタP22のドレイン端子から出力される出力信号Fが入力され、PMOSトランジスタP22のゲート端子とNMOSトランジスタN22のゲート端子へは、PMOSトランジスタP24のドレイン端子から出力される出力信号Eが入力される。
また、PMOSトランジスタP25のゲート端子とNMOSトランジスタN25のゲート端子へは、クロック信号CKが入力される。
スレーブラッチ2は、クロック信号CKの立ち上りに同期してマスタラッチ1の出力信号Aと同極性の出力信号Fおよび反対極性の出力信号Eを出力し、クロック信号CKが低レベルの間、出力信号Eおよび出力信号Fのレベルを保持する。
スレーブラッチ2の出力信号EをインバータINV2で反転させた信号が、フリップフロップの出力信号Qとして出力される。
本実施例のフリップフロップ回路を論理ゲート回路で表わすと、図2に示すように、マスタラッチ1は、OR−NAND型の複合ゲートOND11とOND12のたすき掛け回路で構成され、スレーブラッチ2は、AND−NOR型の複合ゲートANR21とANR22のたすき掛け回路で構成されている。
マスタラッチ1では、複合ゲートOND11のORゲートへ反転データ信号DNとクロック信号CKが入力され、複合ゲートOND12のORゲートへデータ信号Dとクロック信号CKが入力される。また、複合ゲートOND11の出力信号Aが複合ゲートOND12のNANDゲートへ入力され、複合ゲートOND12の出力信号Bが複合ゲートOND11のNANDゲートへ入力される。
スレーブラッチ2では、複合ゲートANR21のANDゲートへ複合ゲートOND11の出力信号Aとクロック信号CKが入力され、複合ゲートANR22のANDゲートへ複合ゲートOND12の出力信号Bとクロック信号CKが入力される。また、複合ゲートANR21の出力信号Eが複合ゲートANR22のNORゲートへ入力され、複合ゲートANR22の出力信号Fが複合ゲートANR21のNORゲートへ入力される。
一般的に、マスタラッチ1に用いているOR−NAND型の複合ゲートのたすき掛け構成のラッチ回路をCMOS回路として設計する場合、図3(a)に示すような回路構成をとる。
図3(a)に示す一般的なラッチ回路の構成の場合、複合ゲートANR21と複合ゲートANR22は、個々に、PMOSトランジスタとNMOSトランジスタを相補的に組み合わせて回路が形成される。
図3(a)の回路構成では、クロック信号CKは、複合ゲートANR21のPMOSトランジスタP15AおよびNMOSトランジスタN15Aと、複合ゲートANR22のPMOSトランジスタP15BおよびNMOSトランジスタN15Bへ入力される。
ここで、PMOSトランジスタP15AおよびPMOSトランジスタP15Bに着目する。PMOSトランジスタP15AおよびPMOSトランジスタP15Bは、クロック信号CKが低レベルであるときにともに導通し、PMOSトランジスタP15AはPMOSトランジスタP12へ高電位電圧VDDを供給し、PMOSトランジスタP15BはPMOSトランジスタP14へ高電位電圧VDDを供給する。
また、PMOSドランジスタP12とPMOSドランジスタP14には、それぞれ反転データ信号DNとデータ信号Dが入力される。そのため、PMOSドランジスタP12とPMOSドランジスタP14が、同時に導通することはない。
したがって、PMOSトランジスタP15AとPMOSトランジスタP15Bの機能を1つのPMOSトランジスタに集約することができる。
そこで、図3(b)に示すように、本実施例では、複合ゲートANR21と複合ゲートANR22でPMOSトランジスタP15を共有するようにする。クロック信号CKが低レベルであるとき、PMOSトランジスタP15は導通し、PMOSトランジスタP12およびPMOSトランジスタP14へ高電位電圧VDDを供給する。
同様に、NMOSトランジスタN15AおよびNMOSトランジスタN15Bの集約についても検討する。NMOSトランジスタN15AおよびNMOSトランジスタN15Bは、クロック信号CKが高レベルであるときにともに導通し、NMOSトランジスタN15AはNMOSトランジスタN11へ低電位電圧VSSを供給し、NMOSトランジスタN15BはNMOSトランジスタN13へ低電位電圧VSSを供給する。
ここで、NMOSトランジスタN12とNMOSトランジスタN14に着目すると、このNMOSトランジスタN12のゲート端子へは反転データ信号DNが入力され、NMOSトランジスタN14のゲート端子へはデータ信号Dが入力されている。反転データ信号DNとデータ信号Dは信号極性が反対であるので、NMOSトランジスタN12とNMOSトランジスタN14は、必ずいずれかが導通し、そのドレイン端子へ低電位電圧VSSを伝達する。
そこで、図3(b)に示すように、本実施例では、NMOSトランジスタN12のドレイン端子とNMOSトランジスタN14のドレイン端子とを接続するNMOSトランジスタN15を設け、NMOSトランジスタN15のゲート端子へクロック信号CKを入力するようにする。すなわち、複合ゲートANR21と複合ゲートANR22でNMOSトランジスタN15を共有するようにする。
クロック信号CKが高レベルであるときは、NMOSトランジスタN15が導通し、NMOSトランジスタN12あるいはNMOSトランジスタN14のいずれかを介して、NMOSトランジスタN11およびNMOSトランジスタN13のいずれへも、低電位電圧VSSを供給することができる。
同様に、スレーブラッチ2に用いているAND−NOR型の複合ゲートのたすき掛け構成のラッチ回路においても、一般的なCMOS回路の構成に対して、クロック信号CKが入力されているトランジスタの共有化を行うことができる。
図4に、AND−NOR型の複合ゲートのたすき掛け構成のラッチ回路におけるトランジスタの共有化の様子を示す。
この場合、図3のPMOSトランジスタ側で用いた手法をNMOSトランジスタ側の共有化に適用し、図3のNMOSトランジスタ側で用いた手法をPMOSトランジスタ側の共有化に適用する。
すなわち、図4(a)に示す一般的なラッチ回路の構成におけるPMOSトランジスタP25AおよびPMOSトランジスタP25Bに対して、図4(b)に示す本実施例のラッチ回路では、PMOSトランジスタP21のドレイン端子とPMOSトランジスタP23のドレイン端子とを接続するPMOSトランジスタP25を設ける。
クロック信号CKが低レベルであるときは、PMOSトランジスタP25が導通し、PMOSトランジスタP21あるいはPMOSトランジスタP23のいずれかを介して、PMOSトランジスタP22およびPMOSトランジスタP24のいずれへも、高電位電圧VDDを供給する。
また、図4(a)に示す一般的なラッチ回路の構成におけるNMOSトランジスタN25AおよびNMOSトランジスタN25Bに対して、図4(b)に示す本実施例のラッチ回路では、NMOSトランジスタN21のソース端子とNMOSトランジスタN23のソース端子に共通に接続されるNMOSトランジスタN25を設ける。
クロック信号CKが高レベルであるとき、NMOSトランジスタN25が導通し、NMOSトランジスタN21およびNMOSトランジスタN23へ低電位電圧VSSを供給する。
このような本実施例によれば、一般的な構成のラッチ回路に比べて、クロック信号が入力されるMOSトランジスタの数を少なくすることができる。これにより、本実施例のラッチ回路およびフリップフロップ回路では、クロック信号のレベルの変化によって消費される電流を少なくすることができる。
実施例1では、マスタラッチ1とスレーブラッチ2とで、異なるタイプの複合ゲートを使用した例を示した。これに対して、本実施例では、マスタラッチ1とスレーブラッチ2を同じタイプの複合ゲートで構成したフリップフロップ回路の例を示す。
図5は、本発明の実施例2に係るフリップフロップ回路の構成の例を示す論理ゲートレベルの回路図である。
本実施例では、マスタラッチ1Aとスレーブラッチ2をともに、AND−NOR型の複合ゲートで構成している。スレーブラッチ2は、実施例1と同じ構成であるので、ここではその詳細な説明を省略する。
マスタラッチ1Aは、たすき掛け接続されたAND−NOR型の複合ゲートANR11およびANR12と、複合ゲートANR12の出力に接続されたインバータIV11により構成される。
複合ゲートANR11のANDゲートへは、クロック信号CKと複合ゲートANR12の出力信号Aが入力され、複合ゲートANR11のNORゲートへは、データ信号Dが入力される。
複合ゲートANR12のANDゲートへは、クロック信号CKと、自身の出力信号Aの反転信号であるインバータIV11の出力信号Cが入力され、複合ゲートANR12のNORゲートへは、複合ゲートANR11の出力信号Bが入力される。
マスタラッチ1Aも、マスタラッチ1と同じく、クロック信号CKが低レベルであるときに、データ信号Dと反対極性の信号を出力信号Bとして出力し、データ信号Dの極性と同極性の信号を出力信号Aとして出力する。インバータIV11の出力信号Cは、出力信号Aの反転信号であるので、クロック信号CKが低レベルであるとき、データ信号Dと反対極性の信号を出力する。また、クロック信号CKが高レベルの間、出力信号A、出力信号Bおよび出力信号Cのレベルは保持される。
マスタラッチ1Aは、出力信号Aおよび出力信号Cをスレーブラッチ2へ出力する。
スレーブラッチ2では、マスタラッチ1Aの出力信号Aが複合ゲートANR21のANDゲートへ入力され、マスタラッチ1Aの出力信号Cが複合ゲートANR22のANDゲートへ入力される。
図6は、本実施例のフリップフロップ回路をCMOS回路として構成したときのトランジスタレベルの回路図である。
図6に示す回路では、マスタラッチ1Aは、複合ゲートANR11およびANR12が、PMOSトランジスタP111〜P115およびNMOSトランジスタN111〜N115で構成され、インバータIV11が、PMOSトランジスタP116およびNMOSトランジスタN116で構成されている。
複合ゲートANR11とANR12は、スレーブラッチ2と同様の回路構成をとり、PMOSトランジスタP115およびNMOSトランジスタN115を共有している。
PMOSトランジスタP115は、クロック信号CKが低レベルであるときに導通し、PMOSトランジスタP111あるいはPMOSトランジスタP113のいずれかを介して、PMOSトランジスタP112およびPMOSトランジスタP114のいずれへも、高電位電圧VDDを供給する。
一方、NMOSトランジスタN115は、クロック信号CKが高レベルであるときに導通し、NMOSトランジスタN111およびNMOSトランジスタN113へ低電位電圧VSSを供給する。
このような本実施例によれば、フリップフロップ回路のマスタラッチとスレーブラッチを同じタイプの複合ゲートを用いて構成することができる。また、それぞれのラッチ回路の複合ゲート間で、クロック信号が入力されるMOSトランジスタを共有することができ、クロック信号のレベルの変化によって消費される電流を少なくすることができる。
実施例2では、マスタラッチ1Aとスレーブラッチ2とを、同じタイプの複合ゲートで構成している。したがって、図6のトランジスタレベルの回路図からわかるように、マスタラッチ1Aとスレーブラッチ2とで、同じ回路構成で、かつ同じ機能を有する部分がある。そこで、本実施例では、マスタラッチとスレーブラッチとの間で回路の共有化を図ったフリップフロップ回路の例を示す。
図7は、本発明の実施例3に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図である。
本実施例のマスタラッチ1Bは、図6に示したマスタラッチ1Aの回路からPMOSトランジスタP111、P113、P115により構成された部分を削除し、削除した部分に、スレーブラッチ2のPMOSトランジスタP21、P23、P25により構成される回路を接続するようにしたものである。
すなわち、本実施例では、PMOSトランジスタP21、P23、P25により構成される回路が、スレーブラッチ2とマスタラッチ1Bで共有される。
図7に示すように、マスタラッチ1BのPMOSトランジスタP112のソース端子は、PMOSトランジスタP21のドレイン端子とPMOSトランジスタP25の一端の接続点に接続され、マスタラッチ1BのPMOSトランジスタP114のソース端子は、PMOSトランジスタP23のドレイン端子とPMOSトランジスタP25の他端の接続点に接続される。
この接続により、クロック信号CKが低レベルであるときは、PMOSトランジスタP25が導通し、スレーブラッチ2のPMOSトランジスタP22およびPMOSトランジスタP24への高電位電圧VDDの供給と同様、マスタラッチ1BのPMOSトランジスタP112およびPMOSトランジスタP114のいずれに対しても、PMOSトランジスタP21あるいはPMOSトランジスタP23のいずれかを介して、高電位電圧VDDが供給される。
このような本実施例によれば、マスタラッチとスレーブラッチで回路を共有することにより、クロック信号が入力されるMOSトランジスタの数をさらに少なくすることができる。これにより、クロック信号のレベルの変化によって消費される電流をさらに少なくすることができる。
実施例3では、PMOSトランジスタP21、P23、P25により構成される回路を、マスタラッチ1Bとスレーブラッチ2で共有する例を示した。回路を共有することにより、使用するトランジスタ数を少なくでき、消費電流も少なくできる。
ただし、回路を共有することにより、PMOSトランジスタP21、P23、P25により構成される回路の負荷が増大するという側面もある。特に、PMOSトランジスタP25は、パストランジスタとして動作するので、負荷が増大すると動作速度の低下が大きくなる。特に、低電圧動作ではその影響が大きい。
そこで、本実施例では、低電圧での性能低下を防止できるフリップフロップ回路の例を示す。
図8は、本発明の実施例4に係るフリップフロップ回路の構成の例を示すトランジスタレベルの回路図である。
本実施例のスレーブラッチ2Aは、図7に示したスレーブラッチ2のPMOSトランジスタP25の代わりに、それぞれソース端子へ高位電圧が供給されるPMOSトランジスタP25AおよびP25Bを設け、PMOSトランジスタP25Aのドレイン端子をPMOSトランジスタP22のソース端子へ接続し、PMOSトランジスタP25Bのドレイン端子をPMOSトランジスタP24のソース端子へ接続したものである。PMOSトランジスタP25AおよびP25Bのゲート端子へクロック信号CKが入力される。
本実施例では、このPMOSトランジスタP25AおよびP25Bがマスタラッチ1Bと共有され、PMOSトランジスタP25Aのドレイン端子がPMOSトランジスタP112のソース端子へ接続され、PMOSトランジスタP25Bのドレイン端子がPMOSトランジスタP114のソース端子へ接続される。
このような接続により、クロック信号CKが低レベルのとき、PMOSトランジスタP25Aが導通して、PMOSトランジスタP22およびPMOSトランジスタP112へ高位電圧が供給され、PMOSトランジスタP25Bが導通して、PMOSトランジスタP24およびPMOSトランジスタP114へ高位電圧が供給される。
すなわち、本実施例では、パストランジスタを介することなく、PMOSトランジスタP25AおよびP25Bが、ダイレクトに、PMOSトランジスタP22、P112、P24およびP114へ高位電圧を供給する。これにより、実施例3に比べてクロック信号CKが入力されるトランジスタの数は1個増えるが、低電圧動作における性能低下を防止することができる。
このような本実施例によれば、クロック信号のレベルの変化によって消費される電流の低減を図りながら、低電圧動作における性能低下も防止することができる。
なお、フリップフロップ回路およびラッチ回路に使用する複合ゲートの型は、上述の各実施例に示したものに限るものではない。例えば、実施例1のマスタラッチ1とスレーブラッチ2の構成を入れ替えて、マスタラッチ1をAND−NOR型複合ゲートで構成し、スレーブラッチ2をOR−NAND型複合ゲートで構成するようにしてもよい。
1、1A、1B マスタラッチ
2、2A スレーブラッチ
IV1、IV2、IV11 インバータ
OND11、OND12 OR−NAND型複合ゲート
ANR11、ANR12、ANR21、ANR22 AND−NOR型複合ゲート
P11〜P15、P15A、P15B、P21〜P25、P25A、P25B、
P111〜P116 PMOSトランジスタ
N11〜N15、N15A、N15B、N21〜N25、
N111〜N116 NMOSトランジスタ
2、2A スレーブラッチ
IV1、IV2、IV11 インバータ
OND11、OND12 OR−NAND型複合ゲート
ANR11、ANR12、ANR21、ANR22 AND−NOR型複合ゲート
P11〜P15、P15A、P15B、P21〜P25、P25A、P25B、
P111〜P116 PMOSトランジスタ
N11〜N15、N15A、N15B、N21〜N25、
N111〜N116 NMOSトランジスタ
Claims (5)
- データ信号およびクロック信号が入力される第1のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、
前記マスタラッチの正転出力信号および前記クロック信号が入力される第3のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第4のゲート回路とを、たすき掛け接続して構成されるスレーブラッチと
を備え、
前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第3のゲート回路と前記第4のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするフリップフロップ回路。 - データ信号およびクロック信号が入力される第1のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続して構成されるマスタラッチと、
前記マスタラッチの正転出力信号および前記クロック信号が入力される第3のゲート回路と、前記マスタラッチの反転出力信号および前記クロック信号が入力される第4のゲート回路とを、たすき掛け接続して構成されるスレーブラッチと
を備え、
前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有し、前記第3のゲート回路と前記第4のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするフリップフロップ回路。 - 前記第1のゲート回路乃至前記第4のゲート回路の論理ゲート構成が同一で、
前記マスタラッチと前記スレーブラッチとの間で、前記クロック信号が入力されるトランジスタをさらに共有する
ことを特徴とする請求項2に記載のフリップフロップ回路。 - データ信号およびクロック信号が入力される第1のゲート回路と、前記データ信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続し、
前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするラッチ回路。 - データ信号およびクロック信号が入力される第1のゲート回路と、自身の出力信号の反転信号および前記クロック信号が入力される第2のゲート回路とを、たすき掛け接続し、
前記第1のゲート回路と前記第2のゲート回路との間で、前記クロック信号が入力されるトランジスタを共有する
ことを特徴とするラッチ回路。
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