JP6302392B2 - ラッチ回路およびフリップフロップ回路 - Google Patents
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図1は、第1の実施形態のラッチ回路の構成の例を示す回路図である。
図5は、第2の実施形態のフリップフロップ回路の構成の例を示す回路図である。
11、12 ゲート回路
2 フリップフロップ回路
21 マスタラッチ
22 スレーブラッチ
P11〜P13、P21〜P22、P3 PMOSトランジスタ
N11〜N13、N21〜N23 NMOSトランジスタ
IV11〜IV13、IV21 インバータ
Claims (3)
- 第1のインバータと、第1の出力端子を有する第1のゲート回路と、第2の出力端子を有する第2のゲート回路と、第1のPMOSトランジスタとを備え、
前記第1のインバータは、入力されたデータ信号を反転させて出力し、
前記第1のゲート回路は、電源端子へソース端子が接続されゲート端子へ前記データ信号が入力される第2のPMOSトランジスタと、前記第2のPMOSトランジスタと前記第1の出力端子との間に接続され、ゲート端子へ前記第2の出力端子が接続される第3のPMOSトランジスタと、ドレイン端子が前記第1の出力端子に接続され、ゲート端子へ前記データ信号が入力される第1のNMOSトランジスタと、ドレイン端子が前記第1のNMOSトランジスタのソース端子に接続され、ソース端子が接地端子に接続され、ゲート端子へクロック信号が入力される第2のNMOSトランジスタと、ドレイン端子が前記第1の出力端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記第2の出力端子が接続される第3のNMOSトランジスタとを有し、
前記第2のゲート回路は、前記電源端子へソース端子が接続されゲート端子へ前記第1のインバータの出力信号が入力される第4のPMOSトランジスタと、前記第4のPMOSトランジスタと前記第2の出力端子との間に接続され、ゲート端子へ前記第1の出力端子が接続される第5のPMOSトランジスタとを有し、
前記第1のPMOSトランジスタは、前記第2のPMOSトランジスタのドレイン端子と前記第4のPMOSトランジスタのドレイン端子との間に接続され、ゲート端子へ前記クロック信号が入力されるものであって、
前記第1のインバータの出力信号を反転させる第2のインバータと、
前記第2のPMOSトランジスタと並列に接続され、ゲート端子へ前記第2のインバータの出力信号が入力される第6のPMOSトランジスタと
を備えることを特徴とするラッチ回路。 - 前記第2のゲート回路が、
ドレイン端子が前記第2の出力端子に接続され、ゲート端子へ前記第1のインバータの出力信号が入力される第4のNMOSトランジスタと、
ドレイン端子が前記第4のNMOSトランジスタのソース端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記クロック信号が入力される第5のNMOSトランジスタと、
ドレイン端子が前記第2の出力端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記第1の出力端子が接続される第6のNMOSトランジスタと
を備えることを特徴とする請求項1に記載のラッチ回路。 - 請求項1乃至2のいずれか1項に記載のラッチ回路をマスタラッチおよびスレーブラッチとして用いる
ことを特徴とするフリップフロップ回路。
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