JP6302392B2 - ラッチ回路およびフリップフロップ回路 - Google Patents

Description

本発明の実施形態は、ラッチ回路およびフリップフロップ回路に関する。

ラッチ回路の構成形態の１つとして、データ信号およびクロック信号が入力される第１のゲート回路と、データ信号の反転信号およびクロック信号が入力される第２のゲート回路とを有し、それぞれの出力を相手側の入力へたすき掛け接続する構成がある。このような構成のＣＭＯＳ型ラッチ回路の動作時の消費電流は、データの活性率が低い通常の動作ではクロックが入力されるＭＯＳトランジスタの充放電電流の割合が高い。

その対策としては、クロックが入力されるＭＯＳトランジスタの数を少なくすることが有効である。そこで、本出願人は、ラッチ回路を構成する第１のゲート回路と第２のゲート回路との間でクロック信号が入力されるＭＯＳトランジスタを共有する回路を考案し、出願している。

ただし、このクロック信号が入力されるＭＯＳトランジスタを共有するラッチ回路では、データ信号の反転信号を生成するインバータの遅延時間の影響でハザードが発生し、製造プロセスや動作電圧の条件によっては動作が不安定になることがある。

特開２０１１−１７１９１６号公報

本発明が解決しようとする課題は、クロック信号が入力されるＭＯＳトランジスタの数を少なくしても安定な動作を行うことのできるラッチ回路およびフリップフロップ回路を提供することにある。

実施形態のラッチ回路は、第１のインバータと、第１の出力端子を有する第１のゲート回路と、第２の出力端子を有する第２のゲート回路と、第１のＰＭＯＳトランジスタとを備えており、第２のインバータと、第６のＰＭＯＳトランジスタとを備える。第１のインバータは、入力されたデータ信号を反転させて出力する。第１のゲート回路は、電源端子へソース端子が接続されゲート端子へ前記データ信号が入力される第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと前記第１の出力端子との間に接続され、ゲート端子へ前記第２の出力端子が接続される第３のＰＭＯＳトランジスタと、ドレイン端子が前記第１の出力端子に接続され、ゲート端子へ前記データ信号が入力される第１のＮＭＯＳトランジスタと、ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が接地端子に接続され、ゲート端子へクロック信号が入力される第２のＮＭＯＳトランジスタと、ドレイン端子が前記第１の出力端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記第２の出力端子が接続される第３のＮＭＯＳトランジスタとを有する。第２のゲート回路は、前記電源端子へソース端子が接続されゲート端子へ前記第１のインバータの出力信号が入力される第４のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと前記第２の出力端子との間に接続され、ゲート端子へ前記第１の出力端子が接続される第５のＰＭＯＳトランジスタとを有する。第１のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタのドレイン端子と前記第４のＰＭＯＳトランジスタのドレイン端子との間に接続され、ゲート端子へ前記クロック信号が入力される。第２のインバータは、前記第１のインバータの出力信号を反転させる。第６のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタと並列に接続され、ゲート端子へ前記第２のインバータの出力信号が入力される。

第１の実施形態のラッチ回路の構成の例を示す回路図。 第１の実施形態のラッチ回路の論理ゲートレベルの回路図および論理動作波形図。 第１の実施形態のラッチ回路の動作説明用の参照回路図。 第１の実施形態のラッチ回路の動作を説明するための図。 第２の実施形態のフリップフロップ回路の構成の例を示す回路図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態のラッチ回路の構成の例を示す回路図である。

本実施形態のラッチ回路１は、本出願人による既出願（特開２０１１−１７１９１６号公報）のラッチ回路と同様、その基本構成として、電源端子Ｖｃｃへソース端子が接続されゲート端子へデータ信号Ｄが入力されるＰＭＯＳトランジスタＰ１１を有するゲート回路１１と、データ信号Ｄを反転させるインバータＩＶ１１と、ゲート回路１１とたすき掛け接続され、電源端子Ｖｃｃへソース端子が接続されゲート端子へインバータＩＶ１１の出力信号ＤＮが入力されるＰＭＯＳトランジスタＰ２１を有するゲート回路１２と、ＰＭＯＳトランジスタＰ１１のドレイン端子とＰＭＯＳトランジスタＰ２１のドレイン端子との間に接続され、ゲート端子へクロック信号ＣＫが入力されるＰＭＯＳトランジスタＰ３を備えている。ＰＭＯＳトランジスタＰ３は、ゲート回路１１とゲート回路１２に共有される。

また、ラッチ回路１は、ゲート回路１１の出力を反転させて出力信号Ｑとして出力するインバータＩＶ１３を備える。

本実施形態のラッチ回路１は、上述の基本構成に加えて、さらに、インバータＩＶ１１の出力信号ＤＮを反転させるインバータＩＶ１２と、ＰＭＯＳトランジスタＰ１１と並列に接続され、ゲート端子へインバータＩＶ１２の出力信号ＤＮＮが入力されるＰＭＯＳトランジスタＰ１３と、を備える。

これにより、ゲート回路１１は、ゲート端子へデータ信号Ｄが入力されるＰＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ１１に並列に接続されゲート端子へ信号ＤＮＮが入力されるＰＭＯＳトランジスタＰ１３と、ＰＭＯＳトランジスタＰ１１のドレイン端子と出力端子ＮＡとの間に接続されゲート端子へゲート回路１２の出力端子ＮＢが接続されるＰＭＯＳトランジスタＰ１２とを備えることになる。

また、ゲート回路１１は、出力端子ＮＡと接地端子ＶＳＳとの間に、ドレイン端子が出力端子ＮＡに接続されゲート端子へデータ信号Ｄが入力されるＮＭＯＳトランジスタＮ１１と、ドレイン端子がＮＭＯＳトランジスタＮ１１のソース端子に接続されソース端子が接地端子ＶＳＳに接続されゲート端子へクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ１２と、ドレイン端子が出力端子ＮＡに接続されソース端子が接地端子ＶＳＳに接続されゲート端子へゲート回路１２の出力端子ＮＢが接続されるＮＭＯＳトランジスタＮ１３と、を備える。

ゲート回路１２は、ゲート端子へ信号ＤＮが入力されるＰＭＯＳトランジスタＰ２１と、ＰＭＯＳトランジスタＰ２１のドレイン端子と出力端子ＮＢとの間に接続されゲート端子へゲート回路１１の出力端子ＮＡが接続されるＰＭＯＳトランジスタＰ２２と、ドレイン端子が出力端子ＮＢに接続されゲート端子へ信号ＤＮが入力されるＮＭＯＳトランジスタＮ２１と、ドレイン端子がＮＭＯＳトランジスタＮ２１のソース端子に接続されソース端子が接地端子ＶＳＳに接続されゲート端子へクロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ２２と、ドレイン端子が出力端子ＮＢに接続されソース端子が接地端子ＶＳＳに接続されゲート端子へゲート回路１１の出力端子ＮＡが接続されるＮＭＯＳトランジスタＮ２３と、を備える。

図２（ａ）は、本実施形態のラッチ回路１を論理ゲートレベルで表した回路図である。論理ゲートレベルで表すと、ゲート回路１１およびゲート回路１２は、ともにＡＮＤ−ＮＯＲ型の複合ゲートとなる。

図２（ｂ）は、本実施形態のラッチ回路１の論理動作波形図である。ラッチ回路１は、クロック信号ＣＫがＨ（高レベル）の期間はデータ信号Ｄの変化がそのまま出力信号Ｑの変化に現れるスルー動作を行い、クロック信号ＣＫがＬ（低レベル）の期間は出力信号Ｑの値を保持する保持動作を行う。

次に、既出願のラッチ回路に対して本実施形態で追加したインバータＩＶ１２およびＰＭＯＳトランジスタＰ１３の回路動作上の効果について、図３および図４を用いて説明する。

図３は、既出願のラッチ回路の構成の例を示す回路図である。図３に示すラッチ回路では、ゲート回路１１Ａの電源端子Ｖｃｃと出力端子ＮＡとの間には、直列に接続されたＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２のみが接続されている。

このラッチ回路において、クロック信号ＣＫがＬで、ゲート回路１１Ａの出力端子ＮＡにＨ、ゲート回路１２の出力端子ＮＢにＬが保持されているときに、データ信号ＤがＬからＨへ変化したとする。

データ信号ＤがＬからＨへ変化したことにより、ＰＭＯＳトランジスタＰ１１はオンからオフへ変化し、ＮＭＯＳトランジスタＮ１１はオフからオンへ変化する。

このとき、インバータＩＶ１１の出力信号ＤＮは、インバータＩＶ１１の伝搬遅延により、データ信号Ｄの変化から時間Δｔ１遅れてＨからＬへ変化する。そのため、このΔｔ１の期間は、ＰＭＯＳトランジスタＰ２１はオフのままである。

したがって、クロック信号ＣＫが入力されるＰＭＯＳトランジスタＰ３がオンしていても、電源端子Ｖｃｃとゲート回路１１Ａの出力端子ＮＡとの電流経路は遮断される。そのため、この期間、ゲート回路１１Ａの出力端子ＮＡのＨレベルは、出力端子ＮＡの寄生容量Ｃ１に蓄積された電荷により保持される。その電荷Ｑは、出力端子ＮＡの電圧をＶ、寄生容量Ｃ１の容量をＣ１とすると、Ｑ＝Ｃ１・Ｖと表される。

ところが、データ信号ＤのＬからＨへの変化によりＮＭＯＳトランジスタＮ１１がオンすることにより、電荷Ｑに対して、出力端子ＮＡの寄生容量Ｃ１とＮＭＯＳトランジスタＮ１１の寄生容量Ｃ２との間でチャージシェアリングが発生する。

これにより、寄生容量Ｃ１から寄生容量Ｃ２への電荷の移動が生じ、電荷Ｑは、その容量比に応じて寄生容量Ｃ１と寄生容量Ｃ２とに分配される。

そのため、電荷移動後の出力端子ＮＡの電圧Ｖ１は、寄生容量Ｃ２の容量をＣ２とすると、Ｖ１＝Ｃ１／（Ｃ１＋Ｃ２）・Ｖとなり、当初の電圧Ｖより低下する。

この出力端子ＮＡの電圧の低下がインバータＩＶ１３の閾値を超えると、本来保持されるべきラッチ回路の出力Ｑのレベルも、ＬからＨへ変化する。そのため、出力Ｑの接続先の回路に誤動作が生じるおそれが発生する。

図４には、これに対する本実施形態のラッチ回路１の動作の様子を示す。本実施形態のラッチ回路１の場合、ＰＭＯＳトランジスタＰ１１と並列にＰＭＯＳトランジスタＰ１３が接続され、そのゲート端子へ、インバータＩＶ１２によりインバータＩＶ１１の出力信号ＤＮを反転させた信号ＤＮＮが入力される。

インバータＩＶ１２の出力信号ＤＮＮは、インバータＩＶ１２の伝搬遅延により、インバータＩＶ１１の出力信号ＤＮの変化から時間Δｔ２遅れて変化する。

したがって、データ信号ＤのＬからＨへの変化後、インバータＩＶ１１の出力信号ＤＮがＨであるΔｔ１の期間、インバータＩＶ１２の出力信号ＤＮＮは、Ｌのままである。そのため、このΔｔ１の期間、ＰＭＯＳトランジスタＰ１３はオンしたままである。

これにより、図３のラッチ回路とは異なり、クロック信号ＣＫがＬのときに、データ信号ＤがＬからＨへ変化してＰＭＯＳトランジスタＰ１１がオフしても、ＰＭＯＳトランジスタＰ１３により、電源端子Ｖｃｃとゲート回路１１の出力端子ＮＡとの間の電流経路が維持される。

したがって、データ信号ＤのＬからＨへの変化によりＮＭＯＳトランジスタＮ１１がオンしたとき、寄生容量Ｃ２は、電源端子Ｖｃｃから流れる電流により充電される。そのため、本実施形態では、ゲート回路１１の出力端子ＮＡのＨレベルの電圧が安定している。

このような本実施形態によれば、ゲート回路１１とゲート回路１２でクロック信号ＣＫが入力されるＰＭＯＳトランジスタＰ３を共有する回路構成において、データ信号Ｄを反転させるインバータＩＶ１１に伝搬遅延があっても、ゲート回路１１の出力端子ＮＡにチャージシェアリングによるレベル変動が発生せず、出力保持期間の出力信号Ｑのレベルを安定的に保持することができる。

（第２の実施形態）
図５は、第２の実施形態のフリップフロップ回路の構成の例を示す回路図である。

本実施形態のフリップフロップ回路２は、マスタラッチ２１およびスレーブラッチ２２に、第１の実施形態のラッチ回路１を使用する。

マスタラッチ２１は、データ入力にデータ信号Ｄが入力され、クロック入力にクロック信号ＣＫ をインバータＩＶ２１で反転させた信号が入力される。

スレーブラッチ２２は、データ入力にマスタラッチ２１の出力が入力され、クロック入力にクロック信号ＣＫが入力される。

フリップフロップ回路２は、クロック信号ＣＫの立ち上りに同期して出力信号Ｑが変化する。

このような本実施形態によれば、マスタラッチ２１およびスレーブラッチ２２に第１の実施形態のラッチ回路１を使用するので、クロック信号が入力されるＰＭＯＳトランジスタの数を少なくすることができるとともに、出力レベルを安定に保持することができる。

以上説明した少なくとも１つの実施形態のラッチ回路およびフリップフロップ回路によれば、クロック信号が入力されるＭＯＳトランジスタの数を少なくしても安定な動作を行うことができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ラッチ回路
１１、１２ ゲート回路
２ フリップフロップ回路
２１ マスタラッチ
２２ スレーブラッチ
Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２２、Ｐ３ ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２３ ＮＭＯＳトランジスタ
ＩＶ１１〜ＩＶ１３、ＩＶ２１ インバータ

Claims (3)

1. 第１のインバータと、第１の出力端子を有する第１のゲート回路と、第２の出力端子を有する第２のゲート回路と、第１のＰＭＯＳトランジスタとを備え、
   前記第１のインバータは、入力されたデータ信号を反転させて出力し、
   前記第１のゲート回路は、電源端子へソース端子が接続されゲート端子へ前記データ信号が入力される第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと前記第１の出力端子との間に接続され、ゲート端子へ前記第２の出力端子が接続される第３のＰＭＯＳトランジスタと、ドレイン端子が前記第１の出力端子に接続され、ゲート端子へ前記データ信号が入力される第１のＮＭＯＳトランジスタと、ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が接地端子に接続され、ゲート端子へクロック信号が入力される第２のＮＭＯＳトランジスタと、ドレイン端子が前記第１の出力端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記第２の出力端子が接続される第３のＮＭＯＳトランジスタとを有し、
   前記第２のゲート回路は、前記電源端子へソース端子が接続されゲート端子へ前記第１のインバータの出力信号が入力される第４のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと前記第２の出力端子との間に接続され、ゲート端子へ前記第１の出力端子が接続される第５のＰＭＯＳトランジスタとを有し、
   前記第１のＰＭＯＳトランジスタは、前記第２のＰＭＯＳトランジスタのドレイン端子と前記第４のＰＭＯＳトランジスタのドレイン端子との間に接続され、ゲート端子へ前記クロック信号が入力されるものであって、
   前記第１のインバータの出力信号を反転させる第２のインバータと、
   前記第２のＰＭＯＳトランジスタと並列に接続され、ゲート端子へ前記第２のインバータの出力信号が入力される第６のＰＭＯＳトランジスタと
   を備えることを特徴とするラッチ回路。
2. 前記第２のゲート回路が、
   ドレイン端子が前記第２の出力端子に接続され、ゲート端子へ前記第１のインバータの出力信号が入力される第４のＮＭＯＳトランジスタと、
   ドレイン端子が前記第４のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記クロック信号が入力される第５のＮＭＯＳトランジスタと、
   ドレイン端子が前記第２の出力端子に接続され、ソース端子が前記接地端子に接続され、ゲート端子へ前記第１の出力端子が接続される第６のＮＭＯＳトランジスタと
   を備えることを特徴とする請求項１に記載のラッチ回路。
3. 請求項１乃至２のいずれか１項に記載のラッチ回路をマスタラッチおよびスレーブラッチとして用いる
   ことを特徴とするフリップフロップ回路。

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